JP4542334B2

JP4542334B2 - データ送信制御装置およびデータ送信制御方法

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Publication number: JP4542334B2
Application number: JP2003421096A
Authority: JP
Inventors: 正幸江澤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-12-18
Filing date: 2003-12-18
Publication date: 2010-09-15
Anticipated expiration: 2023-12-18
Also published as: JP2005184354A

Description

本発明は、たとえば情報処理装置内における所定の処理部の間で、データを送信するためのデータ送信制御装置およびデータ送信制御方法に関する。本発明において、送信は、出力と同義であり、受信は、入力と同義である。

送信モジュールから受信モジュールにデータを転送する第１の従来の技術では、転送する送信データに、この送信データの転送量および次に転送される送信データの転送量（以下、次に転送される送信データの転送量を、次データ転送量と記載する）を表す情報を付加している。受信モジュールでは次転送量を表す情報と、受信データバッファの空き記憶容量とに基づいて、受信データバッファの残量が次データ転送量以下である場合にのみ、データ送信モジュールの送信制御装置に対して受信データバッファビジー信号を送出する。送信モジュールに設けられる送信制御装置は、受信データバッファビジー信号を受取ると、データの転送を停止する（たとえば特許文献１参照）。

第２の従来の技術では、受信バッファの残量が規定値以下となると、メモリの内部に設けられる受信バッファの確保処理を行う、つまり受信バッファの領域を拡大する処理を行っている（たとえば特許文献２参照）。

特開平３−５３７３６特開平１０−４９３４４

第１の従来の技術では、送信データに、この送信データの転送量および次データ転送量を付加する必要がある。前記送信データの転送量および次データ転送量を調べ、送信するデータに付加するための処理時間と、受信モジュールにおいて送信データに付加された送信データの転送量および次データ転送量と、受信データバッファの空き記憶容量とに基づいて、受信データバッファの残量が次データ転送量以下であるのかを判断するための処理時間とが必要であり、これによって送信モジュールから受信モジュールへのデータの転送時間が長くなり、また構成が複雑になるという問題がある。

第２の従来の技術では、受信バッファの容量を可変にすることによって、データ転送を円滑に行っているが、受信バッファの容量が一定である場合については、何ら開示されていない。また受信バッファがメモリの全領域に拡大され、受信バッファの領域を増加させることができない場合、データを受信しても受信バッファに記憶させることができないので、データの欠落が生じると言う問題がある。

本発明の目的は、簡単な構成で受信側の状態に応じて送信側からのデータの送信を制御し、データの送信速度を低下させることなく、また送信側から送信したデータを欠落することなく受信側で受信することができるデータ送信制御装置およびデータ送信制御方法を提供することである。

本発明は、情報処理装置の内部における所定のデータの伝送に用いられるデータ送信制御装置であって、
前記所定のデータを、予め定めるデータ量のデータブロックに分割するデータ分割部と、
データ分割部によって分割された各データブロックを、５０ＭＨｚ〜１０ＧＨｚの伝送周波数でシリアル送信するデータ送信部と、
データ送信部からシリアル送信される前記各データブロックを受信するデータ受信部と、
データ送信部とデータ受信部とを接続し、データ送信部から送信される各データブロックをデータ受信部に伝送する伝送路と、
所定の記憶容量を有し、データ受信部によって受信されたデータブロックを複数記憶可能な受信データ記憶部と、
受信データ記憶部の所定の記憶容量のうち記憶可能な空き記憶容量を検出する記憶容量検出部と、
記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態で、データ受信部がデータブロックの一部を受信した場合には、第１の信号レベルの信号を出力し、記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量よりも大きい予め定める第２の記憶容量以上の状態である場合には、第２の信号レベルの信号を出力する信号制御部と、
信号制御部から出力される信号を受信して、受信した信号レベルに対応するデータを出力する信号検出部と、
信号制御部と信号検出部とを接続し、信号制御部から出力された第１および第２の信号レベルの信号を信号検出部に伝送する信号線と、
信号検出部から与えられるデータが第１の信号レベルに対応する場合、データ送信部に送信中のデータブロックを送信させた後、後続のデータブロックの送信を停止させ、信号検出部から与えられるデータが第２の信号レベルに対応する場合、データ送信部にデータブロックを送信させるようにデータ送信部を制御するデータ送信制御部とを含むことを特徴とするデータ送信制御装置である。

本発明に従えば、所定のデータは、データ分割部によって予め定めるデータ量のデータブロックに分割され、データ送信部からデータ受信部に、５０ＭＨｚ〜１０ＧＨｚの伝送周波数によってデータブロック単位でシリアル送信される。伝送路によって、データ送信部とデータ受信部とが接続され、データ送信部から送信される各データブロックがデータ受信部に伝送される。前記データ送信部は、データブロックを所定の順番で、具体的には所定のデータをシリアル送信する場合に送信される順番と同様に送信する。データ受信部によって受信されたデータブロックは、受信データ記憶部に記憶される。これによってデータ送信部からデータ受信部に所定のデータを送ることができる。

記憶容量検出部は、受信データ記憶部の記憶可能な空き記憶容量を検出する。この記憶可能な空き記憶容量とは、受信データ記憶部が有する所定の記憶容量のうち、データ受信部によって受信されたデータが記憶されていない領域の容量である。前記データ受信記憶部の空き記憶容量が少なくなるとデータ送信部からデータブロックを送信し、データ受信部によってこのデータブロックを受信したとしても、受信データ記憶部に記憶することができなくなるおそれがあるが、本発明では記憶容量検出部によって検出された空き記憶容量が予め定める第１の記憶容量以下の状態では、データ受信部がデータブロックの一部を受信した場合、信号制御部が第１の信号レベルの信号を出力し、信号検出部が信号制御部から出力される信号を受信して、第１の信号レベルに対応するデータがデータ送信制御部に与えられ、データ送信制御部がデータ送信部を制御することによって、送信中のデータブロックはそのまま送信され、この送信中のデータブロックの次に送信するデータブロックデータ以降のデータブロックの送信を停止する。信号線によって、信号制御部と信号検出部とが接続され、信号制御部から出力された第１および第２の信号レベルの信号が信号検出部に伝送される。このように受信データ記憶部の状態に応じて、データ送信部からのデータブロックの送信を停止させることによって、受信データ記憶部の空き記憶容量を越えて、データ送信部からデータ受信部にデータブロックが送信されることが防止される。したがって、受信データ記憶部に記憶することができない量のデータがデータ送信部からデータ受信部に送信されてしまうことが防止されるので、送信される所定のデータの欠落を防止することができる。

前述した記憶容量検出部によって、受信データ記憶部の空き記憶容量が検出された場合、信号制御部が第２の信号レベルの信号を出力し、信号検出部が信号線を介して信号制御部から出力される信号を受信して、第２の信号レベルに対応するデータがデータ送信制御部に与えられ、データ送信制御部がデータ送信部を制御して、実際にデータ送信部がデータブロックの送信を停止するまでの時間は、データ送信制御部の制御遅延によって決定し、データの伝送速度に依存しない。ところがデータの伝送速度が高くなればなるほど、前記データ送信制御部がデータ送信部を制御して、実際にデータ送信部がデータブロックの送信を停止するまでの時間内に、データ送信部が送信するデータ量が増加するので、相対的にデータ送信部から送信されるデータ量が増加する。たとえば所定のデータの送信を１ビット単位で行なう場合、データ送信制御部によってデータ送信部を制御してデータの送信を止めるまでの間に、データ送信部からデータ受信部に多量のデータが送信されてしまい、データの送信を正確にコントロールすることが困難となり、これによってデータの欠落が生じたり、データの欠落を防止するために受信データ記憶部の記憶容量を無駄に大きくしたりする必要がある。本発明では所定のデータを、予め定めるデータ量のデータブロックに分割し、このデータブロック単位でデータ送信部からデータ受信部に送信することによって、前記所定の処理時間によって、データ送信制御部がデータ送信部を制御するまでの間に、データ送信部からデータ受信部に多量のデータが送信されても、送信中のデータブロックはそのまま送信させて、次のデータブロックから送信を停止するので、送信されるデータの欠落がなく、またデータブロックのデータ量は、予め定められているので受信データ記憶部の記憶容量を無駄に大きくする必要がなく、これによって受信データ記憶部の利用効率を向上させることができる。

また記憶容量検出部によって検出された空き記憶容量が予め定める第１の記憶容量よりも大きい予め定める第２の記憶容量以上の状態では、言い換えれば空き記憶容量が大きくなると、データ送信制御部はデータ送信部にデータブロックを送信させるので、たとえば受信データ記憶部の空き記憶容量が予め定める第１の記憶容量以下となり、データ送信制御部がデータ送信部にデータブロックの伝送を停止させた場合であっても、再び受信データ記憶部の空き記憶容量が増加して、予め定める第２の記憶容量以上となれば、データブロックの送信を再開させることができる。

このように本発明では、前述した第１の従来の技術のようにデータブロックごとにデータ量および次に送信するデータブロックのデータ量の情報を付加する必要がないので、第１の従来の技術と比較して構成が簡単であって、データの送信速度を向上させることができる。また本発明では、第２の従来の技術のように受信データの欠落が生じるおそれがないので、第２の従来の技術と比較して、データ送信の信頼性を向上させることができる。

また本発明は、前記記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態で、データ受信部が受信したデータブロックの一部が、データ送信制御部に制御されるデータ送信部によって送信中のデータブロックに含まれるように、前記予め定めるデータ量が選ばれることを特徴とする。

前記記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態で、データ受信部がデータブロックの一部を受信すると、前述したデータ送信制御部がデータ送信部に送信中のデータブロックを送信させた後に後続のデータブロックの送信を停止させる。本発明に従えば、前記データ受信部に一部が受信されたデータブロックと、前記データ送信制御部がデータ送信部を制御したときにデータ送信部が送信中のデータブロックとが同じデータブロックとなるように、前記データブロックのデータ量が選ばれる。つまりデータ受信部がデータブロックの一部を受信してから、データ送信制御部がデータ送信部を制御して、後続のデータブロックの送信を停止すると、データ送信部からデータ受信部には、１つのデータブロックのみが送信され、複数のデータブロックが送信されてしまうことが防止される。このように予め定めるデータ量に決定することによって、データ送信部によるデータブロックの送信を停止する前に、送信されるデータブロックのデータ量がわかるので、予め定める第１の記憶容量を可及的小さくして、受信データ記憶部の利用効率を向上させることができる。

また本発明は、前記予め定める第１の記憶容量は、前記予め定めるデータ量に選ばれることを特徴とする。

本発明に従えば、前記予め定める第１の記憶容量は予め定めるデータ量に選ばれ、つまり予め定める第１の記憶容量は、１つのデータブロックのデータ量と等しい。受信データ記憶部の空き記憶容量が予め定める第１の記憶容量以下で、データ受信部によって受信されるデータ量は、最大で１つのデータブロック分のデータ量である。つまり予め定める第１の記憶容量を前述したように選ぶことによって、受信データ記憶部の利用効率を最も高めることができる。

また本発明は、情報処理装置の内部における所定のデータの伝送に用いられるデータ送信制御方法であって、
所定のデータを、予め定めるデータ量のデータブロックに分割して、データ送信部からデータ受信部に、データ送信部とデータ受信部とを接続しかつデータ送信部から送信される各データブロックをデータ受信部に伝送する伝送路を介して、５０ＭＨｚ〜１０ＧＨｚの伝送周波数でシリアル送信させ、データ受信部によって受信されるデータブロックを複数記憶可能な受信データ記憶部の所定の記憶容量のうち、記憶可能な空き記憶容量を検出し、前記検出された空き記憶容量が、予め定める第１の記憶容量以下の状態であり、前記伝送路を介してデータ受信部が各データブロックの一部を受信した場合には、データ受信部側からデータ送信部側に、データ受信部側とデータ送信部側とを接続しかつデータ受信部側から出力された第１および第２の信号レベルの信号をデータ送信部側に伝送する信号線を介して第１の信号レベルの信号を与えて、データ送信部によって送信中のデータブロックを送信させた後、後続のデータブロックの送信を停止させ、前記検出された空き記憶容量が、予め定める第１の記憶容量よりも大きい予め定める第２の記憶容量以上の状態である場合には、データ受信部側からデータ送信部側に、前記信号線を介して第２の信号レベルの信号を与えて、データ送信部によってデータブロックを送信させることを特徴とするデータ送信制御方法である。

本発明に従えば、所定のデータを、予め定めるデータ量のデータブロックに分割して、データ送信部からデータ受信部に、データ送信部とデータ受信部とを接続しかつデータ送信部から送信される各データブロックをデータ受信部に伝送する伝送路を介して、５０ＭＨｚ〜１０ＧＨｚの伝送周波数によってデータブロック単位でシリアル送信する。前記データ送信部には、データブロックを所定の順番で、具体的には所定のデータをシリアル送信する場合に送信される順番と同様に送信させる。データ受信部によって受信されたデータブロックは、受信データ記憶部に記憶される。これによってデータ送信部からデータ受信部に所定のデータを送ることができる。

前記受信データ記憶部の記憶可能な空き記憶容量、つまり受信データ記憶部が有する所定の記憶容量のうち、データ受信部によって受信されたデータが記憶されていない領域の容量を検出して、検出された空き記憶容量が予め定める第１の記憶容量以下の状態では、データ受信部がデータブロックの一部を受信した場合には、データ受信部側からデータ送信部側に、データ受信部側とデータ送信部側とを接続しかつデータ受信部側から出力された第１および第２の信号レベルの信号をデータ送信部側に伝送する信号線を介して第１の信号レベルの信号を与えて、データ送信制御部がデータ送信部を制御することによって、送信中のデータブロックはそのまま送信され、この送信中のデータブロックの次に送信するデータブロックデータ以降のデータブロックの送信を停止する。このように受信データ記憶部の状態に応じて、データ送信部からのデータブロックの送信を停止させることによって、受信データ記憶部の空き記憶容量を越えて、データ送信部からデータ受信部にデータブロックが送信されることが防止される。したがって、受信データ記憶部に記憶することができない量のデータがデータ送信部からデータ受信部に送信されてしまうことが防止されるので、送信される所定のデータの欠落を防止することができる。

前述したように受信データ記憶部の空き記憶容量を検出し、この検出結果に基づいてデータ送信部にデータブロックの送信を停止させるまでには、たとえば電子回路を用いて実現する場合、所定の処理時間が必要である。実際にデータ送信部がデータブロックの送信を停止するまでの時間は、電子回路の制御遅延によって決定し、データブロックの伝送速度に依存しない。ところがデータブロックの伝送速度が高くなればなるほど、前記電子回路がデータ送信部を制御して、実際にデータ送信部がデータブロックの送信を停止するまでの時間内に、データ送信部が送信するデータ量が増加するので、相対的にデータ送信部から送信されるデータ量が増加する。たとえば所定のデータの送信を１ビット単位で行なう場合、データ送信部を制御してデータの送信を止めるまでの間に、データ送信部からデータ受信部に多量のデータが送信されてしまい、データの送信を正確にコントロールすることが困難となり、これによってデータの欠落が生じたり、データの欠落を防止するために受信データ記憶部の記憶容量を無駄に大きくしたりする必要がある。本発明では所定のデータを、予め定めるデータ量のデータブロックに分割し、このデータブロック単位でデータ送信部からデータ受信部に送信することによって、前記所定の処理時間によって、データ送信部を制御するまでの間に、データ送信部からデータ受信部に多量のデータが送信されても、送信中のデータブロックはそのまま送信させて、次のデータブロックから送信を停止するので、送信されるデータの欠落がなく、またデータブロックのデータ量は、予め定められているので受信データ記憶部の記憶容量を無駄に大きくする必要がなく、これによって受信データ記憶部の利用効率を向上させることができる。

また記憶容量検出部によって検出された空き記憶容量が予め定める第１の記憶容量よりも大きい予め定める第２の記憶容量以上の状態では、言い換えれば空き記憶容量が大きくなる場合には、データ受信部側からデータ送信部側に、データ受信部側とデータ送信部側とを接続しかつデータ受信部側から出力された第１および第２の信号レベルの信号をデータ送信部側に伝送する信号線を介して第２の信号レベルの信号を与えて、データ送信部にデータブロックを送信させるので、たとえば受信データ記憶部の空き記憶容量が予め定める第１の記憶容量以下となり、データ送信部にデータブロックの伝送を停止させた場合であっても、再び受信データ記憶部が空き記憶容量が増加して、予め定める第２の記憶容量以上となれば、データブロックの送信を再開させることができる。

本発明によれば、データ送信制御部がデータ送信部に、所定のデータをデータブロック毎に送信させることによって、特に送信されるデータブロックの送信速度が高い場合であっても、データ送信部からデータ受信部に送信される所定のデータの欠落がなく、信頼性の高いデータ送信を実現することができる。たとえば所定のデータが、画像データであれば画像の一部の画素が欠けてしまうことが防止される。

本発明によれば、データ送信部によってデータブロックの送信を停止する直前に送信されるデータブロックのデータ量が分かるので、予め定める第１の記憶容量を可及的小さくして、受信データ記憶部の受信データ記憶部の利用効率を向上させることができる。

本発明によれば、予め定める第１の記憶容量を、予め定めるデータ量に選ぶことによって、受信データ記憶部の利用効率を最も高めることができる。したがって、受信データ記憶部の容量を無駄に大きくすることが防止される。

本発明によれば、所定のデータをデータブロック毎に送信することによって、特に送信されるデータブロックの送信速度が高い場合であっても、データ送信部からデータ受信部に送信される所定のデータの欠落がなく、信頼性の高いデータ送信を実現することができる。たとえば所定のデータが、画像データであれば画像の一部の画素が欠けてしまうことが防止される。

図１は、本発明の実施の一形態のデータ送信制御装置１の構成を示すブロック図である。データ送信制御装置１は、データ出力処理部２と、データ入力処理部３とを含む。データ送信制御装置１は、所定のデータを、伝送路４を介してデータ出力処理部２からデータ入力部３に送信する。データ送信制御装置１は、たとえば携帯電話装置、パーソナルコンピュータおよび携帯端末装置などの情報処理装置の内部における所定のデータの伝送、ならびに異なる２つの情報処理装置間における所定のデータの伝送に用いられる。本実施の形態ではデータ送信制御装置１は、たとえば中央演算処理装置（Central Processing
Unit：略称ＣＰＵ）と周辺装置との間に設けられ、中央演算処理装置側から周辺装置側に所定のデータを送信する。前記周辺装置は、たとえば表示装置および印刷装置などに設けられマイクロコンピュータなどによって実現される画像処理回路などを含む。データ出力処理部２には、たとえば前記中央演算処理装置から所定のデータが与えられ、伝送路４に所定のデータを出力する。所定のデータは、たとえば画像データ、文字データおよび動画データなどの各種データを含む。データ入力処理部３は、データ出力処理部２から出力された所定のデータを、伝送路４を介して入力し、周辺装置に与える。前記伝送路４は、導電性を有する金属材料によって形成される配線であり、たとえばプリント配線基板に形成される配線、フレキシブルプリント配線基板に形成される配線、および配線ケーブルなどを含む。

データ出力処理部２は、送信データ生成部１１と、送信データバッファ１２と、データ送信部１３と、データ送信制御部１４と、信号検出部１５とを含む。送信データ生成部１１は、データ分割部であって、所定のデータを予め定めるデータ量のデータブロックに分割する。本実施の形態では、所定のデータをシリアル送信する順番に、予め定めるデータ量となるように分割して、データブロックを生成する。

送信データ生成部１１には、たとえばＣＰＵ内部のデータバスが接続され、このデータバスを介して所定のデータが与えられる。送信データ生成部１１は、データバス幅をデータブロックとして区切る。具体的には、前記ＣＰＵ内部のデータバスを介してパラレルデータが伝送されると、送信データ生成部１１は、データバス幅分のデータ量のパラレルデータを１つのデータブロックとして、送信データバッファ１２に転送する。

本発明の実施の他の形態において、送信データ生成部１１は、以下のような構成であってもよい。たとえば所定のデータが画像データである場合、１ドット（dot）あたりのデータ量が、赤（Ｒ）、青（Ｂ）および緑（Ｇ）の各色でそれぞれ８ビット（bit）であるとすると、送信データ生成部１１は、１つのデータブロックを２４ビット（bit）として生成する。ここで、たとえばＣＰＵ内部のデータバスが１６ビットであるとすると、ＣＰＵは、送信データ生成部１１への１回目のデータの転送でｎ（ｎは整数）ドット目のＲおよびＧデータを与え、２回目の転送でｎドット目のＢデータと（ｎ＋１）ドット目のＲデータを与える。この場合、送信データ生成部１１は、２回目のデータの転送が終わった後にｎドット目のＲＧＢデータを揃えて、１つのデータブロックとして送信データバッファ１２に与える。

送信データバッファ１２は、送信データ記憶部であり、データ出力処理部２からデータ入力処理部３に送信するデータブロックを一時的に記憶する。送信データバッファ１２は、たとえばレジスタ回路によって実現される。送信データバッファ１２は、所定の記憶容量を有する。前記送信データバッファ１２の所定の記憶容量は、たとえば予め定めるデータ量に選ばれる。つまり送信データバッファ１２は、送信データ生成部１１によって生成される１つのデータブロックを記憶することができる。送信データバッファ１２には、送信データ生成部１１から、この送信データ生成部１１によって生成されたデータブロックが与えられる。送信データバッファ１２は、与えられたデータブロックを一時的に記憶し、このデータブロックをデータ送信部１３に与える。

データ送信部１３は、送信データバッファ１２から与えられるデータブロックを、伝送路４を介してシリアル送信する。データ送信部１３は、データ送信制御部１４から与えられる制御指令に基づいて、データブロックを送信する、およびデータブロックの送信を停止する。またデータ送信部１３にはクロック信号が与えられ、前記データブロックとともに、このクロック信号を送信する。クロック信号は、データ入力処理部３において伝送路４を介して送信されるデータブロックを受信するために用いられる。伝送路４におけるデータブロックの伝送周波数およびクロック信号の周波数は、たとえば５０メガヘルツ（ＭＨｚ）〜１０ギガヘルツ（ＧＨｚ）に選ばれる。

伝送路４は、所定のデータが伝送されるデータ伝送部４ａと、クロック信号が伝送されるクロック伝送部４ｂとを含む。本実施の形態では、伝送路４はプリント配線基板に形成される配線と、フレキシブルプリント配線基板に形成される配線または配線ケーブルとを含む。本実施の形態ではデータ出力処理部２は、第１基板に設けられ、データ入力処理部３は、第２基板に設けられる。第１基板および第２基板はともにプリント配線基板であり、第１基板に形成される所定の配線および第２基板に形成される所定の配線とは、フレキシブルプリント配線基板に形成される配線、または配線ケーブルによって電気的および機械的に接続される。

データ送信制御部１４は、データ送信部１３に制御指令を与え、データ送信部１３を制御して、データ送信部１３にデータブロックを送信させるか、またはデータ送信部１３にデータブロックの送信を停止させる。データ送信制御部１４は、たとえばマイクロコンピュータ、およびトランジスタなどの電子素子を組み合わせた簡易な構成の処理回路などによって実現される。データ送信制御部１４は、入力端子を有し、この入力端子に信号検出部１５から検出信号が与えられる。データ送信制御部１４は、信号検出部１５から与えられる検出信号に基づいて、データ送信部１３を制御する。

信号検出部１５は、データ入力処理部３から与えられる所定の信号を検出する。前記所定の信号は、第１信号および第２信号を含む。本実施の形態では第１信号は、低レベル（Ｌ）の状態のデータであって、第２信号は、高レベル（Ｈ）の状態のデータである。信号検出部１５は、信号線１６を介してデータ入力処理部３から与えられる所定の信号に基づく検出信号をデータ送信制御部１４に与える。第１信号が与えられると、信号検出部１５はデータ送信制御部１４に低レベル（Ｌ）の状態のデータを与える。また第２信号が与えられると、信号検出部１５はデータ送信制御部１４に高レベル（Ｈ）の状態のデータを与える。前記レベルは、たとえば電位のレベルである。信号検出部１５は、前記伝送路４とは異なる配線である信号線１６を介して、データ入力処理部３の後述する信号制御部２５と電気的に接続される。

データ入力処理部３は、データ受信部２１と、受信データバッファ２２と、受信データ処理部２３と、バッファ残量検出部２４と、信号制御部２５とを含む。データ受信部２１は、データ送信部１３から伝送路４を介してシリアル送信される各データブロックを受信する。データ受信部２１は、伝送路４に電気的に接続され、データブロックとともに送信されるクロック信号も受信する。データ受信部２１は、レジスタを含み、クロック信号に基づいてデータ入力処理部３において伝送路４を介して送信されるデータブロックを受信し、この受信したデータブロックを受信データバッファ２２に与える。

受信データバッファ２２は、受信データ記憶部であり、データ受信部２１が受信したデータブロックを一時的に記憶する。受信データバッファ２２は、所定の記憶容量を有し、複数のデータブロックを記憶することができる。つまり受信データバッファ２２の所定の記憶容量は、データブロックのデータ量の２倍よりも大きく選ばれる。受信データバッファ２２の所定の記憶容量は、たとえば所定のデータが画像データである場合、たとえば２つのデータブロック分のデータ量以上であり、１フレーム分のデータ量以下に選ばれる。受信データバッファ２２は、データ受信部２１から与えられるデータブロックを一時的に記憶し、この記憶したデータブロックを受信データ処理部２３に、受信した順番で与える。受信データバッファ２２は、受信されるデータをデータブロックごとに管理する。

受信データ処理部２３は、受信データバッファ２２からデータブロックを受取り、所定のデータを分割することによって生成された複数のデータブロックを、統合して所定のデータを再生する。受信データ処理部２３によって再生された所定のデータは、たとえば前述したように周辺装置に与えられる。

バッファ残量検出部２４は、記憶容量検出部であって、受信データバッファ２２の所定の記憶容量のうち、記憶可能な空き記憶容量を検出する。空き記憶容量とは、受信データバッファ２２の所定の記憶容量のうち、データ受信部２１によって受信されたデータブロックが記憶されていない領域の容量である。つまりバッファ残量検出部２４は、受信データバッファ２２が、あとどのくらいのデータブロックを記憶することができるのかを検出する。バッファ残量検出部２４は、空き記憶容量を表す検出結果を信号制御部２５に与える。バッファ残量検出部２４は、データ送信制御部装置１の動作時には、受信データバッファ２２の空き記憶容量を断続的に検出するのではなく、常に検出して、その検出結果を信号制御部２５に与える。

前記バッファ残量検出部２４が、受信データバッファ２２の空き容量を検出する方法について説明する。ここでは受信データバッファ２２が、１０個分のデータブロックを記憶することができる記憶容量を有する場合について述べる。前記受信データバッファ２２に「０」〜「９」のアドレスを割当てる。そして受信したデータブロックをどのアドレスに保存するのかを記憶するライタポインタと、受信データバッファ２２からデータを読み出す場合にどのアドレスから読み出すのかを記憶するリードポンタを設定する。ライトポインタは、最初にアドレス「０」を指し示し、１つのデータブロックを保存するごとに数値「１」を加算していく。ライトポンタが指し示す数値に対応するアドレスにデータブロックが記憶される。アドレス「９」にデータブロックを保存したら、ライトポインタが指し示すアドレスは、「０」に戻る。リードポインタも同じく最初はアドレス「０」を指し示して、１つのデータブロックが読み出されるごとに数値「１」を加算していく。リードポインタが指し示す数値に対応するアドレスからデータブロックが読み出される。アドレス「９」からデータブロックを読み出したら、リードポインタが指し示すアドレスは、「０」に戻る。ライトポインタが指し示すアドレスの数値が、リードポインタが指し示すアドレスの数値よりも大きな値の場合は、バッファ残量検出部２４は、受信データバッファ２２にデータブロックが記憶されていると判断する。

ここで、受信データバッファ２２へのデータブロックの書き込みが、受信データバッファ２２からのデータブロックの読み出しよりも早い場合、リードポインタが指し示すアドレスの数値にライトポインタが指し示すアドレスの数値が追いつく。このリードポインタとライトポインタが指し示すアドレスの数値の差を監視することによって、バッファ残量検出部２４は、受信データバッファ２２の空き容量を検出している。

信号制御部２５は、バッファ残量検出部２４から与えられる前記検出結果に基づいて、所定の信号を生成する。信号制御部２５は、前記検出結果に基づいて、受信データバッファ２２の空き記憶容量が、予め定める第１の記憶容量以下であれば、第１信号を生成する。以後、信号制御部２５において第１信号が生成された状態を、ウエイト（wait）状態と記載する場合がある。また信号制御部２５は、バッファ残量検出部２４の検出結果に基づいて、受信データバッファ２２の空き記憶容量が、予め定める第２の記憶容量以上であれば第２信号を生成する。以後、信号制御部２５において第２信号が生成された状態を、非ウエイト（wait）状態と記載する場合がある。信号制御部２５は、第１信号を生成した状態で、データ受信部２１がデータブロックの一部を受信したと判断すると、信号線１６を介して前記第１信号を信号検出部１５に与える。前記第１信号は、たとえば低レベル（Ｌ）の状態のデータであって、第２信号は、たとえば高レベル（Ｈ）の状態のデータである。前記データ受信部２１は、データブロックの一部を受信すると、データブロックの一部を受信したことを示す信号を信号制御部２５に与える。これによって、信号制御部２５では、データ受信部２１がデータブロックの一部を受信したことを判断することができる。

また信号制御部２５は、第２信号を生成した状態では、信号線１６を介して第２信号を信号検出部１５に与える。つまり信号制御部２５は、第２信号を生成すると、この第２信号を信号検出部１５に与える。

図２は、データ送信部１３およびデータ受信部２１の構成を示す図である。ここでは、データブロックを送信する部分の構成についてのみ示す。クロック信号を送信する部分構成については、データブロックを送信する部分構成と同様であるので、その説明を省略する。本実施の形態では、所定のデータを分割したデータブロックは、ＬＶＤＳ（Low
Voltage Differential Signal）を用いて送信される。

データ送信部１３は、電流源３１と、スイッチ部３２とを含んで構成される。電流源３１は、たとえば３．５ｍＡの電流をスイッチ部３２に供給する。スイッチ部３２は、第１〜第４スイッチング素子３３〜３６を含む。第１〜第４スイッチング素子３３〜３６は、半導体スイッチによって実現され、本実施の形態では電界効果型トランジスタによって実現される。本実施の形態で用いられる電界効果型トランジスタは、ゲートに予め定める電圧値以上の電圧を印加されるとソースおよびドレイン間が導通し、ゲートに予め定める電圧値未満の電圧が印加されるとソースおよびドレイン間が非導通となる。第１および第２スイッチング素子３３，３４は直列に接続され、第３および第４スイッチング素子３５，３６は直列に接続される。具体的には、第１スイッチング素子３３のソースと、第２スイッチング素子３４のドレインとが電気的に接続され、第３スイッチング素子３５のソースと、第４スイッチング素子３６のドレインとが電気的に接続される。また第１スイッチング素子３３の第２スイッチング素子３４が接続される側とは反対側の端子は、電流源３１に接続され、第３スイッチング素子３５の第４スイッチング素子３６が接続される側とは反対側の端子は、電流源３１に接続される。具体的には、第１スイッチング素子３３のドレインと、第３スイッチング素子３５のドレインとが、電流源３１に接続される。第２スイッチング素子３４の第１スイッチング素子３３が接続される側とは反対側の端子と、第４スイッチング素子３６の第３スイッチング素子３５が接続される側とは反対側の端子は、ともにグラウンドに接続される。

前述したデータ伝送路４ａは、２本の配線４１ａ，４１ｂを含んで形成される。一方の配線４１ａの一端部は、第３スイッチング素子３５と第４スイッチング素子３６との間、具体的には、第３スイッチング素子３５のソースと第４スイッチング素子３６のドレインとに電気的に接続される。また他方の配線４１ｂの一端部は、第１スイッチング素子３３と第２スイッチング素子３４との間、具体的には第１スイッチング素子３３のソースと第２スイッチング素子３４のドレインとに電気的に接続される。第１および第４スイッチング素子３３，３６のゲートには、第２および第３スイッチング素子３４，３５のゲートが、インバータ３７を介して接続される。

データ受信部２１は、差動増幅回路３７および抵抗３８を含んで実現される。前記データ伝送部４ａの一方の配線４１ａおよび他方の配線４１ｂの間に、抵抗３８の各端子が接続される。前記抵抗３８の所定の抵抗値は、たとえば１００オーム（Ω）である。データ受信部２１の正入力端子、つまり非反転入力端子は、一方の配線４１ａに接続される抵抗３８の一端部３９に接続される。またデータ受信部２１の負入力端子、つまり反転入力端子は、他方の配線４１ｂに接続される抵抗３８の他端部４０に接続される。

たとえば高レベル（Ｈ）の状態のデータがデータ送信部１３に入力されると、インバータ３７を介して接続される第１および第４スイッチング素子３３，３６が非導通となり、第２および第３スイッチング素子３４，３５が導通することによって、電流源３１からの電流は、第３スイッチング素子３５、抵抗３８、および第２スイッチング素子３４の順番に流れる。この場合、抵抗３８の一端部３９の電位が他端部４０の電位に対して高くなる。一方低レベル（Ｌ）の状態のデータが入力されると、第１および第４スイッチング素子３３，３６が導通し、第２および第３スイッチング素子３４，３５が非導通となることによって、電流源３１からの電流は、第１スイッチング素子３３、抵抗３８、および第４スイッチング素子３６の順番に流れる。この場合、抵抗３８の他端部４０の電位が一端部３９の電位に対して高くなる。差動増幅回路３７は、非反転入力端子３８および反転入力端子３９に与えられる電位に対応して、高レベル（Ｈ）の状態のデータおよび低レベル（Ｌ）の状態のデータを出力する。したがって、送信データバッファ１２から与えられるデータブロックに対応して、第１〜第４スイッチング素子３３〜３６が動作することによって、差動増幅回路３７は、データ送信部１３に与えられるデータと同じデータを出力することができる。

このようなＬＶＤＳを用いたデータ送信では、２本の配線の電位差でデータのレベルが決定されるので、外乱ノイズに強く、また低電圧で送信することができるので、１本の信号線を用いてデータを送信する構成と比較して、データの送信速度を向上させることができる。

前述した各データブロックの定めるデータ量は、前記バッファ残量検出部２４によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態で、データ受信部２１が受信したデータブロックの一部、本実施の形態ではシリアル伝送されて最初にデータ受信部２１によって受信されるデータが、データ送信制御部１４に制御されるデータ送信部１３によって送信中のデータブロックに含まれるように選ばれる。つまり前記データブロックのデータ量は、前記データ受信部２１に一部が受信されたデータブロックと、前記データ送信制御部１４がデータ送信部１３を制御したときにデータ送信部１３が送信中のデータブロックとが同じデータブロックとなるように選ばれる。前記最初にデータ受信部２１によって受信されるデータとは、データブロックの伝送される順番における初めから数ビットのデータであり、好ましくは１ビット目のデータである。

これによってデータ受信部２１がデータブロックの一部を受信してから、データ送信制御部１４がデータ送信部１３を制御して、後続のデータブロックの送信を停止すると、データ送信部１３からデータ受信部２１には、１つのデータブロックのみが送信され、複数のデータブロックが送信されてしまうことが防止される。このように予め定めるデータ量に決定することによって、データ送信部１３によるデータブロックの送信を停止する前に、送信されるデータブロックのデータ量がわかるので、予め定める第１の記憶容量を可及的小さくして、受信データバッファ２２の利用効率を向上させることができる。

前記予め定めるデータ量は、ｎ（ｎは２以上の整数）ビットであり、たとえばｎは、１６〜２８に選ばれる。本実施の形態では、前述した予め定めるデータ量を１６ビット〜２８ビットの範囲としているが、本発明の実施の他の形態において、予め定めるデータ量は前述した範囲に限らない。

また本実施の形態では、前記予め定める第１の記憶容量は予め定めるデータ量に選ばれ、つまり予め定める第１の記憶容量は、１つのデータブロックのデータ量と等しく選ばれる。受信データバッファ２２の空き記憶容量が予め定める第１の記憶容量以下の場合に、データ受信部２１によって受信されるデータ量は、最大で１つのデータブロック分のデータ量である。つまり予め定める第１の記憶容量を前述したように選ぶことによって、受信データバッファ２２の利用効率を最も高めることができる。

図３は、データ送信制御部１４の動作処理を示すフローチャートである。電源が投入される、すなわち電力が供給されるとステップａ０からステップａ１に移り、動作処理を開始する。ステップａ１では、信号検出部１５から第２信号が与えられているか否かを判断する。つまり信号検出部１５に信号線１６を介して高レベル（Ｈ）の状態のデータが与えられており、信号検出部１５から検出信号が与えられる入力端子の電位が、高レベル（Ｈ）であるのか否かを判断する。ステップａ１において、信号検出部１５から第２信号が与えられていると判断すると、ステップａ２に移り、信号検出部１５から第２信号が与えられていていない、つまり第１信号が与えられていると判断すると、ステップａ１を繰返す。

次にステップａ２では、１データブロック分のデータを送信、つまり送信データバッファ１２に記憶される１つのデータブロックをデータ送信部１３に送信させて、ステップａ１に移り、処理を繰返す。図３に示すフローチャートは、電源を切ること、すなわち電力の供給を停止することによって終了させることができる。本発明の実施の形態では図３のフローチャートにおいて、データ送信部１３によって送信されるデータがない場合、処理を終了する構成としてもよいし、次の送信データを待つ構成としてもよい。

このような処理動作を行なうことによって、データ送信制御部１４は、１つのデータブロックを送信中に信号検出部１５が第１信号を検出して、データ送信制御部１４に第１信号を検出したことを示す検出信号を与えたとしても、データ送信制御部１４に送信中のデータブロックを送信させる。そしてデータ送信制御部１４は、送信中のデータブロックを送信させた後に、後続のデータブロックの送信を停止させる。このようにデータ出力処理部２では、所定のデータの送信をデータブロック単位で行なうことができる。

図４は、信号制御部２５の動作処理を示すフローチャートである。電源が投入される、すなわち信号制御部２５に電力が供給されると、ステップｂ０からステップｂ１に移り、処理動作を開始する。ステップｂ１では、受信データバッファ２２の空き記憶容量が、１データブロック以下であるのか否か、つまり第１の記憶容量である予め定めるデータ量以下であるのかを判断する。信号制御部２５は、バッファ残量検出部２４から与えられる検出結果に基づいて、受信データバッファ２２の空き記憶容量が、予め定めるデータ量以下であるのか否かを判断する。ステップｂ１で、受信データバッファ２２の空き記憶容量が、予め定めるデータ量以下である場合、ステップｂ２に移る。

ステップｂ２では、ウエイト状態に設定し、つまり信号制御部２５の内部において第１信号を生成した状態にして、ステップｂ３に移る。

ステップｂ３では、データブロックの一部をデータ受信部２１が受信したか否かを判断する。ステップｂ３において、データブロックの一部をデータ受信部２１が受信したと判断すると、ステップｂ４に移り、データブロックの一部をデータ受信部２１が受信していないと判断するとステップｂ１に移る。

次にステップｂ４では、ウエイト状態に設定されているのか否か、つまり第１信号を生成した状態であるのか否かを判断する。ステップｂ４において、ウエイト状態に設定されていないと判断すると、ステップｂ５に移る。

次にステップｂ５では、ステップｂ３で受信したと判断したデータブロックの一部を含むデータブロックを受信したかを判断する。ステップｂ５において、ステップｂ３で受信したと判断したデータブロックの一部を含むデータブロックを受信したと判断すると、ステップｂ１に移り、ステップｂ３で受信したと判断したデータブロックの一部を含むデータブロックを受信していないと判断すると、受信するまでステップｂ５を繰返す。

前述したステップｂ１で、受信データバッファ２２の空き記憶容量が、予め定めるデータ量よりも大きいと判断した場合、ステップｂ６に移る。

ステップｂ６では、非ウエイト状態に設定し、つまり第２信号を生成し、ステップｂ３に移る。

また前述したステップｂ４において、ウエイト状態に設定されていると判断すると、つまり第２信号を生成した状態であると判断すると、ステップｂ７に移る。

次にステップｂ７では、予め定める第１信号の出力を開始し、信号線１６を介して信号検出部１５に予め定める第１信号を与えて、ステップｂ８に移る。信号制御部２５は、第２信号の出力を開始するまでの間、第１信号を出力し続ける。

次にステップｂ８では、前述したステップｂ５の処理と同様に、ステップｂ３で受信したと判断したデータブロックの一部を含むデータブロックを受信したかを判断する。ステップｂ８において、ステップｂ３で受信したと判断したデータブロックの一部を含むデータブロックを受信したと判断すると、ステップｂ９に移り、ステップｂ３で受信したと判断したデータブロックの一部を含むデータブロックを受信していないと判断すると、受信するまでステップｂ８を繰返す。

次にステップｂ９では、受信データバッファ２２の空き記憶容量が、予め定める第２の記憶容量以上となったか否か、具体的には２つのデータブロック分のデータ量以上となったか否かを判断する。ステップｂ９において、受信データバッファ２２の空き記憶容量が、２つのデータブロック分のデータ量となったと判断すると、ステップｂ１０に移り、受信データバッファ２２の空き記憶容量が、２つのデータブロック分のデータ量となっていないと判断すると、ステップｂ９を繰返す。

次にステップｂ１０では、予め定める第２信号の出力を開始し、信号線１６を介して信号検出部１５に予め定める第２信号を与えて、ステップｂ６に移る。信号制御部２５は、第１信号の出力を開始するまでの間、第２信号を出力し続ける。図４に示すフローチャートは、信号制御への電力の供給を停止することによって終了させることができる。本発明の実施の形態では図４のフローチャートにおいて、データ受信部２１によってデータが受信されない場合、処理を終了する構成としてもよい。

図５は、データ送信部１３からデータ受信部２１に送信されるデータブロックと、受信データバッファ２２の空き記憶容量と、信号制御部２５によって生成される所定の信号と、信号制御部２５が信号検出部１５に与える所定の信号との関係の一例を示すタイミングチャートである。図５において横軸は、時刻を表す。また図５において、所定の信号の縦軸は信号レベルを表す。ここでは時刻ｔ１で、受信データバッファ２２の空き記憶容量が、３つのデータブロックのデータ量と等しい場合について説明する。

時刻ｔ１では、受信データバッファ２２の空き記憶容量は、３つのデータブロックのデータ量と等しいので、信号制御部２５では第２信号が生成され、信号制御部２５はこの第２信号を信号検出部１５に与えている。つまり信号制御部２５では、高レベル（Ｈ）の状態のデータが生成され、信号制御部２５は、この高レベル（Ｈ）の状態のデータを信号線１６に出力している。時刻ｔ１でデータ送信部１３からデータ受信部２１に第１データブロックが送信されると、データ受信部２１によって受信した第１データブロックを受信データバッファ２２に記憶することによって、受信データバッファ２２の空き記憶容量は、２つのデータブロックのデータ量となる。

第１データブロックの受信が終了すると、時刻ｔ２では、受信データバッファ２２の空き記憶容量は、２つのデータブロックのデータ量と等しくなり、信号制御部２５は第２信号を信号検出部１５に与えて続ける。時刻ｔ２でデータ送信部１３からデータ受信部２１に第２データブロックが開始されると、データ受信部２１は受信したデータブロックを受信データバッファ２２に記憶することによって、受信データバッファ２２に記憶される空き記憶容量は、１つのデータブロックのデータ量となる。

第２データブロックの受信が終了すると、時刻ｔ３では、受信データバッファ２２の空き記憶容量は、１つのデータブロックのデータ量と等しくなり、空き記憶容量が１データブロック分以下となるので信号制御部２５は、第１信号を生成する。つまり信号制御部２５は、低レベル（Ｌ）の状態のデータを生成する。

時刻ｔ３でデータ送信部１３からデータ受信部２１に第３データブロックが送信され、信号制御部２５が第３データブロックの一部を受信したと判断すると、時刻ｔ４で、生成した第１信号を信号検出部１５に与える。送信制御部２５は、第１信号を信号検出部１５に継続して与える。受信した第３データブロックを受信データバッファ２２に記憶すると、時刻ｔ５では、受信データバッファ２２の空き記憶容量はゼロ（０）となる。

受信データバッファ２２に記憶されたデータブロックが、受信データ処理部２３に与えられることによって、空き記憶容量が増加し、時刻ｔ６で前記空き記憶容量が、２つのデータブロック分のデータ量になると、信号制御部２５は、第１信号を生成する。そしてこの第１信号の生成時刻よりわずかに遅れて、時刻ｔ７で、第１信号を信号検出部１５に与える。データ出力処理部２では、第１信号を受信すると、時刻ｔ８で再びデータブロックの送信を開始する。

図６は、データ送信部１３からデータ受信部２１に送信されるデータブロックと、受信データバッファ２２の空き記憶容量と、信号制御部２５によって生成される所定の信号と、信号制御部２５が信号検出部に与える所定の信号との関係の他の例を示すタイミングチャートである。図６において横軸は、時刻を表す。また図６において、所定の信号の縦軸は信号レベルを表す。ここでは時刻ｔ１で、受信データバッファ２２の空き記憶容量が、３つのデータブロックのデータ量と等しい場合について説明する。ここでは、データ送信部１３からデータ受信部２１にデータブロックを断続的に送信する場合、つまり送信されるデータブロックが予め定める第５の時間Ｔ５をあけて送信される場合について説明する。前記予め定める第５の時間Ｔ５は、送信データ生成部１１における送信データの生成処理の時間に関連する。この場合図３のフローチャートにおいて、ステップａ２の処理と、次のステップａ２までの処理との間に、次の送信データを待つステップを追加することで実現することができる。

第１データブロックの受信が終了すると、時刻ｔ２では、受信データバッファ２２の空き記憶容量は、２つのデータブロックのデータ量と等しくなり、信号制御部２５は第２信号を信号検出部に与え続ける。時刻ｔ２から所定の時間が経過した時刻ｔ３で、データ送信部１３からデータ受信部２１にデータブロックが送信されると、データ受信部２１は受信した第２データブロックを受信データバッファ２２に記憶することによって、データ受信部２１による受信が終了する時刻ｔ４では、受信データバッファ２２に記憶される空き記憶容量は、１つのデータブロックのデータ量となる。

第２データブロックの受信が終了すると、時刻ｔ４では、受信データバッファ２２の空き記憶容量は、１つのデータブロックのデータ量と等しくなり、空き記憶容量が１データ部ロック分以下となるので信号制御部２５は、第１信号を生成する。つまり信号制御部２５は、低レベル（Ｌ）の状態のデータを生成する。時刻ｔ４では、信号制御部２５は信号検出部１５に第２信号を与えている。

時刻ｔ５でデータ送信部１３からデータ受信部２１に第３データブロックが送信され、信号制御部２５が第３データブロックの一部を受信したと判断すると、時刻ｔ５からわずかに遅れて時刻ｔ６で、信号制御部２５は、生成した第１信号を信号検出部１５に与える。受信した第３データブロックを受信データバッファ２２に記憶すると、時刻ｔ７では、受信データバッファ２２に記憶される空き記憶容量はゼロ（０）となる。時刻ｔ７では、信号制御部２５は信号検出部１５に第１信号を与えている。

受信データバッファ２２に記憶されたデータブロックが、受信データ処理部２３に与えられることによって、空き記憶容量が増加し、時刻ｔ８で前記空き記憶容量が、２つのデータブロック分のデータ量になると、信号制御部２５は、第２信号を生成する。そしてこの第２信号の生成時刻よりわずかに遅れて、時刻ｔ９で、この第２信号を信号検出部１５に与える。データ出力処理部２では、第２信号を受信すると、時刻ｔ１０で再びデータブロックの送信を開始する。

図７は、データ送信部１３からデータ受信部２１に送信されるデータブロックと、受信データバッファ２２の空き記憶容量と、信号制御部２５によって生成される所定の信号と、信号制御部２５が信号検出部に与える所定の信号との関係のさらに他の例を示すタイミングチャートである。図７において横軸は、時刻を表す。また図７において、所定の信号の縦軸は信号レベルを表す。ここでは時刻ｔ１で、受信データバッファ２２の空き記憶容量が、２つのデータブロックのデータ量と等しい場合について説明する。

時刻ｔ１では、受信データバッファ２２の空き記憶容量は、２つのデータブロックのデータ量と等しいので、信号制御部２５では第２信号が生成され、信号制御部２５はこの第２信号を信号検出部１５に与えている。つまり信号制御部２５では、高レベル（Ｈ）の状態のデータが生成され、信号制御部２５は、この高レベル（Ｈ）の状態のデータを信号線１６に出力している。時刻ｔ１でデータ送信部１３からデータ受信部２１に第１データブロックが送信されると、データ受信部２１によって受信した第１データブロックを受信データバッファ２２に記憶することによって、受信データバッファ２２の空き記憶容量は、１つのデータブロックのデータ量となる。

第１データブロックの受信が終了すると、時刻ｔ２では、受信データバッファ２２の空き記憶容量は、１つのデータブロックのデータ量を等しくなり、空き記憶容量が１データブロック分以下となるので信号制御部２５は、第１信号を生成する。つまり信号制御部２５は、低レベル（Ｌ）の状態のデータを生成する。時刻ｔ２では、信号制御部２５は信号検出部１５に第２信号を与えている。

時刻ｔ２から、第２データブロックが送信される時刻ｔ４までの間における時刻ｔ３で、受信データバッファ２２の空き記憶容量が増加して、空き記憶容量が２データブロック分以上となると、信号制御部２５は、第２信号を生成する。これによって、時刻ｔ１から時刻ｔ４までの間は、信号制御部２５は、第２信号を信号検出部１５に与え続けることになる。

以上のようにデータ送信制御装置１では、バッファ残量検出部２４によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態では、データ受信部２１がデータブロックの一部を受信した場合、データ送信制御部１４がデータ送信部１３を制御することによって、送信中のデータブロックはそのまま送信され、この送信中のデータブロックの次に送信するデータブロックデータ以降のデータブロックの送信を停止する。このように受信データバッファ２２の状態に応じて、データ送信部１３からのデータブロックの送信を停止させることによって、受信データバッファ２２の空き記憶容量を越えて、データ送信部１３からデータ受信部２１にデータブロックが送信されることが防止される。したがって、受信データバッファ２２に記憶することができない量のデータがデータ送信部１３からデータ受信部２１に送信されてしまうことが防止されるので、送信される所定のデータの欠落を防止することができる。

また前述したバッファ残量検出部２４によって、受信データバッファ２２の空き記憶容量が検出され、この検出結果に基づいてデータ送信制御部１４がデータ送信部１３を制御して、データ送信部１３にデータブロックの送信を停止させるまでには、データ送信制御部１４の動作の遅延を含む所定の処理時間が必要である。特にデータ送信部１３からデータ受信部２１へのデータブロックの伝送レートが高くなるほど、言い換えれば信号の伝送速度が高速になるほど、データ送信制御部１４がデータの送信を停止させるまでの間に、データ送信部１３からデータ受信部２１に送信されるデータ量が多くなる。特に、ＬＶＤＳを用いる場合において、たとえば所定のデータの送信を１ビット単位で行なう場合、データ送信制御部１４によってデータ送信部を制御してデータの送信を止めるまでの間に、データ送信部１３からデータ受信部２１に多量のデータが送信されてしまい、データの送信を正確にコントロールすることが困難となり、これによってデータの欠落が生じたり、データの欠落を防止するために受信データバッファ２２の記憶容量を無駄に大きくしたりする必要がある。本発明では所定のデータを、送信データ生成部１１によって予め定めるデータ量のデータブロックに分割し、このデータブロック単位でデータ送信部１３からデータ受信部２１に送信し、前記所定の処理時間によって、データ送信制御部１４がデータ送信部１３を制御するまでの間に、データ送信部１３からデータ受信部２１に多量のデータが送信されても、送信中のデータブロックはそのまま送信させて、次のデータブロックから送信を停止するので、送信されるデータの欠落がなく、またデータブロックのデータ量は、予め定められているので受信データバッファ２２の記憶容量を無駄に大きくする必要がなく、これによって受信データ記憶部の利用効率を向上させることができる。

またバッファ残量検出部２４によって検出された空き記憶容量が予め定める第２の記憶容量以上の状態では、データ送信制御部１４はデータ送信部１３にデータブロックを送信させるので、たとえば受信データバッファ２２の空き記憶容量が予め定める第１の記憶容量以下となり、データ送信制御部１４がデータ送信部１３にデータブロックの伝送を停止させた場合であっても、再び受信データバッファ２２の空き記憶容量が増加して、予め定める第２の記憶容量以上となれば、データブロックの送信を再開させることができる。

本実施の形態では、１データブロック分のデータを受信する毎に、受信データバッファ２２の空き記憶容量を確認しているが、本発明の他の実施の形態において、１データブロック分のデータを受信している間に、信号制御部２５が受信データバッファ２２の空き記憶容量が予め定める第１の記憶容量以下であるか否かを判断する構成としてもよい。特に、空き記憶容量が所定のデータ量になったときに、第１信号を生成する構成とすると、受信データバッファ２２の空き記憶容量が、予め定める第１の記憶容量以下の場合に、データ受信部２１によって受信されるデータ量は、最大で１つのデータブロック分のデータ量とすることができる。予め定める第１の記憶容量を予め定めるデータ量に選ぶことによって、受信データバッファ２２の利用効率を最も高めることができる。

本実施の形態では、データ送信制御装置１は、中央演算処理装置と周辺装置との間に設けられ所定のデータを、中央演算処理装置側から周辺装置側に送信しているが、本発明はこれに限ることなく、２つの装置間で所定のデータを送信または転送する場合であれば、適用することができる。

本発明の実施の一形態のデータ送信制御装置１の構成を示すブロック図である。データ送信部１３およびデータ受信部２１の構成を示す図である。データ送信制御部１４の動作処理を示すフローチャートである。信号制御部２５の動作処理を示すフローチャートである。データ送信部１３からデータ受信部２１に送信されるデータブロックと、受信データバッファ２２の空き記憶容量と、信号制御部２５によって生成される所定の信号と、信号制御部２５が信号検出部１５に与える所定の信号との関係の一例を示すタイミングチャートである。データ送信部１３からデータ受信部２１に送信されるデータブロックと、受信データバッファ２２の空き記憶容量と、信号制御部２５によって生成される所定の信号と、信号制御部２５が信号検出部に与える所定の信号との関係の他の例を示すタイミングチャートであるデータ送信部１３からデータ受信部２１に送信されるデータブロックと、受信データバッファ２２の空き記憶容量と、信号制御部２５によって生成される所定の信号と、信号制御部２５が信号検出部に与える所定の信号との関係のさらに他の例を示すタイミングチャートである。

符号の説明

１データ送信制御装置
２データ出力処理部
３データ入力処理部
４伝送路
１１送信データ生成部
１２送信データバッファ
１３データ送信部
１４データ送信制御部
１５信号検出部
２１データ受信部
２２受信データバッファ
２３受信データ処理部
２４バッファ残量検出部
２５信号制御部

Claims

情報処理装置の内部における所定のデータの伝送に用いられるデータ送信制御装置であって、
前記所定のデータを、予め定めるデータ量のデータブロックに分割するデータ分割部と、
データ分割部によって分割された各データブロックを、５０ＭＨｚ〜１０ＧＨｚの伝送周波数でシリアル送信するデータ送信部と、
データ送信部からシリアル送信される前記各データブロックを受信するデータ受信部と、
データ送信部とデータ受信部とを接続し、データ送信部から送信される各データブロックをデータ受信部に伝送する伝送路と、
所定の記憶容量を有し、データ受信部によって受信されたデータブロックを複数記憶可能な受信データ記憶部と、
受信データ記憶部の所定の記憶容量のうち記憶可能な空き記憶容量を検出する記憶容量検出部と、
記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態で、データ受信部がデータブロックの一部を受信した場合には、第１の信号レベルの信号を出力し、記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量よりも大きい予め定める第２の記憶容量以上の状態である場合には、第２の信号レベルの信号を出力する信号制御部と、
信号制御部から出力される信号を受信して、受信した信号レベルに対応するデータを出力する信号検出部と、
信号制御部と信号検出部とを接続し、信号制御部から出力された第１および第２の信号レベルの信号を信号検出部に伝送する信号線と、
信号検出部から与えられるデータが第１の信号レベルに対応する場合、データ送信部に送信中のデータブロックを送信させた後、後続のデータブロックの送信を停止させ、信号検出部から与えられるデータが第２の信号レベルに対応する場合、データ送信部にデータブロックを送信させるようにデータ送信部を制御するデータ送信制御部とを含むことを特徴とするデータ送信制御装置。
前記記憶容量検出部によって検出された空き記憶容量が、予め定める第１の記憶容量以下の状態で、データ受信部が受信したデータブロックの一部が、データ送信制御部に制御されるデータ送信部によって送信中のデータブロックに含まれるように、前記予め定めるデータ量が選ばれることを特徴とする請求項１記載のデータ送信制御装置。
前記予め定める第１の記憶容量は、前記予め定めるデータ量に選ばれることを特徴とする請求項１または２記載のデータ送信制御装置。
情報処理装置の内部における所定のデータの伝送に用いられるデータ送信制御方法であって、
所定のデータを、予め定めるデータ量のデータブロックに分割して、データ送信部からデータ受信部に、データ送信部とデータ受信部とを接続しかつデータ送信部から送信される各データブロックをデータ受信部に伝送する伝送路を介して、５０ＭＨｚ〜１０ＧＨｚの伝送周波数でシリアル送信させ、データ受信部によって受信されるデータブロックを複数記憶可能な受信データ記憶部の所定の記憶容量のうち、記憶可能な空き記憶容量を検出し、前記検出された空き記憶容量が、予め定める第１の記憶容量以下の状態であり、前記伝送路を介してデータ受信部が各データブロックの一部を受信した場合には、データ受信部側からデータ送信部側に、データ受信部側とデータ送信部側とを接続しかつデータ受信部側から出力された第１および第２の信号レベルの信号をデータ送信部側に伝送する信号線を介して第１の信号レベルの信号を与えて、データ送信部によって送信中のデータブロックを送信させた後、後続のデータブロックの送信を停止させ、前記検出された空き記憶容量が、予め定める第１の記憶容量よりも大きい予め定める第２の記憶容量以上の状態である場合には、データ受信部側からデータ送信部側に、前記信号線を介して第２の信号レベルの信号を与えて、データ送信部によってデータブロックを送信させることを特徴とするデータ送信制御方法。