JP2008107937A

JP2008107937A - バスリピータ

Info

Publication number: JP2008107937A
Application number: JP2006288251A
Authority: JP
Inventors: Shigeru Amano; 繁天野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-10-24
Filing date: 2006-10-24
Publication date: 2008-05-08
Also published as: US20080098147A1

Abstract

【課題】バスリピート動作処理を簡単にして回路を簡素な形で実現する。
【解決する手段】復調IC５０内のバスリピータ５２は、リピート動作を有効にされた後、バスリピート動作を行い、シリアルデータSDA，TNSDAのストップコンディションＳを検出した時、自律的にリピート動作を終了する。又、リピータ動作中は、マスタ側IICバストランザクションよりマスタ側IICバス１０のデータ転送方向制御、並びにリピート先のチューナ側IICバス７０のデータ転送方向制御を同期させて実施している。そのため、シリアルデータSDA，TNSDAの流れとしては、CPU側IICバス１０とチューナ側IICバス７０がスルー接続したように見え、且つチューナ側とのやりとりが必要な時のみ転送することができる。
【選択図】図１

Description

本発明は、集積回路（以下「IC」という。）間や装置内部のコミュニケーション用の２線式シリアルバス（Inter IC BUS、以下「IICバス」という。）等の双方向シリアルバスに対する干渉対策が必要な放送受信機等に使用されるバスリピータに関するものである。

図２は、従来の一般的な放送受信機の受信部を示す概略の構成図である。
この放送受信機の受信部は、シリアルデータSDAとシリアルクロックSCLの２本の双方向制御線からなるIICバス１を使用するシステムであり、１つのバスマスタ（例えば、中央処理装置（以下「CPU」という。）２）と、複数のバススレーブ（例えば、アンテナ３に接続されたチューナIC４、復調IC５、及びデコーダIC６）とを有し、これらのCPU２、チューナIC４、復調IC５、及びデコーダIC６にそれぞれ設けられた入／出力（以下「I/O」という。）バッファ２ａ，４ａ，５ａ，６ａが、IICバス１を介して相互に接続されている。

図３は、図２のIICバス１のデータフォーマットを示す図である。
IICバス１のデータフォーマットは、例えば、スタート条件（スタートコンディション）Ｓとストップ条件（ストップコンディション）Ｐに挟まれた９ビットのデータ（＝８ビットのデータＤ７〜Ｄ０＋１ビットのアクノーリッジ信号Ａ）により構成されている。図３は、１バイトデータ転送フォーマットを示す図であるが、２バイトを越えるデータの場合には、アクノーリッジ信号Ａの後に、次のバイトデータＤ７〜Ｄ０とアクノーリッジ信号Ａが来て、その後にストップコンディションＰが来る。

IICバス１の第１バイト目フォーマットの場合、IICバス１上の第１バイト目は通常、バススレーブのスレーブアドレス７ビット（Ｄ７〜Ｄ１）と、このスレーブアドレスを持つバススレーブに対する書き込み／読み出しを示す１ビット（Ｄ０）とにより構成されている。

ここで、Ｄ０ビット＝“０”の場合、後ろに続くバイトは、このバススレーブに対する書き込みであることを示す。Ｄ０ビット＝“１”の場合、このバススレーブに対する読み出しであることを示す。IICバス１の第２バイト目以降のフォーマットの場合、Ｄ７〜Ｄ０が転送する１バイトデータである。

IICバス１の状態には、次の（１）〜（４）の状態がある。

（１） IICバスのアイドル状態
IICバス１がアイドル状態の時には、シリアルデータSDA及びシリアルクロックSCL共に“Ｈ”レベルである。

（２） IICバス通信の開始（スタートコンディションＳ）
シリアルクロックSCLが“Ｈ”レベルの時のシリアルデータSDAの立ち下がりエッジからバス通信が始まる。

（３） IICバス通信の終了（ストップコンディションＰ）
シリアルクロックSCLが“Ｈ”レベルの時のシリアルデータSDAの立ち上がりエッジでバス通信を終了する。

（４）シリアルデータの転送（シリアルデータのサンプルタイミング）
受信側は、シリアルクロックSCLの立ち下がりエッジにてシリアルデータSDAを１ビットずつ取り込む。シリアルデータSDAは、最上位ビット（以下「MSB」という。）Ｄ７から送出され、１シリアルデータ８ビットで構成されている。８ビットシリアルデータの次の１ビットは必ずアクノーリッジ（Ａ）ビットが付加され、バスマスタ及びバススレーブ間のシリアル通信のハンドシェーク（即ち、要求信号（リクエスト信号）とこれに対する応答信号（アクノーリッジ信号Ａ）とのやり取り）に用いる。

次に、図２の受信部の動作を説明する。
アンテナ３から入力された地上デジタル波Sinは、チューナIC４にて物理チャンネルが選択され、これがアナログ／デジタル（以下「A/D」という。）変換されてデジタルベースバンド信号Ｓ４が出力される。デジタルベースバンド信号Ｓ４は、復調IC５にて高速フーリエ変換（以下「FFT変換」という。）されて直交周波数分割多重（以下「OFDM」という。）変調され、ストリーム信号Ｓ５が生成される。ストリーム信号Ｓ５は、デコーダIC６にて画像信号に変換（復号）され、これがデジタル／アナログ（以下「D/A」という。）変換されてアナログビデオ信号Soutが出力され、スピーカ、イヤホン、表示器（表示デバイス）等に与えられる。

この種の受信部において、チューナIC４には微少な入力信号をアンテナ３から受信し、送信元で送った通りの情報を復元できることが要求されている。そのため、このチューナIC４に対しては、受信中においてIICバス１からの干渉の影響も除去する必要がある。この対策として、例えば、次の（ａ）〜（ｃ）のような工夫等がされている。
（ａ）アンテナ３からの信号ライン（信号線）と、チューナIC４のI/Oバッファ４ａ端子やIICバス１自体を遠ざける。
（ｂ）シールドプレートで遮断する。
（ｃ） IICバス１にローパスフィルタ（以下「LPF」という。）を追加する。
ところが、このような対策では、十分ではなく、特性やコスト面の欠点（デメリット）を発生させてしまう。

又、通常、チューナIC４へのアクセス（チャンネル選択）は受信最中には発生せず、あるとして受信状態から他の状態に遷移させるためにアクセスされる時等である。そのため、チューナIC４へのアクセス時は問題とならないが、それ以外のアクセス時は受信中で且つ干渉の影響を受けてはならないときの可能性がある。

そこで、このような問題を解決するために、下記の文献等に記載されたバスリピータの技術を適用することが考えられる。

特開２０００−１７４７６５号公報特開２０００−２０７０７２号公報

例えば、図２の受信部において、チューナIC４とIICバス１とを切り離し、復調IC５内のI/Oバッファ５ａに代えて、バスリピータ機能を有する図示しないスタックレジスタ（以下これには便宜的に符号「５ｂ」を付す。）を設け、このスタックレジスタ５ｂをIICバス１に接続すると共に、新たに追加したIICバス７を介してチューナIC４に接続する構成が考えられる。

このような構成では、CPU２からチューナIC４への書き込みデータは、IICバス１を介して一旦、復調IC５内のスタックレジスタ５ｂに格納される。スタックレジスタ５ｂのデータ格納構造は、単情報分のみであっても、リピート先のチューナIC４の全情報分を有していてもかまわない。スタックレジスタ５ｂに格納された書き込みデータは、IICバス７を介してチューナIC４へ送られ、このチューナIC４に書き込まれる。

又、CPU２がリピート先のチューナIC４のデータを読み出す場合は、CPU２が予めスタックレジスタ５ｂにリピート先への読み出し要求を行う。この要求に応じて、チューナIC４のデータがIICバス７を介してスタックレジスタ５ｂに読み出され、この読み出しが完了した後、スタックレジスタ５ｂのデータが、IICバス１を介してCPU２へ送られる。
このような構成によれば、チューナIC４は、IICバス１から切り離されているので、IICバス１からの無用な干渉を受けない。

しかしながら、上記のバスリピータ機能を有するスタックレジスタ５ｂを設けた構成では、次のような課題がある。

CPU２とスタックレジスタ５ｂで一旦転送が完了する。そのため、スタックレジスタ５ｂとリピート先のチューナIC４との間のデータ転送に問題があった際の転送ステータス（アクノーリッジ信号Ａ／ノット・アクノーリッジ信号ＮＡ）のやりとりは、再度、CPU２からリピート先のチューナIC４との間の転送ステータスを示すレジスタを読み出さなければ、確認することができない。そのため、CPU２からの転送が正しく行われたのかをその転送中に知ることができず、リピート先のチューナIC４との転送ステータスを別途確認する必要があり、動作処理（フロー）的にも複雑になってしまう。その上、スタックレジスタ５ｂとリピート先のチューナIC４とで、どの程度再送を行うかの設定が必要になる等、動作処理が非常に複雑化してしまう。

又、スタックレジスタ５ｂのデータ格納構造を単情報分にした場合には、その都度、転送ステータスの確認をしなくてはならず、非常に効率が悪い。これに対し、全情報分のスタックレジスタ５ｂを持つ場合には、リピート先のチューナIC４の情報量が大きい場合は、こちらのスタックレジスタ５ｂが莫大な容量を必要としてしまう。

本発明は、双方向の第１のシリアルバスに接続されたバスマスタ及び第１のバススレーブと、リピート先である双方向の第２のシリアルバスを介して、前記第１のバススレーブに接続された第２のバススレーブと、を有するシステムにおいて、前記第１のバススレーブに設けられ、前記第１のシリアルバスと前記リピート先の第２のシリアルバスとの間のデータの転送を行うためのバスリピータである。そして、このバスリピータでは、前記バスマスタの指示によりリピート動作が有効にされた後、前記バスマスタと前記第２のバススレーブとの間でデータを転送するバスリピート動作を行い、前記バスマスタからデータ転送停止指示を受けると、前記バスリピート動作を終了させる機能を有している。

本発明によれば、シリアルデータの流れとして、第１のシリアルバスと第２のシリアルバスとがスルー接続したように見え、且つ第２のバススレーブ側とのやりとりが必要な時のみ転送することができる回路を簡素な形で実現できる。

バスリピータは、リピート動作を有効にされた後、バスリピート動作を行い、ストップコンディションを検出した時、自律的にリピート動作を終了する。又、リピータ動作中は、マスタ側IICバストランザクションよりマスタ側IICバスのデータ転送方向制御ならびにリピート先IICバスのデータ転送方向制御を同期させて実施する。

（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１を示す放送受信機における受信部の概略の構成図であり、同図（ａ）は、受信部全体の構成図、及び同図（ｂ）は、復調IC内のバスリピータ付近の構成図である。

この放送受信機の受信部は、双方向の第１のシリアルバス（例えば、IICバス１０）を使用するシステムであり、１つのバスマスタ（例えば、CPU２０）と、複数のバススレーブ（例えば、アンテナ３０に接続されたリピート先の第２のバススレーブであるチューナIC４０、第１のバススレーブである復調IC５０、及びデコーダIC６０）とを有し、これらのCPU２０、復調IC５０、及びデコーダIC６０が、IICバス１０を介して相互に接続されている。チューナIC４０と復調IC５０とは、リピート先である双方向の第２のシリアルバス（例えば、IICバス７０）により相互に接続されている。

CPU２０は、受信部全体をプログラム制御する装置であり、この装置内のI/Oバッファ２１がIICバス１０に接続されている。チューナIC４０は、高周波（以下「RF」という。）ICにより構成されており、アンテナ３０で受波された地上デジタル波Sinから物理チャンネルを選択し、これをA/D変換してデジタルベースバンド信号Ｓ４０を出力する回路であり、この回路内のI/Oバッファ４１に、IICバス７０を介して復調IC５０内のI/Oバッファ５６が接続されている。

復調IC５０は、デジタルベースバンド信号Ｓ４０をFFT変換により復調してストリーム信号Ｓ５０を出力する回路であり、図示しない復調回路本体、制御レジスタ５１ａを有する内部レジスタ５１、この内部レジスタ５１等により制御されるバスリピータ５２、及びこのバスリピータ５２に対してデータの入／出力を行うI/Oバッファ５５，５６等により構成されている。バスリピータ５２は、内部レジスタ５１等により制御されるCPU側IICバススレーブ５３等を有し、このIICバススレーブ５３内に、スタート／ストップコンディション検出回路５３ａ等が設けられている。

CPU側IICバススレーブ５３は、制御レジスタ５１ａから与えられるリピート動作制御信号Ｓ５１ａに基づいてバスリピート動作を行うために、CPU側シリアルクロックSCL、シリアルデータsda_in、及びチューナ側シリアルデータtnsda_inを入力し、CPU側出力制御信号sda_oe、シリアルデータsda_out、チューナ側シリアルクロックTNSCL、出力制御信号tnssda_oe、及びシリアルデータtnsda_outを出力する機能を有している。このIICバススレーブ５３内のスタート／ストップコンディション検出回路５３ａは、CPU側シリアルデータsda_inから、スタートコンディションＳ又はストップコンディションＰを検出し、この検出信号を制御レジスタ５１ａに与える回路である。

バスリピータ５２には、CPU側I/Oバッファ５５と、チューナ側I/Oバッファ５６が接続されている。I/Oバッファ５５は、CPU側のシリアルデータSDAを入力してシリアルデータsda_inをIICバススレーブ５３へ与える入力バッファ５５ａと、出力制御信号sda_oeが“０”の時にオン状態、“１”の時にオフ状態になり、オン状態の時に、シリアルデータsda_outを入力してシリアルデータSDAをCPU側IICバス１０へ出力するトライステート型の出力バッファ５５ｂとにより構成されている。I/Oバッファ５６は、チューナ側シリアルデータTNSDAを入力してシリアルデータtnsda_inをIICバススレーブ５３へ与える入力バッファ５６ａと、出力制御信号thsda_oeが“０”の時にオン状態、“１”の時にオフ状態になり、オン状態の時に、シリアルデータtnsda_outを入力してシリアルデータTNSDAをチューナ側IICバス７０へ出力するトライステート型の出力バッファ５６ｂとにより構成されている。

この復調IC５０には、デコーダIC６０が接続されている。デコーダIC６０は、ストリーム信号Ｓ５０をMPEG2（Moving PICture Experts Group phase 2）方式により復号（デコード）してデジタルビデオ信号を生成し、これをD/A変換してアナログビデオ信号Soutを出力し、スピーカ、イヤホン、表示デバイス等に与える回路であり、この回路内のI/Oバッファ６１が、IICバス１０に接続されている。

（実施例１の全体の動作）
アンテナ３０から入力された地上デジタル波Sinは、CPU２０の制御により、チューナIC４０にて物理チャンネルが選択され、これがA/D変換されてデジタルベースバンド信号Ｓ４０が出力される。デジタルベースバンド信号Ｓ４０は、復調IC５０内の復調回路本体にてFFT変換されてOFDM変調され、ストリーム信号Ｓ５０が生成される。ストリーム信号Ｓ５０は、デコーダIC６０にて画像信号に変換（復号）され、これがD/A変換されてアナログビデオ信号Soutが出力され、スピーカ、イヤホン、表示デバイス等に与えられる。

（実施例１のバスリピート動作のデータ転送例１）
図４は、図１のバスリピート動作のデータ転送例１を示すタイムチャートである。
このタイムチャートには、シリアルデータSDAのスタートコンディションＳ、バスリピータ５２へのスレーブアドレスSA_RPT、バスマスタであるCPU２０からのライト要求信号Ｗ、転送ステータスを示すアクノーリッジ信号Ａ、内部レジスタ５１のレジスタアドレスRA1，RA2、ライトデータWD1，WD2、シリアルデータSDAの再スタートコンディションＳｒ、リピート先のチューナIC４０へのスレーブアドレスSA_TN、及びシリアルデータSDAのストップコンディションＰが示されている。

図１の復調IC５０において、CPU２０の制御により、CPU側IICバス１０からシリアルクロックSCL及び双方向のシリアルデータSDAが与えられると、そのシリアルクロックSCLがCPU側IICバススレーブ５３に入力されると共に、そのシリアルデータSDAが入力バッファ５５ａに取り込まれ、この取り込まれたシリアルデータsda_inがCPU側IICバススレーブ５３に入力される。CPU２０の制御により、CPU側IICバススレーブ５３から出力制御信号ssda_oe及びシリアルデータsda_outが出力されると、その出力制御信号ssda_oeが“０”の時に出力バッファ５５ｂがオン状態になり、そのシリアルデータsda_outが出力バッファ５５ｂで駆動され、この駆動されたシリアルデータSDAがCPU側IICバス１０へ出力される。

又、CPU２０の制御に従い、CPU側IICバススレーブ５３からシリアルクロックTNSCL、出力制御信号tnssda_oe、及び双方向のシリアルデータtnsda_outが出力されると、そのシリアルクロックTNSCLがチューナ側IICバス７０へ出力されると共に、その出力制御信号tnssda_oeが“０”の時に出力バッファ５６ｂがオン状態になり、そのシリアルデータtnsda_outが出力バッファ５６ｂで駆動され、この駆動されたシリアルデータTNSDAがチューナ側IICバス７０へ出力される。CPU２０の制御に従い、チューナ側IICバス７０からシリアルデータTNSDAが与えられると、これが入力バッファ５６ａに取り込まれ、この取り込まれたシリアルデータtnsda_inがCPU側IICバススレーブ５３に入力される。

このデータ転送例１の基本的な動作として、CPU２０からバスリピータ５３へのアクセス時（バスリピータ５２へのバスリピータモードイネーブルアクセス時）は、CPU側IICバススレーブ５３内のスタート／ストップコンディション検出回路５３ａがそれを判断し、内部へのアクセスに変換する。

CPU２０によるリピート先のチューナIC４０へのアクセス要求時（リピート先へのライトアクセス時）は、バスリピータ５３に対して、リピート先のチューナIC４０へのアクセスを行うことを指示した後のアクセスを、そのままチューナ側IICバス７０へ転送する。例えば、シリアルデータSDA，TNSDAのストップコンディションＰが発生するまでは、リピート先のチューナIC４０への転送を継続し、スタート／ストップコンディション検出回路５３ａによるストップコンディション検出で、それを解除するような動作を制御することができる。

リピート動作を行う際は、CPU２０からのIICバス処理（CPU側IICバストランザクション）の中身から、バスリピータ５３は、CPU側IICバス１０からチューナ側IICバス７０へのデータ転送と、チューナ側IICバス７０からCPU側IICバス１０へのデータ転送を切り替えるのみである。

（実施例１のバスリピート動作のデータ転送例２）
図５は、図１のバスリピート動作のデータ転送例２を示すタイムチャートであり、図４のタイムチャート中の要素と共通の要素には共通の符号が付されている。

このデータ転送例２の基本的な動作として、CPU２０からバスリピータ５３へのアクセス時（バスリピータ５２へのバスリピータモードイネーブルアクセス時）は、図４のデータ転送例１と同様に、CPU側IICバススレーブ５３内のスタート／ストップコンディション検出回路５３ａがそれを判断し、内部へのアクセスに変換する。

CPU２０によるリピート先のチューナIC４０へのアクセス要求時（リピート先へのライトアクセス時）は、図４のデータ転送例１と同様に、バスリピータ５３に対して、リピート先のチューナIC４０へのアクセスを行うことを指示した後のアクセスを、そのままチューナ側IICバス７０へ転送する。

このデータ転送例２が図４のデータ転送例１と異なる点は、CPU側IICバストランザクション及びチューナ側IICバストランザクションにおいて、CPU２０の制御に従い、リピート先へのライトアクセス後に、バスリピータ５２のリピート動作を停止させるために、バスリピータ５２へのバスリピータモードディセーブルアクセスを追加したことである。

これにより、例えば、シリアルデータSDA，TNSDAのストップコンディションＰが発生するまでは、リピート先のチューナIC４０への転送を継続し、内部レジスタ５１内の制御レジスタ５１ａから出力されるリピート動作制御信号Ｓ５１ａを切り替えることにより、リピート動作の有無を制御することができる。

リピート動作を行う際は、図４のデータ転送例１と同様に、バスリピータ５３は、CPU側IICバス１０からチューナ側IICバス７０へのデータ転送と、チューナ側IICバス７０からCPU側IICバス１０へのデータ転送を切り替えるのみである。

（実施例１の効果）
本実施例１のバスリピート動作によれば、リピート動作を有効にされた後、バスリピート動作を行い、ストップコンディションＳを検出した時、自律的にリピート動作を終了している。又、リピータ動作中は、マスタ側IICバストランザクションよりマスタ側IICバス１０のデータ転送方向制御、並びにリピート先のチューナ側IICバス７０のデータ転送方向制御を同期させて実施している。

そのため、シリアルデータSDA,TNSDAの流れとしては、CPU側IICバス１０とチューナ側IICバス７０がスルー接続したように見え、且つチューナ側とのやりとりが必要な時のみ転送することができる回路を簡素な形で実現できる。

前記実施例１では、CPU側IICバス１０とチューナ側IICバス７０とが完全に一致していることが必要になるので、これらのバスの種類は一致しているが、転送レートが異なる場合や、バスの種類自体が異なる場合等には適用できない。そこで、この問題を本実施例２が解決している。

（実施例２の構成）
図６は、本発明の実施例２を示す放送受信機の受信部における復調IC内のバスリピータ付近の概略の構成図であり、実施例１を示す図１（ｂ）中の要素と共通の要素には共通の符号が付されている。

本実施例２では、実施例１の図１（ａ）に示す復調IC５０内に設けられるバスリピータ付近の構成が異なっている。即ち、本実施例２では、図１（ａ）の復調IC５０において、実施例１と同様の内部レジスタ５１と、実施例１のバスリピータ５２とは異なる構成のバスリピータ５２Ａと、実施例１と同様のI/Oバッファ５５，５６と、新たに追加されたI/Oバッファ５７とが設けられている。

バスリピータ５２Ａは、実施例１のCPU側IICバススレーブ５３とは異なる構成のCPU側IICバススレーブ５３Ａと、新たに追加されたチューナ側IICバスマスタ５４とを有し、これらのCPU側IICバススレーブ５３Ａとチューナ側IICバスマスタ５４とが相互に接続されている。

CPU側IICバススレーブ５３Ａは、内部レジスタ５１からのリピート動作制御信号等により制御されてバスリピート動作を行うものであり、I/Oバッファ５５から与えられるシリアルデータsda_in、及びI/Oバッファ５７から与えられるシリアルクロックscl_inと、チューナ側IICバスマスタ５４から与えられる情報（例えば、転送処理完了通知、データ、及び転送ステータス（アクノーリッジ信号Ａ／ノット・アクノーリッジ信号ＮＡ））Ｓ５４とを入力し、シリアルデータ用の出力制御信号ssda_oe、シリアルクロック用の出力制御信号scl_oe、及びシリアルデータsda_outと、チューナ側IICバスマスタ５４へ与える情報（例えば、転送アドレス、データ、及びバス変換と転送要求）Ｓ５３Ａとを出力する機能を有している。

チューナ側IICバスマスタ５４は、バス変換に必要な最低限の一時格納用のテンポラリバッファ５４ｂを有するバス変換用のバス変換レジスタ５４ａ等を備え、内部レジスタ５１からのリピート動作制御信号等により制御されてバスリピート動作を行うものであり、I/Oバッファ５６から与えられるシリアルデータtnsda_inと、CPU側IICバススレーブ５３Ａから与えられる情報Ｓ５３Ａとを入力し、シリアルクロックTNSCL、シリアルデータ用の出力制御信号tnssda_oe、及びシリアルデータtnsda_outと、CPU側IICバススレーブ５３Ａへ与える情報Ｓ５４とを出力する機能を有している。特に、バス変換レジスタ５４ａは、CPU側IICバススレーブ５３Ａから与えられる情報Ｓ５３Ａに対して所望のバス変換を行った後、チューナ側IICバス７０へ転送する機能を有している。

CPU側IICバススレーブ５３Ａには、I/Oバッファ５５，５７を介してCPU側IICバス１０が接続されている。チューナ側IICバスマスタ５４にも、I/Oバッファ５６を介してチューナ側IICバス７０が接続され、更に、そのチューナ側IICバスマスタ５４から出力されるシリアルクロックTNSCLが、チューナ側IICバス７０へ供給される構成になっている。

新たに追加されたI/Oバッファ５７は、CPU側IICバス１０から与えられるシリアルクロックSCLを駆動してこの駆動されたシリアルクロックscl_inをCPU側IICバススレーブ５３Ａに入力する入力バッファ５７ａと、CPU側IICバススレーブ５３Ａから出力される出力制御信号scl_oeが“０”の時にオン状態になって入力バッファ５７ａの入力側をグランド電位（“Ｌ”レベル）に設定する出力バッファ５７ｂとにより構成されている。CPU側IICバススレーブ５３Ａから出力される出力制御信号scl_oeは、シリアルクロックSCLに対して“０”を出力する際に制御する信号であり、この“０”出力はシリアルクロックSCLを“Ｌ”レベルに固定し、CPU側IICバス１０をホールド（ビジー状態）させることができるようになっている。

その他の構成は、実施例１と同様である。なお、図６では、CPU側、及びチューナ側共にIICバスの例が示されているが、チューナ側のバス種類は任意である。

（実施例２のバスリピート動作のデータ転送例）
図７は、図６のバスリピート動作のデータ転送例を示すタイムチャートであり、図４のタイムチャート中の要素と共通の要素には共通の符号が付されている。

本実施例２の基本的な動作としては、CPU側IICバストランザクション及びチューナ側IICバストランザクションにおいて、CPU側IICバススレーブ５３Ａで受けた転送要求をチューナ側IICバスマスタ５４に要求し、その処理が一定部分完了するまでCPU側IICバス１０をホールド（Bus Hold）し、そこまで完了したところで、転送ステータス（アクノーリッジ信号Ａ／ノット・アクノーリッジ信号ＮＡ）を返答し、CPU側IICバス１０をレディ状態に再開させる。これを繰り返して転送を完了させる。

（実施例２の効果）
本実施例２のバスリピート動作によれば、マスタ側IICバス１０に転送ステータスを転送中に返すために、リピート先のチューナ側IICバス７０への転送を行っている間、CPU側IICバス１０をホールドさせ、転送を行い、転送ステータスが得られた時点でCPU側IICバス１０を復帰させ、そこで得られたステータスをチューナ側IICバス７０へ返すようにしている。又、更に転送要求があるときには、リピート先のチューナ側IICバス７０をホールドしておき、要求が発生した時点で復帰させ、転送を行うようにしている。

このように、CPU側IICバス１０をホールドさせながら、その間のチューナ側の転送ステータスを、ホールドさせておいたCPU側IICバストランザクションに載せて返すようにしたので、シリアルデータSDA,TNSDAの流れとしては、CPU側IICバス１０とチューナ側IICバス７０とが直接接続したように見え、且つチューナ側とのやりとりが必要な時のみ転送することができ、バス変換を伴い転送も可能となる。

（変形例）
本発明は、実施例１、２に限定されず、種々の利用形態や変形が可能である。例えば、図１の復調IC５０内に設けられる図１や図６のバスリピータ５２，５２Ａは、図示以外の他の構成に変更してもよい。又、実施例１、２は、放送受信機のみに適用されるものではなく、チューナIC４０部分をRFICとして広く適用できる。

本発明は、放送機器及びIICバスに限定されず、シリアルバスに対する干渉対策が必要な機器一般に適用可能である。

本発明の実施例１を示す放送受信機における受信部の概略の構成図である。従来の一般的な放送受信機の受信部を示す概略の構成図である。図２のIICバス１のデータフォーマットを示す図である。図１のバスリピート動作のデータ転送例１を示すタイムチャートである。図１のバスリピート動作のデータ転送例２を示すタイムチャートである。本発明の実施例２を示す放送受信機の受信部における復調IC内のバスリピータ付近の概略の構成図である。図６のバスリピート動作のデータ転送例を示すタイムチャートである。

符号の説明

１０，７０ IICバス
２０ CPU
４０チューナIC
４１，５５，５６，５７，６１ I/Oバッファ
５０復調IC
５１内部レジスタ
５２，５２Ａバスリピータ
５３，５３Ａ CPU側IICバススレーブ
５４チューナ側IICバスマスタ
６０デコーダIC

Claims

双方向の第１のシリアルバスに接続されたバスマスタ及び第１のバススレーブと、リピート先である双方向の第２のシリアルバスを介して、前記第１のバススレーブに接続された第２のバススレーブと、を有するシステムにおいて、
前記第１のバススレーブに設けられ、前記第１のシリアルバスと前記リピート先の第２のシリアルバスとの間のデータの転送を行うバスリピータであって、
前記バスマスタの指示によりリピート動作が有効にされた後、前記バスマスタと前記第２のバススレーブとの間でデータを転送するバスリピート動作を行い、前記バスマスタからデータ転送停止指示を受けると、前記バスリピート動作を終了させる機能を有することを特徴とするバスリピータ。
前記バスリピート動作中は、前記バスマスタからの指示に従い、前記第１のシリアルバスのデータ転送方向制御と、前記リピート先の第２のシリアルバスのデータ転送方向制御と、を同期させて実施する機能を有することを特徴とする請求項１記載のバスリピータ。
請求項１又は２記載のバスリピータは、更に、
前記リピート先の第２のシリアルバスへのデータ転送を行っている間、前記第１のシリアルバスをホールドさせ、前記データ転送における転送ステータスが得られた時点で前記第１のシリアルバスを復帰させ、前記転送ステータスを前記第１のシリアルバスに返す機能を有することを特徴とするバスリピータ。
請求項１〜３のいずれか１項に記載のバスリピータは、更に、
前記リピート先の第２のシリアルバスへの転送要求があるときには、前記第２のシリアルバスをホールドしておき、前記転送要求が発生した時点で前記第２のシリアルバスを復帰させ、前記データ転送を行う機能を有することを特徴とするバスリピータ。