JP3284995B2 - 双方向バスリピータ制御装置 - Google Patents
双方向バスリピータ制御装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/01759—Coupling arrangements; Interface arrangements with a bidirectional operation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＶＬＳＩなどの半
導体装置の双方向バスラインに配置される双方向リピー
タ（データ送受信）を制御する双方向バスリピータ制御
装置に関し、特に、比較的長い双方向バスラインを分割
して双方向リピータにおける双方向の信号伝送を制御す
る双方向バスリピータ制御装置に関する。
導体装置の双方向バスラインに配置される双方向リピー
タ（データ送受信）を制御する双方向バスリピータ制御
装置に関し、特に、比較的長い双方向バスラインを分割
して双方向リピータにおける双方向の信号伝送を制御す
る双方向バスリピータ制御装置に関する。
【０００２】
【従来の技術】この種の双方向バスリピータ制御装置で
は、ＶＬＳＩなどの半導体装置の多機能化に伴い、双方
向バスラインに配置される双方向リピータ制御が複雑化
している。このため、バスでの単方向化や信号線の専用
化が図られている。また、システムオンチップ（ＳＯ
Ｃ）の進展とともに、配線領域や配線による信号遅延の
低減が要求されている。
は、ＶＬＳＩなどの半導体装置の多機能化に伴い、双方
向バスラインに配置される双方向リピータ制御が複雑化
している。このため、バスでの単方向化や信号線の専用
化が図られている。また、システムオンチップ（ＳＯ
Ｃ）の進展とともに、配線領域や配線による信号遅延の
低減が要求されている。
【０００３】この要求に対応するために、双方向バスの
使用が提案されている（例えば、渡辺著「超ＬＳＩ設
計」企画センター発行／１９８３）。また、配線が長く
なることによる信号遅延の増加を抑えるためにリピータ
の利用が提案されている。（例えば、 H.B.Bakoglu「Ci
rcuits Interconnections ａnd Packaging for VLSI」
ADDISON-WESLEY PUBLISHING COMPANY 1990) 。このよう
な双方向バスに双方向リピータを配置した構成も提案さ
れている（例えば、特開平６−２８３０４号「マルチリ
ピータ」公報例）。
使用が提案されている（例えば、渡辺著「超ＬＳＩ設
計」企画センター発行／１９８３）。また、配線が長く
なることによる信号遅延の増加を抑えるためにリピータ
の利用が提案されている。（例えば、 H.B.Bakoglu「Ci
rcuits Interconnections ａnd Packaging for VLSI」
ADDISON-WESLEY PUBLISHING COMPANY 1990) 。このよう
な双方向バスに双方向リピータを配置した構成も提案さ
れている（例えば、特開平６−２８３０４号「マルチリ
ピータ」公報例）。
【０００４】図２６は、このような従来の双方向バスリ
ピータ制御装置の構成を示すブロック図である。この双
方向バスリピータ制御装置は、バスライン１０１にバス
ドライバ１２１及びレシーバ１３１とともに、バスドラ
イバ１２２及びレシーバ１３２、バスドライバ１２３及
びレシーバ１３３…が接続されており、このレシーバ１
３１，１３２，１３３…、及び、バスドライバ１２１，
１２２，１２３が、バスドライバ制御信号Ｓ１４１，Ｓ
１４２，Ｓ１４３…の入力によって、バスライン１０１
とのデータ送受信を行っている。
ピータ制御装置の構成を示すブロック図である。この双
方向バスリピータ制御装置は、バスライン１０１にバス
ドライバ１２１及びレシーバ１３１とともに、バスドラ
イバ１２２及びレシーバ１３２、バスドライバ１２３及
びレシーバ１３３…が接続されており、このレシーバ１
３１，１３２，１３３…、及び、バスドライバ１２１，
１２２，１２３が、バスドライバ制御信号Ｓ１４１，Ｓ
１４２，Ｓ１４３…の入力によって、バスライン１０１
とのデータ送受信を行っている。
【０００５】また、バスライン１０１には、双方向リピ
ータ１０２，１０３…が接続されており、図示しない内
部のバッファへの制御部１０８からの双方向リピータ制
御信号１６１Ｌ，１６１Ｒ／１６２Ｌ，１６２Ｒ…によ
って、バスライン１０１におけるデータ信号やアドレス
信号を双方向で送受信（伝送）している。
ータ１０２，１０３…が接続されており、図示しない内
部のバッファへの制御部１０８からの双方向リピータ制
御信号１６１Ｌ，１６１Ｒ／１６２Ｌ，１６２Ｒ…によ
って、バスライン１０１におけるデータ信号やアドレス
信号を双方向で送受信（伝送）している。
【０００６】この構成では、一つの制御部１０８が双方
向リピータ１０２，１０３…を集中制御しており、この
ため双方向リピータ１０２，１０３…内の図示しないバ
ッファに対して、制御部１０８から双方向リピータ制御
信号１６１Ｌ〜１６２Ｒ…を送出する多数の制御信号線
Ｌを装置内で引き回して結線する必要がある。例えば、
ＶＬＳＩ内で多数の制御信号線Ｌを引回して結線する必
要がある。
向リピータ１０２，１０３…を集中制御しており、この
ため双方向リピータ１０２，１０３…内の図示しないバ
ッファに対して、制御部１０８から双方向リピータ制御
信号１６１Ｌ〜１６２Ｒ…を送出する多数の制御信号線
Ｌを装置内で引き回して結線する必要がある。例えば、
ＶＬＳＩ内で多数の制御信号線Ｌを引回して結線する必
要がある。
【０００７】更に、今後のＶＬＳＩでは、より微細化構
造の進展とともに、バスライン１０１に接続される処理
回路ブロック数が増加して、その双方向リピータ１０
２，１０３…の配置数が増加することになり、更に多数
の制御信号線Ｌが必要になる。この結果、制御信号線Ｌ
の引回しが更に多大になり、また、これに伴って他の配
線の引回しも多大になる。この結果、制御信号線Ｌ及び
他の配線での信号遅延が発生する。
造の進展とともに、バスライン１０１に接続される処理
回路ブロック数が増加して、その双方向リピータ１０
２，１０３…の配置数が増加することになり、更に多数
の制御信号線Ｌが必要になる。この結果、制御信号線Ｌ
の引回しが更に多大になり、また、これに伴って他の配
線の引回しも多大になる。この結果、制御信号線Ｌ及び
他の配線での信号遅延が発生する。
【０００８】
【発明が解決しようとする課題】このように従来例の双
方向バスリピータ制御装置では、例えば、ＶＬＳＩ内で
の制御信号線の引回しが多大化し、信号遅延が発生し
て、データ処理の、より高速化が達成できなくなるとい
う欠点がある。
方向バスリピータ制御装置では、例えば、ＶＬＳＩ内で
の制御信号線の引回しが多大化し、信号遅延が発生し
て、データ処理の、より高速化が達成できなくなるとい
う欠点がある。
【０００９】本発明は、このような従来の技術における
課題を解決するものであり、比較的長い双方向バスライ
ンを分割して双方向リピータにおける双方向の信号伝送
を制御（適宜、分割駆動制御と記載する）できるように
なり、その信号遅延の増加を抑えて、データ処理の、よ
り高速化が達成可能になる双方向バスリピータ制御装置
の提供を目的とする。
課題を解決するものであり、比較的長い双方向バスライ
ンを分割して双方向リピータにおける双方向の信号伝送
を制御（適宜、分割駆動制御と記載する）できるように
なり、その信号遅延の増加を抑えて、データ処理の、よ
り高速化が達成可能になる双方向バスリピータ制御装置
の提供を目的とする。
【００１０】
【課題を解決するための手段】上記課題を達成するため
に、本発明の双方向バスリピータ制御装置は、信号を双
方向で伝送する双方向バスラインと、前記双方向バスラ
インの途中に配置されて双方向で信号伝送を行うための
双方向リピータと、前記双方向バスラインへバスドライ
バ制御信号によって入力信号を出力するバスドライバ及
び前記双方向バスラインからの信号を受信するレシーバ
と、前記双方向バスラインに沿って配置され、前段から
の論理和信号とバスドライバ制御信号とが入力される２
入力論理和ゲートを信号伝送の双方向のそれぞれに直列
接続して配置するとともに、この直列接続における途中
の２入力論理和ゲートで生成した論理和信号を、双方向
リピータ制御信号として送出する論理和網を備えた構成
としてある。
に、本発明の双方向バスリピータ制御装置は、信号を双
方向で伝送する双方向バスラインと、前記双方向バスラ
インの途中に配置されて双方向で信号伝送を行うための
双方向リピータと、前記双方向バスラインへバスドライ
バ制御信号によって入力信号を出力するバスドライバ及
び前記双方向バスラインからの信号を受信するレシーバ
と、前記双方向バスラインに沿って配置され、前段から
の論理和信号とバスドライバ制御信号とが入力される２
入力論理和ゲートを信号伝送の双方向のそれぞれに直列
接続して配置するとともに、この直列接続における途中
の２入力論理和ゲートで生成した論理和信号を、双方向
リピータ制御信号として送出する論理和網を備えた構成
としてある。
【００１１】また、本発明の双方向バスリピータ制御装
置は、信号を双方向で伝送する双方向バスラインと、前
記双方向バスラインの途中に配置されて双方向で信号伝
送を行うための双方向リピータと、前記双方向バスライ
ンへバスドライバ制御信号によって入力信号を出力する
バスドライバ及び前記双方向バスラインからの信号を受
信するレシーバと、前記双方向バスラインに沿って配置
され、前段からの論理和信号と複数のバスドライバ制御
信号とが入力される少なくとも３入力の多入力論理和ゲ
ートを信号伝送の双方向のそれぞれに直列接続して配置
するとともに、この直列接続における途中の多入力論理
和ゲートで生成した論理和信号を、双方向リピータ制御
信号として送出する論理和網を備えた構成としてある。
置は、信号を双方向で伝送する双方向バスラインと、前
記双方向バスラインの途中に配置されて双方向で信号伝
送を行うための双方向リピータと、前記双方向バスライ
ンへバスドライバ制御信号によって入力信号を出力する
バスドライバ及び前記双方向バスラインからの信号を受
信するレシーバと、前記双方向バスラインに沿って配置
され、前段からの論理和信号と複数のバスドライバ制御
信号とが入力される少なくとも３入力の多入力論理和ゲ
ートを信号伝送の双方向のそれぞれに直列接続して配置
するとともに、この直列接続における途中の多入力論理
和ゲートで生成した論理和信号を、双方向リピータ制御
信号として送出する論理和網を備えた構成としてある。
【００１２】更に、本発明の双方向バスリピータ制御装
置は、信号を双方向で伝送する双方向バスラインと、前
記双方向バスラインの途中に配置されて双方向で信号伝
送を行うための双方向リピータと、前記双方向バスライ
ンへバスドライバ制御信号によって入力信号を出力する
バスドライバ及び前記双方向バスラインからの信号を受
信するレシーバと、前記双方向バスラインに沿って配置
され、前段からの論理和信号とバスドライバ制御信号と
が入力される少なくとも２入力２段の多入力多段論理和
ゲートを信号伝送の双方向のそれぞれに直列接続して配
置するとともに、この直列接続における途中の多入力多
段論理和ゲートで生成した論理和信号を、双方向リピー
タ制御信号として送出する論理和網を備えた構成として
ある。
置は、信号を双方向で伝送する双方向バスラインと、前
記双方向バスラインの途中に配置されて双方向で信号伝
送を行うための双方向リピータと、前記双方向バスライ
ンへバスドライバ制御信号によって入力信号を出力する
バスドライバ及び前記双方向バスラインからの信号を受
信するレシーバと、前記双方向バスラインに沿って配置
され、前段からの論理和信号とバスドライバ制御信号と
が入力される少なくとも２入力２段の多入力多段論理和
ゲートを信号伝送の双方向のそれぞれに直列接続して配
置するとともに、この直列接続における途中の多入力多
段論理和ゲートで生成した論理和信号を、双方向リピー
タ制御信号として送出する論理和網を備えた構成として
ある。
【００１３】また、前記論理和網の構成における途中に
論理積ブロックを設けた構成としてある。更に、前記双
方向リピータにおける双方向リピータ制御信号の入力部
及びバスドライバのバスドライバ制御信号の入力部に、
それぞれレジスタを配置する構成としてある。また、前
記バスドライバのバスドライバ制御信号の入力部及び論
理和網のバスドライバ制御信号の入力部に、それぞれレ
ジスタを配置した構成としてある。更に、双方向リピー
タ及び論理和網におけるそれぞれのデータ信号線にレジ
スタを配置した構成としてある。
論理積ブロックを設けた構成としてある。更に、前記双
方向リピータにおける双方向リピータ制御信号の入力部
及びバスドライバのバスドライバ制御信号の入力部に、
それぞれレジスタを配置する構成としてある。また、前
記バスドライバのバスドライバ制御信号の入力部及び論
理和網のバスドライバ制御信号の入力部に、それぞれレ
ジスタを配置した構成としてある。更に、双方向リピー
タ及び論理和網におけるそれぞれのデータ信号線にレジ
スタを配置した構成としてある。
【００１４】また、前記双方向リピータの双方向リピー
タ制御信号の入力部、及び、バスドライバのバスドライ
バ制御信号の入力部にそれぞれダイナミックバッファを
配置した構成としてある。また、前記論理和網は、ここ
での双方向信号伝送及びダイナミック化のための、ダイ
ナミックバッファと、スイッチと、ラッチ回路とを備え
る構成としてある。
タ制御信号の入力部、及び、バスドライバのバスドライ
バ制御信号の入力部にそれぞれダイナミックバッファを
配置した構成としてある。また、前記論理和網は、ここ
での双方向信号伝送及びダイナミック化のための、ダイ
ナミックバッファと、スイッチと、ラッチ回路とを備え
る構成としてある。
【００１５】更に、前記ダイナミックバッファとして、
ここでの出力を監視し、この監視で出力の立ち下がりを
検出した際に、この立ち下がりを加速するように動作す
る協働型ダイナミックバッファを用いる構成としてあ
る。また、前記論理和網は、この出力部に、立ち上がり
検出部と、この検出部の出力が入力されるラッチ回路と
を備える構成としてある。
ここでの出力を監視し、この監視で出力の立ち下がりを
検出した際に、この立ち下がりを加速するように動作す
る協働型ダイナミックバッファを用いる構成としてあ
る。また、前記論理和網は、この出力部に、立ち上がり
検出部と、この検出部の出力が入力されるラッチ回路と
を備える構成としてある。
【００１６】このような本発明の双方向バスリピータ制
御装置は、バスラインに沿ってバスドライバ制御信号が
入力される論理和回路（論理和網）を設けて双方向リピ
ータを制御しており、接近して配置される論理和網と双
方向リピータとの間に双方向リピータ制御信号用の配線
を設けている。
御装置は、バスラインに沿ってバスドライバ制御信号が
入力される論理和回路（論理和網）を設けて双方向リピ
ータを制御しており、接近して配置される論理和網と双
方向リピータとの間に双方向リピータ制御信号用の配線
を設けている。
【００１７】すなわち、比較的長い双方向バスラインに
沿った制御信号用配線を分割して双方向リピータにおけ
る双方向の信号伝送を制御（適宜、分割駆動制御と記載
する）できるようになる。したがって、従来例のよう
に、一か所に集中配置する制御部で全ての双方向リピー
タを制御するための双方向リピータ制御信号用配線の引
回しを行わないですむようになる。この結果、信号遅延
の増加を抑制でき、データ処理の、より高速化が達成可
能になる。
沿った制御信号用配線を分割して双方向リピータにおけ
る双方向の信号伝送を制御（適宜、分割駆動制御と記載
する）できるようになる。したがって、従来例のよう
に、一か所に集中配置する制御部で全ての双方向リピー
タを制御するための双方向リピータ制御信号用配線の引
回しを行わないですむようになる。この結果、信号遅延
の増加を抑制でき、データ処理の、より高速化が達成可
能になる。
【００１８】更に、本発明の双方向バスリピータ制御装
置は、双方向リピータ制御信号の送出が、論理和ゲート
による分割駆動によって行われている。この結果、長い
バスラインの配線時に、双方向リピータと同様に制御遅
延の増加を抑制できる。更に、双方向リピータ制御信号
の送出が単方向であるため、配置される複数の論理和ゲ
ートの間隔が大きい場合に、論理和網内の配線及び双方
向リピータ制御信号用配線にリピータを追加できるよう
になる。
置は、双方向リピータ制御信号の送出が、論理和ゲート
による分割駆動によって行われている。この結果、長い
バスラインの配線時に、双方向リピータと同様に制御遅
延の増加を抑制できる。更に、双方向リピータ制御信号
の送出が単方向であるため、配置される複数の論理和ゲ
ートの間隔が大きい場合に、論理和網内の配線及び双方
向リピータ制御信号用配線にリピータを追加できるよう
になる。
【００１９】
【発明の実施の形態】次に、本発明の双方向バスリピー
タ制御装置の実施の形態を図面を参照して詳細に説明す
る。なお、以下の図及び文にあって、従来例の図２６と
同一の構成要素には同一の参照符号を付した。また、以
下の参照符号に付加した「Ｌ，Ｒ」は、ここでのデータ
信号伝送方向が図における左、右の反対（双方向）であ
ることを示している。
タ制御装置の実施の形態を図面を参照して詳細に説明す
る。なお、以下の図及び文にあって、従来例の図２６と
同一の構成要素には同一の参照符号を付した。また、以
下の参照符号に付加した「Ｌ，Ｒ」は、ここでのデータ
信号伝送方向が図における左、右の反対（双方向）であ
ることを示している。
【００２０】図１は本発明の双方向バスリピータ制御装
置の第１実施形態における構成を示すブロック図であ
る。図１において、この双方向バスリピータ制御装置
は、従来、一本のバスラインとして構成していたもの
を、三つ以上に分割したバスライン１０１ａ，１０１
ｂ，１０１ｃ…と、双方向リピータ１１１，１１２…
と、バスドライバ１２１及びレシーバ１３１と、バスド
ライバ１２２及びレシーバ１３２と、バスドライバ１２
３及びレシーバ１３３と、論理和回路（適宜、論理和網
と記載する）１５１とを備えている。
置の第１実施形態における構成を示すブロック図であ
る。図１において、この双方向バスリピータ制御装置
は、従来、一本のバスラインとして構成していたもの
を、三つ以上に分割したバスライン１０１ａ，１０１
ｂ，１０１ｃ…と、双方向リピータ１１１，１１２…
と、バスドライバ１２１及びレシーバ１３１と、バスド
ライバ１２２及びレシーバ１３２と、バスドライバ１２
３及びレシーバ１３３と、論理和回路（適宜、論理和網
と記載する）１５１とを備えている。
【００２１】バスドライバ１２１〜１２３には、バスド
ライバ制御信号Ｓ１４１，Ｓ１４２，Ｓ１４３が入力さ
れるが、この値が論理値「１」（又はイネーブル状態）
の場合に、バスドライバ１２１〜１２３の入力信号がバ
スライン１０１ａ〜１０１ｃに出力される。この出力信
号は、駆動方向を制御した双方向リピータ１１１，１１
２によって、バッファリングが行われ、かつ、バスライ
ン１０１ａ〜１０１ｃ上を高速伝送される。バスライン
１０１ａ〜１０１ｃに接続されたレシーバ１３１〜１３
３では、バスデータを取り込んで、バスドライバ制御信
号Ｓ１４１〜Ｓ１４３が論理値「１」であるバスドライ
バ１２１〜１２３との間で信号のやり取りを行う。この
処理に対して、論理和回路（論理和網）１５１は、バス
ドライバ制御信号Ｓ１４１〜Ｓ１４３を信号伝送方向に
対して次々に入力して、その論理和を処理した双方向リ
ピータ制御信号を生成する。
ライバ制御信号Ｓ１４１，Ｓ１４２，Ｓ１４３が入力さ
れるが、この値が論理値「１」（又はイネーブル状態）
の場合に、バスドライバ１２１〜１２３の入力信号がバ
スライン１０１ａ〜１０１ｃに出力される。この出力信
号は、駆動方向を制御した双方向リピータ１１１，１１
２によって、バッファリングが行われ、かつ、バスライ
ン１０１ａ〜１０１ｃ上を高速伝送される。バスライン
１０１ａ〜１０１ｃに接続されたレシーバ１３１〜１３
３では、バスデータを取り込んで、バスドライバ制御信
号Ｓ１４１〜Ｓ１４３が論理値「１」であるバスドライ
バ１２１〜１２３との間で信号のやり取りを行う。この
処理に対して、論理和回路（論理和網）１５１は、バス
ドライバ制御信号Ｓ１４１〜Ｓ１４３を信号伝送方向に
対して次々に入力して、その論理和を処理した双方向リ
ピータ制御信号を生成する。
【００２２】このようにして生成した双方向リピータ制
御信号が、双方向リピータ１１１，１１２に供給され、
バスドライバ制御信号Ｓ１４１〜Ｓ１４３が論理値
「１」であるバスドライバ１２１〜１２３を起点とし
て、信号を伝送する双方向リピータ制御を実行する。
御信号が、双方向リピータ１１１，１１２に供給され、
バスドライバ制御信号Ｓ１４１〜Ｓ１４３が論理値
「１」であるバスドライバ１２１〜１２３を起点とし
て、信号を伝送する双方向リピータ制御を実行する。
【００２３】図２は論理和回路１５１の詳細な構成を示
す回路図である。この論理和回路１５１は、２入力論理
和ゲート１５１Ｌ，１５１Ｒと、２入力論理和ゲート１
５２Ｌ，１５２Ｒと、２入力論理和ゲート１５３Ｌ，１
５３Ｒとを有している。
す回路図である。この論理和回路１５１は、２入力論理
和ゲート１５１Ｌ，１５１Ｒと、２入力論理和ゲート１
５２Ｌ，１５２Ｒと、２入力論理和ゲート１５３Ｌ，１
５３Ｒとを有している。
【００２４】この論理和回路１５１は、２入力論理和ゲ
ート１５１Ｌ／１５１Ｒ，１５２Ｌ／１５２Ｒ，１５３
Ｌ／１５３Ｒにそれぞれバスドライバ制御信号Ｓ１４１
〜Ｓ１４３が入力される双方向かつ直列接続した構成で
ある。あるバスドライバ制御信号Ｓ１４１〜Ｓ１４３が
論理値「１」の場合に、ここを始点として、それぞれの
方向の双方向リピータ制御信号が論理値「１」となり、
バスドライバ制御信号Ｓ１４１〜Ｓ１４３は論理値
「１」であるバスドライバ１２１〜１２３を起点とした
信号伝送を行う。
ート１５１Ｌ／１５１Ｒ，１５２Ｌ／１５２Ｒ，１５３
Ｌ／１５３Ｒにそれぞれバスドライバ制御信号Ｓ１４１
〜Ｓ１４３が入力される双方向かつ直列接続した構成で
ある。あるバスドライバ制御信号Ｓ１４１〜Ｓ１４３が
論理値「１」の場合に、ここを始点として、それぞれの
方向の双方向リピータ制御信号が論理値「１」となり、
バスドライバ制御信号Ｓ１４１〜Ｓ１４３は論理値
「１」であるバスドライバ１２１〜１２３を起点とした
信号伝送を行う。
【００２５】図３は双方向リピータ１１１，１１２の詳
細な構成を示す回路図である。この双方向リピータ１１
１，１１２は、３ステートバッファ１１１Ｌ及び３ステ
ートバッファ１１１Ｒとを備えている。
細な構成を示す回路図である。この双方向リピータ１１
１，１１２は、３ステートバッファ１１１Ｌ及び３ステ
ートバッファ１１１Ｒとを備えている。
【００２６】次に、この第１実施形態の動作について説
明する。図４は第１実施形態の動作のタイミング図であ
る。図４において、バスドライバ制御信号Ｓ１４１〜Ｓ
１４３によるバスライン１０１ａ〜１０１ｃでのデータ
伝送（駆動）は、排他的動作であり、論理値「１」から
論理値「０」への変化、及び、論理値「０」から論理値
「１」への変化は、一か所のみで発生する。この場合、
バスライン１０１ａ〜１０１ｃでのデータ信号は、バス
ドライバ制御信号Ｓ１４１〜Ｓ１４３が論理値「１」
（ハイレベル又はイネーブル状態）のバスドライバ１２
１〜１２３における処理データとなる。
明する。図４は第１実施形態の動作のタイミング図であ
る。図４において、バスドライバ制御信号Ｓ１４１〜Ｓ
１４３によるバスライン１０１ａ〜１０１ｃでのデータ
伝送（駆動）は、排他的動作であり、論理値「１」から
論理値「０」への変化、及び、論理値「０」から論理値
「１」への変化は、一か所のみで発生する。この場合、
バスライン１０１ａ〜１０１ｃでのデータ信号は、バス
ドライバ制御信号Ｓ１４１〜Ｓ１４３が論理値「１」
（ハイレベル又はイネーブル状態）のバスドライバ１２
１〜１２３における処理データとなる。
【００２７】論理和回路１５１も図４に示すタイミング
で動作する。すなわち、バスドライバ制御信号Ｓ１４２
が論理値「１」の場合は、双方向リピータ制御信号Ｓ１
６１Ｌが論理値「１」となり、また、双方向リピータ制
御信号Ｓ１６１Ｒが論理値「０」となる。また、バスド
ライバ制御信号Ｓ１４２が論理値「１」の場合は、双方
向リピータ制御信号Ｓ１６２Ｌが論理値「０」となり、
また、双方向リピータ制御信号Ｓ１６２Ｒが論理値
「１」となる。バスドライバ制御信号Ｓ１４１が論理値
「１」の場合、双方向リピータ制御信号Ｓ１６１Ｌが論
理値「０」となり、双方向リピータ制御信号Ｓ１６１Ｒ
が論理値「１」となる。また、バスドライバ制御信号Ｓ
１４１が論理値「１」の場合、双方向リピータ制御信号
Ｓ１６２Ｌが論理値「０」となり、また、双方向リピー
タ制御信号Ｓ１６２Ｒが論理値「１」となる。
で動作する。すなわち、バスドライバ制御信号Ｓ１４２
が論理値「１」の場合は、双方向リピータ制御信号Ｓ１
６１Ｌが論理値「１」となり、また、双方向リピータ制
御信号Ｓ１６１Ｒが論理値「０」となる。また、バスド
ライバ制御信号Ｓ１４２が論理値「１」の場合は、双方
向リピータ制御信号Ｓ１６２Ｌが論理値「０」となり、
また、双方向リピータ制御信号Ｓ１６２Ｒが論理値
「１」となる。バスドライバ制御信号Ｓ１４１が論理値
「１」の場合、双方向リピータ制御信号Ｓ１６１Ｌが論
理値「０」となり、双方向リピータ制御信号Ｓ１６１Ｒ
が論理値「１」となる。また、バスドライバ制御信号Ｓ
１４１が論理値「１」の場合、双方向リピータ制御信号
Ｓ１６２Ｌが論理値「０」となり、また、双方向リピー
タ制御信号Ｓ１６２Ｒが論理値「１」となる。
【００２８】更に、バスドライバ制御信号Ｓ１４３が論
理値「１」の場合、双方向リピータ制御信号Ｓ１６１Ｌ
が論理値「１」となり、双方向リピータ制御信号Ｓ１６
１Ｒが論理値「０」となる。また、バスドライバ制御信
号Ｓ１４１が論理値「１」の場合、双方向リピータ制御
信号Ｓ１６２Ｌが論理値「１」となり、また、双方向リ
ピータ制御信号Ｓ１６２Ｒが論理値「０」となる。
理値「１」の場合、双方向リピータ制御信号Ｓ１６１Ｌ
が論理値「１」となり、双方向リピータ制御信号Ｓ１６
１Ｒが論理値「０」となる。また、バスドライバ制御信
号Ｓ１４１が論理値「１」の場合、双方向リピータ制御
信号Ｓ１６２Ｌが論理値「１」となり、また、双方向リ
ピータ制御信号Ｓ１６２Ｒが論理値「０」となる。
【００２９】また、双方向リピータ１１１，１１２も、
図４に示すタイミングで動作する。双方向リピータ制御
信号Ｓ１６１Ｌが論理値「１」、かつ、双方向リピータ
制御信号Ｓ１６１Ｒが論理値「０」であり、また、双方
向リピータ制御信号Ｓ１６２Ｌが論理値「０」、かつ、
双方向リピータ制御信号Ｓ１６２Ｒが論理値「１」の場
合は、双方向リピータ１１２を構成する図３中の３ステ
ートバッファ１１２Ｌが駆動状態（オン）となり、３ス
テートバッファ１１２Ｒがハイインピーダンス（オフ）
状態となる。また、双方向リピータ１１２を構成する図
３中の３ステートバッファ１１２Ｌがハイインピーダン
ス状態となり、かつ、３ステートバッファ１１２Ｒが駆
動状態となり、バスドライバ１２２を起点として、信号
が図における左右に流れる。
図４に示すタイミングで動作する。双方向リピータ制御
信号Ｓ１６１Ｌが論理値「１」、かつ、双方向リピータ
制御信号Ｓ１６１Ｒが論理値「０」であり、また、双方
向リピータ制御信号Ｓ１６２Ｌが論理値「０」、かつ、
双方向リピータ制御信号Ｓ１６２Ｒが論理値「１」の場
合は、双方向リピータ１１２を構成する図３中の３ステ
ートバッファ１１２Ｌが駆動状態（オン）となり、３ス
テートバッファ１１２Ｒがハイインピーダンス（オフ）
状態となる。また、双方向リピータ１１２を構成する図
３中の３ステートバッファ１１２Ｌがハイインピーダン
ス状態となり、かつ、３ステートバッファ１１２Ｒが駆
動状態となり、バスドライバ１２２を起点として、信号
が図における左右に流れる。
【００３０】双方向リピータ制御信号Ｓ１６１Ｌが論理
値「０」であり、また、双方向リピータ制御信号Ｓ１６
１Ｒが論理値「１」であるとともに、双方向リピータ制
御信号Ｓ１６２Ｌが論理値「０」であり、更に、双方向
リピータ制御信号Ｓ１６２Ｒが論理値「１」の場合は、
双方向リピータ１１１を構成する図３中の３ステートバ
ッファ１１１Ｌがハイインピーダンス状態となり、か
つ、３ステートバッファ１１１Ｒが駆動状態となる。ま
た、双方向リピータ１１２を構成する図３に示す３ステ
ートバッファ１１２Ｌがハイインピーダンス状態とな
り、かつ、３ステートバッファ１１２Ｒが駆動状態とな
り、バスドライバ１２１を起点としてデータ信号が図に
おける左右に流れる。
値「０」であり、また、双方向リピータ制御信号Ｓ１６
１Ｒが論理値「１」であるとともに、双方向リピータ制
御信号Ｓ１６２Ｌが論理値「０」であり、更に、双方向
リピータ制御信号Ｓ１６２Ｒが論理値「１」の場合は、
双方向リピータ１１１を構成する図３中の３ステートバ
ッファ１１１Ｌがハイインピーダンス状態となり、か
つ、３ステートバッファ１１１Ｒが駆動状態となる。ま
た、双方向リピータ１１２を構成する図３に示す３ステ
ートバッファ１１２Ｌがハイインピーダンス状態とな
り、かつ、３ステートバッファ１１２Ｒが駆動状態とな
り、バスドライバ１２１を起点としてデータ信号が図に
おける左右に流れる。
【００３１】双方向リピータ制御信号Ｓ１６１Ｌが論理
値「１」であり、また、双方向リピータ制御信号Ｓ１６
１Ｒが論理値「０」とともに、双方向リピータ制御信号
Ｓ１６２Ｌが論理値「１」であり、更に、双方向リピー
タ制御信号Ｓ１６２Ｒが論理値「０」の場合、双方向リ
ピータ１１１を構成する図３中の３ステートバッファ１
１１Ｌが駆動状態となり、かつ、３ステートバッファ１
１１Ｒがハイインピーダンス状態となる。また、双方向
リピータ１１２を構成する３ステートバッファ１１２Ｌ
が駆動状態となり、かつ、３ステートバッファ１１２Ｒ
がハイインピーダンス状態となって、バスドライバ１２
３を起点としてデータ信号が図における左右に流れる。
値「１」であり、また、双方向リピータ制御信号Ｓ１６
１Ｒが論理値「０」とともに、双方向リピータ制御信号
Ｓ１６２Ｌが論理値「１」であり、更に、双方向リピー
タ制御信号Ｓ１６２Ｒが論理値「０」の場合、双方向リ
ピータ１１１を構成する図３中の３ステートバッファ１
１１Ｌが駆動状態となり、かつ、３ステートバッファ１
１１Ｒがハイインピーダンス状態となる。また、双方向
リピータ１１２を構成する３ステートバッファ１１２Ｌ
が駆動状態となり、かつ、３ステートバッファ１１２Ｒ
がハイインピーダンス状態となって、バスドライバ１２
３を起点としてデータ信号が図における左右に流れる。
【００３２】図１及び図２に示す論理和回路１５１は他
の構成でも良い。図５は論理和回路１５１における論理
和ゲートを説明するための回路図であり、図６は論理和
回路１５１における論理和ゲートの他の構成例を示す回
路図である。図５において、図２に示す論理和回路１５
１では２入力論理和ゲート１５１Ｌ〜１５３Ｒを用いて
いる。これに対して、同様な処理が可能な論理和否定
（ＮＯＲ）ゲート１５１Ａの出力にインバータ１５１Ｂ
を接続した構成が考えられる。すなわち、図６に示すよ
うに双方向リピータの駆動と、次段の論理和ゲートの駆
動をインバータ１５１Ｂ，１５１Ｃ通じて行って、信号
遅延に対する最適化構成とすることも可能である。
の構成でも良い。図５は論理和回路１５１における論理
和ゲートを説明するための回路図であり、図６は論理和
回路１５１における論理和ゲートの他の構成例を示す回
路図である。図５において、図２に示す論理和回路１５
１では２入力論理和ゲート１５１Ｌ〜１５３Ｒを用いて
いる。これに対して、同様な処理が可能な論理和否定
（ＮＯＲ）ゲート１５１Ａの出力にインバータ１５１Ｂ
を接続した構成が考えられる。すなわち、図６に示すよ
うに双方向リピータの駆動と、次段の論理和ゲートの駆
動をインバータ１５１Ｂ，１５１Ｃ通じて行って、信号
遅延に対する最適化構成とすることも可能である。
【００３３】図７は図１及び図２に示す論理和回路１５
１の更に他の構成例を示す回路図である。図１中の双方
向リピータ１１１，１１２間に複数のバスドライバが接
続される場合は、図７に示すように、複数のバスドライ
バの、その配置数に対応する入力端子を備えた他入力論
理和（ＯＲ）ゲートを用いる構成とする。例えば、図７
に示すように、バスドライバ制御信号Ｓ１４１〜Ｓ１４
３ごとに０〜３の四つが入力される場合、５入力論理和
（ＯＲ）ゲート１５１Ｌａ，１５１Ｒａ／１５２Ｌａ，
１５２Ｒａ／１５３Ｌａ，１５３Ｒａを用いた構成とす
る。
１の更に他の構成例を示す回路図である。図１中の双方
向リピータ１１１，１１２間に複数のバスドライバが接
続される場合は、図７に示すように、複数のバスドライ
バの、その配置数に対応する入力端子を備えた他入力論
理和（ＯＲ）ゲートを用いる構成とする。例えば、図７
に示すように、バスドライバ制御信号Ｓ１４１〜Ｓ１４
３ごとに０〜３の四つが入力される場合、５入力論理和
（ＯＲ）ゲート１５１Ｌａ，１５１Ｒａ／１５２Ｌａ，
１５２Ｒａ／１５３Ｌａ，１５３Ｒａを用いた構成とす
る。
【００３４】図８は図１及び図２に示す論理和回路１５
１の別の構成例を示す回路図である。この論理和回路１
５１は、多入力論理和（ＯＲ）ゲートと２入力論理和ゲ
ートの多段構成である。例えば、図２に示した２入力論
理和ゲート１５１Ｌ〜１５３Ｒのバスドライバ制御信号
Ｓ１４１〜Ｓ１４３の入力部にバスドライバ制御信号Ｓ
１４１〜Ｓ１４３ごとに０〜３の四つが入力される５入
力論理和ゲート１８１，１８２，１８３を設けている。
これによってバスドライバ制御信号Ｓ１４１〜Ｓ１４３
の伝送遅延及び論理和回路１５１の実装面積の最適化
（縮小化）が可能になる。
１の別の構成例を示す回路図である。この論理和回路１
５１は、多入力論理和（ＯＲ）ゲートと２入力論理和ゲ
ートの多段構成である。例えば、図２に示した２入力論
理和ゲート１５１Ｌ〜１５３Ｒのバスドライバ制御信号
Ｓ１４１〜Ｓ１４３の入力部にバスドライバ制御信号Ｓ
１４１〜Ｓ１４３ごとに０〜３の四つが入力される５入
力論理和ゲート１８１，１８２，１８３を設けている。
これによってバスドライバ制御信号Ｓ１４１〜Ｓ１４３
の伝送遅延及び論理和回路１５１の実装面積の最適化
（縮小化）が可能になる。
【００３５】図９は論理和回路１５１の変形例を示す回
路図である。この論理和回路１５１は、バスラインに対
する信号分岐を想定していないが、この分岐を行う場合
は、図９に示すように、例えば、２入力論理和ゲート１
５１Ｌ，１５１Ｒとともに、２入力論理和ゲート１５１
Ｕを設けて、その信号分岐を行う。
路図である。この論理和回路１５１は、バスラインに対
する信号分岐を想定していないが、この分岐を行う場合
は、図９に示すように、例えば、２入力論理和ゲート１
５１Ｌ，１５１Ｒとともに、２入力論理和ゲート１５１
Ｕを設けて、その信号分岐を行う。
【００３６】図１０は本発明の第２実施形態における双
方向バスリピータ制御装置の構成を示すブロック図であ
り、図１１は図１０の論理和回路１５１Ａの詳細な構成
を示す回路図である。図１０において、この例には、論
理和回路１５１Ａに論理積ブロック１５１Ｇが設けられ
ている。この論理積ブロック１５１Ｇは、図１０に示す
ように、バス信号１４１Ｒ，１４１Ｌと２入力論理和ゲ
ート１５１Ｒ，１５２Ｌとの論理積をとる論理積（ＡＮ
Ｄ）ゲート１５１ＧＲ，１５１ＧＬを有している。これ
によって、双方向リピータ制御信号の伝送を停止できる
ようになり、不要なバス信号の変化を防止して、省電力
化が可能になる。更に、双方向バスを個別に使用して、
効率的な信号伝送も出来るようになる。
方向バスリピータ制御装置の構成を示すブロック図であ
り、図１１は図１０の論理和回路１５１Ａの詳細な構成
を示す回路図である。図１０において、この例には、論
理和回路１５１Ａに論理積ブロック１５１Ｇが設けられ
ている。この論理積ブロック１５１Ｇは、図１０に示す
ように、バス信号１４１Ｒ，１４１Ｌと２入力論理和ゲ
ート１５１Ｒ，１５２Ｌとの論理積をとる論理積（ＡＮ
Ｄ）ゲート１５１ＧＲ，１５１ＧＬを有している。これ
によって、双方向リピータ制御信号の伝送を停止できる
ようになり、不要なバス信号の変化を防止して、省電力
化が可能になる。更に、双方向バスを個別に使用して、
効率的な信号伝送も出来るようになる。
【００３７】図１２は本発明の第３実施形態における双
方向バスリピータ制御装置の構成を示すブロック図であ
る。この例は、図１に示した第１実施形態の構成に対し
て、バスドライバ１２１〜１２３のバスドライバ制御信
号Ｓ１４１〜１４３のそれぞれの入力部にレジスタ１７
１，１７２，１７３を直列接続した構成である。更に、
バスドライバ１２１〜１２３のそれぞれの双方向リピー
タ制御信号入力部にレジスタ１９１，１９２，１９３を
直列接続した構成である。なお、レジスタ１７１〜１７
３，１９１〜１９３に対する入力クロック信号は、その
図示を省略した。これ以外の構成は、図１に示した第１
と同様である。
方向バスリピータ制御装置の構成を示すブロック図であ
る。この例は、図１に示した第１実施形態の構成に対し
て、バスドライバ１２１〜１２３のバスドライバ制御信
号Ｓ１４１〜１４３のそれぞれの入力部にレジスタ１７
１，１７２，１７３を直列接続した構成である。更に、
バスドライバ１２１〜１２３のそれぞれの双方向リピー
タ制御信号入力部にレジスタ１９１，１９２，１９３を
直列接続した構成である。なお、レジスタ１７１〜１７
３，１９１〜１９３に対する入力クロック信号は、その
図示を省略した。これ以外の構成は、図１に示した第１
と同様である。
【００３８】図１３は、この第３実施形態の動作のタイ
ミング図である。図１３は、この第３実施形態の双方向
リピータ制御において、バスドライバ制御信号Ｓ１４１
〜１４３とバスドライバ１２１〜１２３のそれぞれの双
方向リピータ制御信号の動作タイミングを示しており、
ここでは遅延のない同時動作が行われ、タイミングずれ
を低減できるようになる。すなわち、バスファイトが回
避可能になる。
ミング図である。図１３は、この第３実施形態の双方向
リピータ制御において、バスドライバ制御信号Ｓ１４１
〜１４３とバスドライバ１２１〜１２３のそれぞれの双
方向リピータ制御信号の動作タイミングを示しており、
ここでは遅延のない同時動作が行われ、タイミングずれ
を低減できるようになる。すなわち、バスファイトが回
避可能になる。
【００３９】図１２に示したレジスタ１７１〜１７３，
１９１〜１９３を設けない例（図４参照）は、バスドラ
イバ制御信号Ｓ１４１が論理値「１」から論理値「０」
及びバスドライバ制御信号Ｓ１４３が論理値「０」から
論理値「１」に変化した場合、この信号変化から離れた
論理和回路１５１の出力の双方向リピータ制御信号Ｓ１
６１Ｌ，Ｓ１６１Ｒの変化が遅くなる。したがって、バ
スドライバ１２３と双方向リピータ１１２の３ステート
バッファ１１２Ｒの間でバスファイトが生じて不安定に
なるが、この第２実施形態では、遅延のない同時動作が
行われ、タイミングずれが低減され、そのバスファイト
の回避が可能になる。
１９１〜１９３を設けない例（図４参照）は、バスドラ
イバ制御信号Ｓ１４１が論理値「１」から論理値「０」
及びバスドライバ制御信号Ｓ１４３が論理値「０」から
論理値「１」に変化した場合、この信号変化から離れた
論理和回路１５１の出力の双方向リピータ制御信号Ｓ１
６１Ｌ，Ｓ１６１Ｒの変化が遅くなる。したがって、バ
スドライバ１２３と双方向リピータ１１２の３ステート
バッファ１１２Ｒの間でバスファイトが生じて不安定に
なるが、この第２実施形態では、遅延のない同時動作が
行われ、タイミングずれが低減され、そのバスファイト
の回避が可能になる。
【００４０】図１４は本発明の第４実施形態における双
方向バスリピータ制御装置の構成を示すブロック図であ
る。この例はレジスタ１７１〜１７３に、更にレジスタ
１７４，１７５，１７６を直列接続して追加した２段構
成となっている。更に、レジスタ１９１〜１９３に、レ
ジスタ１９４，１９５，１９６を直列接続して追加した
２段構成となっている。この他の構成は、図１２に示す
第３実施形態の構成と同様である。
方向バスリピータ制御装置の構成を示すブロック図であ
る。この例はレジスタ１７１〜１７３に、更にレジスタ
１７４，１７５，１７６を直列接続して追加した２段構
成となっている。更に、レジスタ１９１〜１９３に、レ
ジスタ１９４，１９５，１９６を直列接続して追加した
２段構成となっている。この他の構成は、図１２に示す
第３実施形態の構成と同様である。
【００４１】この構成では、双方向リピータ制御信号の
１サイクルを割り当てることが出来るようになり、その
動作周波数が向上する。
１サイクルを割り当てることが出来るようになり、その
動作周波数が向上する。
【００４２】図１５は本発明の第５実施形態における双
方向バスリピータ制御装置の構成を示すブロック図であ
る。この例は、論理和回路１５１Ｐと双方向リピータ１
１１Ｐにレジスタ１７１を備えている。
方向バスリピータ制御装置の構成を示すブロック図であ
る。この例は、論理和回路１５１Ｐと双方向リピータ１
１１Ｐにレジスタ１７１を備えている。
【００４３】図１６は図１５中の論理和回路１５１Ｐの
内部構成を示す回路図である。この論理和回路１５１Ｐ
では、図５に示すレジスタ１７１として、２入力論理和
ゲート１５１Ｒ，１５２Ｒ、及び、２入力論理和ゲート
１５１Ｌ，１５２Ｌのそれぞれの間にレジスタ１８１
Ｒ，１８１Ｌが設けられている。
内部構成を示す回路図である。この論理和回路１５１Ｐ
では、図５に示すレジスタ１７１として、２入力論理和
ゲート１５１Ｒ，１５２Ｒ、及び、２入力論理和ゲート
１５１Ｌ，１５２Ｌのそれぞれの間にレジスタ１８１
Ｒ，１８１Ｌが設けられている。
【００４４】図１７は図１５中の双方向リピータ１１１
Ｐの詳細な構成を示す回路図である。双方向リピータ１
１１Ｐは、図３に示した双方向リピータ１１１，１１２
と同様の構成であるが、３ステートバッファ１１１Ｌ，
１１１Ｒのそれぞれの入力部にレジスタ１９１Ｌ，１９
１Ｒが追加して設けられている。このように論理和回路
１５１Ｐ及び双方向リピータ１１１Ｐにパイプラインレ
ジスタ１７１を設けて動作周波数の向上を図っている。
Ｐの詳細な構成を示す回路図である。双方向リピータ１
１１Ｐは、図３に示した双方向リピータ１１１，１１２
と同様の構成であるが、３ステートバッファ１１１Ｌ，
１１１Ｒのそれぞれの入力部にレジスタ１９１Ｌ，１９
１Ｒが追加して設けられている。このように論理和回路
１５１Ｐ及び双方向リピータ１１１Ｐにパイプラインレ
ジスタ１７１を設けて動作周波数の向上を図っている。
【００４５】図１８は第３、第４及び第５実施形態にあ
ってダイナミック化を図る変形例の構成を示す回路図で
ある。この例は、バスドライバ１２１〜１２３及び双方
向リピータ１１１（１１１Ｐ），１１２を構成する３ス
テートバッファ１１１Ｌ，１１１Ｒに、それぞれダイナ
ミック型３ステートバッファ１２１Ａを設けている。
ってダイナミック化を図る変形例の構成を示す回路図で
ある。この例は、バスドライバ１２１〜１２３及び双方
向リピータ１１１（１１１Ｐ），１１２を構成する３ス
テートバッファ１１１Ｌ，１１１Ｒに、それぞれダイナ
ミック型３ステートバッファ１２１Ａを設けている。
【００４６】この例では、プリチャージ期間中に、バス
ドライバ１２１〜１２３及び双方向リピータ１１１（１
１１Ｐ），１１２がハイインピーダンス状態となり、同
時には駆動を行わない。したがって、プリチャージ期間
中を短縮するか、又は、制御信号の生成論理における遅
延分として遮蔽できれば、信号方向が論理値「１」から
論理値「０」に変化するように、その単方向化が可能に
なる。駆動能力が高いｎＭＯＳスイッチ（素子）を用い
て立ち下げを行うため、その高速化が可能である。プリ
チャージ期間中は、バスラインを駆動しないため、フロ
ーティング状態を回避するための図１８に示すバスホル
ダ１２１Ｂを追加する必要がある。また、図１２にダイ
ナミックバッファを追加配置するようにしても良い。
ドライバ１２１〜１２３及び双方向リピータ１１１（１
１１Ｐ），１１２がハイインピーダンス状態となり、同
時には駆動を行わない。したがって、プリチャージ期間
中を短縮するか、又は、制御信号の生成論理における遅
延分として遮蔽できれば、信号方向が論理値「１」から
論理値「０」に変化するように、その単方向化が可能に
なる。駆動能力が高いｎＭＯＳスイッチ（素子）を用い
て立ち下げを行うため、その高速化が可能である。プリ
チャージ期間中は、バスラインを駆動しないため、フロ
ーティング状態を回避するための図１８に示すバスホル
ダ１２１Ｂを追加する必要がある。また、図１２にダイ
ナミックバッファを追加配置するようにしても良い。
【００４７】図１９（ａ）はダイナミックバッファを配
置した別の変形例を示す回路図であり、図１９（ｂ）は
ダイナミックバッファの詳細な構成を示す回路図であ
る。図１９（ａ）において、この例では、前記した図１
２におけるバスドライバ１２１〜１２３のバスドライバ
制御信号Ｓ１４１〜１４３のそれぞれの入力部に設けた
レジスタ１７１〜１７３、及び、バスドライバ１２１〜
１２３のそれぞれの双方向リピータ制御信号の入力部に
設けたレジスタ１９１〜１９３に代えてダイナミックバ
ッファ１５１Ｄ，１５２Ｄ，１５３Ｄが設けられてい
る。このダイナミックバッファ１５１Ｄ〜１５３Ｄに
は、図１９（ｂ）のダイナミックバッファ１５１Ｄに示
すようにインバータを通じて入力されるクロック信号Ｓ
１Ａ１が、バスドライバ制御信号Ｓ１４１の入力によっ
てＮＯＲ信号線１５１Ｅに出力される。
置した別の変形例を示す回路図であり、図１９（ｂ）は
ダイナミックバッファの詳細な構成を示す回路図であ
る。図１９（ａ）において、この例では、前記した図１
２におけるバスドライバ１２１〜１２３のバスドライバ
制御信号Ｓ１４１〜１４３のそれぞれの入力部に設けた
レジスタ１７１〜１７３、及び、バスドライバ１２１〜
１２３のそれぞれの双方向リピータ制御信号の入力部に
設けたレジスタ１９１〜１９３に代えてダイナミックバ
ッファ１５１Ｄ，１５２Ｄ，１５３Ｄが設けられてい
る。このダイナミックバッファ１５１Ｄ〜１５３Ｄに
は、図１９（ｂ）のダイナミックバッファ１５１Ｄに示
すようにインバータを通じて入力されるクロック信号Ｓ
１Ａ１が、バスドライバ制御信号Ｓ１４１の入力によっ
てＮＯＲ信号線１５１Ｅに出力される。
【００４８】この場合、バスのダイナミック化に対応す
るための構成が不要となり、バスラインにおける信号の
ばたつきによる電力消費を低減できるようになる。ま
た、論理和回路の全体をダイナミック化することによっ
て、制御信号が半減するとともに、分岐部を設ける結線
構造を実現できるようになる。
るための構成が不要となり、バスラインにおける信号の
ばたつきによる電力消費を低減できるようになる。ま
た、論理和回路の全体をダイナミック化することによっ
て、制御信号が半減するとともに、分岐部を設ける結線
構造を実現できるようになる。
【００４９】図２０はダイナミックバッファを配置した
別の変形例における動作のタイミング図である。クロッ
ク信号Ｓ１Ａ１が、論理値「１」の場合に、ＮＯＲ信号
線１５１Ｅ，１５２Ｅ，１５３Ｅは、論理値「１」とな
り、ＮＡＮＤゲート１５１Ｆ，１５２Ｆが論理値「０」
を出力する。更に、ｎＭＯＳスイッチ１５１ＳＷ，１５
２ＳＷがオフとなって、ＮＯＲラッチ回路１５１Ｈ，１
５２Ｈが出力する双方向リピータ制御信号Ｓ１６１Ｒ，
Ｓ１６１Ｌ，Ｓ１６２Ｒ，Ｓ１６２Ｌが論理値「０」を
出力する。この結果、双方向リピータ１１１，１１２を
構成する３ステートバッファがハイインピーダンス状態
になる。クロック信号Ｓ１Ａ１が論理値「０」になると
バスドライバ制御信号が論理値「１」となり、ダイナミ
ックバッファが論理値「０」を出力して、ＮＯＲ信号線
を立ち下げる。
別の変形例における動作のタイミング図である。クロッ
ク信号Ｓ１Ａ１が、論理値「１」の場合に、ＮＯＲ信号
線１５１Ｅ，１５２Ｅ，１５３Ｅは、論理値「１」とな
り、ＮＡＮＤゲート１５１Ｆ，１５２Ｆが論理値「０」
を出力する。更に、ｎＭＯＳスイッチ１５１ＳＷ，１５
２ＳＷがオフとなって、ＮＯＲラッチ回路１５１Ｈ，１
５２Ｈが出力する双方向リピータ制御信号Ｓ１６１Ｒ，
Ｓ１６１Ｌ，Ｓ１６２Ｒ，Ｓ１６２Ｌが論理値「０」を
出力する。この結果、双方向リピータ１１１，１１２を
構成する３ステートバッファがハイインピーダンス状態
になる。クロック信号Ｓ１Ａ１が論理値「０」になると
バスドライバ制御信号が論理値「１」となり、ダイナミ
ックバッファが論理値「０」を出力して、ＮＯＲ信号線
を立ち下げる。
【００５０】図２０に示す期間Ａでは、ＮＯＲ信号線１
５２Ｅが論理値「０」になり、ｎＭＯＳスイッチ１５１
ＳＷ，１５２ＳＷがオンするとともに、双方向リピータ
制御信号Ｓ１６１Ｌ，Ｓ１６２Ｒが論理値「１」とな
り、双方向リピータ１１１，１１２の信号方向が、図に
おける左右のそれぞれに向かってセットされる。次に、
ＮＯＲ信号線１５１Ｅ，１５３Ｅの論理値が「０」に立
ち下がり始める。ＮＯＲ信号線１５１Ｅ，１５３Ｅが論
理値「０」になると、ＮＯＲラッチ回路１５１Ｈ、１５
２Ｈがデータ保持モードになる。同様の動作が図におけ
る左右のそれぞれに伝達される。
５２Ｅが論理値「０」になり、ｎＭＯＳスイッチ１５１
ＳＷ，１５２ＳＷがオンするとともに、双方向リピータ
制御信号Ｓ１６１Ｌ，Ｓ１６２Ｒが論理値「１」とな
り、双方向リピータ１１１，１１２の信号方向が、図に
おける左右のそれぞれに向かってセットされる。次に、
ＮＯＲ信号線１５１Ｅ，１５３Ｅの論理値が「０」に立
ち下がり始める。ＮＯＲ信号線１５１Ｅ，１５３Ｅが論
理値「０」になると、ＮＯＲラッチ回路１５１Ｈ、１５
２Ｈがデータ保持モードになる。同様の動作が図におけ
る左右のそれぞれに伝達される。
【００５１】図２１は協働型ダイナミックバッファを用
いた別の変形例の構成を示す回路図であり、図２２は、
この協働型ダイナミックバッファを用いた別の変形例で
の加速効果を説明するための図である。この例は、図１
９（ａ）に示したタイミング調整用バッファとして、協
働型ダイナミックバッファを用いており、ＮＯＲ信号線
１５１Ｅ，１５３Ｅの論理値「０」の立ち下げの変化を
高速化できるようになる。
いた別の変形例の構成を示す回路図であり、図２２は、
この協働型ダイナミックバッファを用いた別の変形例で
の加速効果を説明するための図である。この例は、図１
９（ａ）に示したタイミング調整用バッファとして、協
働型ダイナミックバッファを用いており、ＮＯＲ信号線
１５１Ｅ，１５３Ｅの論理値「０」の立ち下げの変化を
高速化できるようになる。
【００５２】図２１及び図２２において、クロック信号
Ｓ１Ａ１が論理値「０」のときに、電源に接続されるｐ
ＭＯＳスイッチ２００がオフとなり、また、グランドに
接地されるｎＭＯＳスイッチ２０１はオンとなる。ここ
での出力であるＮＯＲ信号線における論理値の立ち下げ
をＮＡＮＤゲート１５３Ｆが検出すると、ＮＡＮＤゲー
ト１５３Ｆは論理値「１」となり、ｎＭＯＳスイッチ２
０１がオンになり、図２２の矢印Ａに示すようにＮＯＲ
信号線１５３Ｅにおける論理値を更に加速して立ち下げ
る。
Ｓ１Ａ１が論理値「０」のときに、電源に接続されるｐ
ＭＯＳスイッチ２００がオフとなり、また、グランドに
接地されるｎＭＯＳスイッチ２０１はオンとなる。ここ
での出力であるＮＯＲ信号線における論理値の立ち下げ
をＮＡＮＤゲート１５３Ｆが検出すると、ＮＡＮＤゲー
ト１５３Ｆは論理値「１」となり、ｎＭＯＳスイッチ２
０１がオンになり、図２２の矢印Ａに示すようにＮＯＲ
信号線１５３Ｅにおける論理値を更に加速して立ち下げ
る。
【００５３】図２３はバスファイト防止を説明するため
のタイミング図である。図２３において、バスドライバ
制御信号の切り替え時に、１サイクル動作を全てハイイ
ンピーダンス状態に設定して、バスファイトを防止し、
その衝突を回避している。なお、１サイクルの動作間
に、フローティング状態を回避するため、図１８に示し
たようにバスホルダを追加することも可能である。
のタイミング図である。図２３において、バスドライバ
制御信号の切り替え時に、１サイクル動作を全てハイイ
ンピーダンス状態に設定して、バスファイトを防止し、
その衝突を回避している。なお、１サイクルの動作間
に、フローティング状態を回避するため、図１８に示し
たようにバスホルダを追加することも可能である。
【００５４】図２４は第６実施形態の構成を示す回路図
であり、図２５は図２４に示す構成における動作のタイ
ミング図である。前記した第２実施形態では、バスファ
イト回避を、制御信号の同時動作、又は、ハイインピー
ダンス状態を設定することによって得ているが、この第
６実施形態では、反対方向の信号が伝送されてきた場合
に、双方向リピータのバスファイトが発生する側の３ス
テートバッファをハイインピーダンスに設定して、バス
ファイト回避を行っている。
であり、図２５は図２４に示す構成における動作のタイ
ミング図である。前記した第２実施形態では、バスファ
イト回避を、制御信号の同時動作、又は、ハイインピー
ダンス状態を設定することによって得ているが、この第
６実施形態では、反対方向の信号が伝送されてきた場合
に、双方向リピータのバスファイトが発生する側の３ス
テートバッファをハイインピーダンスに設定して、バス
ファイト回避を行っている。
【００５５】図２４において、この論理和回路（論理和
網）の構成では、セット／リセット（Ｓ／Ｒ）ラッチ処
理を行っている。定常状態では、ＲＳラッチ入力を論理
値「０，０」として保持する。正の伝送方向への制御信
号をセット（Ｓ）し、反対の伝送方向への制御信号をリ
セット（Ｒ）として供給する。ＯＲ信号線１５１ＳＲ，
１５１ＳＬのそれぞれの信号と、これらの遅延反転信号
とが入力される論理積（ＡＮＤ）ゲート出力のライズ信
号Ｓ１５１ＴＲ，Ｓ１５１ＴＬを、それぞれＮＯＲラッ
チ（ＲＳラッチ）回路１５１Ｈに入力して、双方向リピ
ータ制御信号Ｓ１６１Ｒ，１６１Ｌを生成する。
網）の構成では、セット／リセット（Ｓ／Ｒ）ラッチ処
理を行っている。定常状態では、ＲＳラッチ入力を論理
値「０，０」として保持する。正の伝送方向への制御信
号をセット（Ｓ）し、反対の伝送方向への制御信号をリ
セット（Ｒ）として供給する。ＯＲ信号線１５１ＳＲ，
１５１ＳＬのそれぞれの信号と、これらの遅延反転信号
とが入力される論理積（ＡＮＤ）ゲート出力のライズ信
号Ｓ１５１ＴＲ，Ｓ１５１ＴＬを、それぞれＮＯＲラッ
チ（ＲＳラッチ）回路１５１Ｈに入力して、双方向リピ
ータ制御信号Ｓ１６１Ｒ，１６１Ｌを生成する。
【００５６】図２５において、バスドライバ制御信号
は、排他制御が行われているにもかかわらず、論理和回
路の伝送遅延によって、論理値「１」の期間が重なるこ
とがある。図２５では、ＯＲ信号線１５１ＳＲが立ち上
がる際に、ＯＲ信号線１５１ＳＬが論理値「１」のまま
である。ＯＲ信号線１５１ＳＲが立ち上がるとライズ信
号Ｓ１５１ＴＲにパルスが発生する。ライズ信号Ｓ１５
１ＴＬが論理値「０」でライズ信号Ｓ１５１ＴＲが論理
値「１」の場合、ＮＯＲラッチ回路１５１Ｈの出力の双
方向リピータ制御信号Ｓ１６１Ｌが論理値「０」とな
り、双方向リピータ制御信号Ｓ１６１Ｒが論理値「１」
となる。
は、排他制御が行われているにもかかわらず、論理和回
路の伝送遅延によって、論理値「１」の期間が重なるこ
とがある。図２５では、ＯＲ信号線１５１ＳＲが立ち上
がる際に、ＯＲ信号線１５１ＳＬが論理値「１」のまま
である。ＯＲ信号線１５１ＳＲが立ち上がるとライズ信
号Ｓ１５１ＴＲにパルスが発生する。ライズ信号Ｓ１５
１ＴＬが論理値「０」でライズ信号Ｓ１５１ＴＲが論理
値「１」の場合、ＮＯＲラッチ回路１５１Ｈの出力の双
方向リピータ制御信号Ｓ１６１Ｌが論理値「０」とな
り、双方向リピータ制御信号Ｓ１６１Ｒが論理値「１」
となる。
【００５７】パルスが低下してライズ信号Ｓ１５１ＴＲ
が論理値「０」になると、この状態が保持される。一
方、ＯＲ信号線１５１ＳＲが立ち下がった後に、ライズ
信号Ｓ１５１ＴＬが立ち上がるまで保持状態を継続し、
ＯＲ信号線１５１ＳＬが立ち上がるとライズ信号Ｓ１５
１ＴＬにパルスが発生する。双方向リピータ制御信号Ｓ
１６１Ｒが論理値「０」となり、双方向リピータ制御信
号Ｓ１６１Ｌが論理値「１」になる。
が論理値「０」になると、この状態が保持される。一
方、ＯＲ信号線１５１ＳＲが立ち下がった後に、ライズ
信号Ｓ１５１ＴＬが立ち上がるまで保持状態を継続し、
ＯＲ信号線１５１ＳＬが立ち上がるとライズ信号Ｓ１５
１ＴＬにパルスが発生する。双方向リピータ制御信号Ｓ
１６１Ｒが論理値「０」となり、双方向リピータ制御信
号Ｓ１６１Ｌが論理値「１」になる。
【００５８】このようにして、新たな駆動パルスに応じ
て、それまでの駆動が停止する。この結果、バスファイ
トが低減した双方向リピータ制御が行われる。すなわ
ち、反対方向の信号が伝送されてきた場合に、双方向リ
ピータのバスファイトが生じる側の３ステートバッファ
をハイインピーダンスに設定して、バスファイト回避を
行う。
て、それまでの駆動が停止する。この結果、バスファイ
トが低減した双方向リピータ制御が行われる。すなわ
ち、反対方向の信号が伝送されてきた場合に、双方向リ
ピータのバスファイトが生じる側の３ステートバッファ
をハイインピーダンスに設定して、バスファイト回避を
行う。
【００５９】しかも、この第６実施形態では、論理和回
路がラッチ処理を行っているため、ダイナミック化時に
必要であったバスホルダが不要なるという利点も得られ
る。また、双方向リピータによる余分な駆動を低減した
い場合は、バスラインでのフローティング状態が生じる
ことになるが、双方向リピータ制御信号Ｓ１６１ＲとＯ
Ｒ信号線１５１ＳＲ、及び、双方向リピータ制御信号Ｓ
１６１ＬとＯＲ信号線１５１ＳＬとの論理積処理を行う
ようにする。また、ＮＯＲラッチ（ＲＳラッチ）回路１
５１Ｈは、ＮＡＮＤラッチの回路構成に変更しても良
い。また、バスドライバと双方向リピータの配置に応じ
て、リピータの挿入やバスドライバ制御信号の論理和
（ＯＲ）の階層化も、その高速処理に有効である。
路がラッチ処理を行っているため、ダイナミック化時に
必要であったバスホルダが不要なるという利点も得られ
る。また、双方向リピータによる余分な駆動を低減した
い場合は、バスラインでのフローティング状態が生じる
ことになるが、双方向リピータ制御信号Ｓ１６１ＲとＯ
Ｒ信号線１５１ＳＲ、及び、双方向リピータ制御信号Ｓ
１６１ＬとＯＲ信号線１５１ＳＬとの論理積処理を行う
ようにする。また、ＮＯＲラッチ（ＲＳラッチ）回路１
５１Ｈは、ＮＡＮＤラッチの回路構成に変更しても良
い。また、バスドライバと双方向リピータの配置に応じ
て、リピータの挿入やバスドライバ制御信号の論理和
（ＯＲ）の階層化も、その高速処理に有効である。
【００６０】更に、変形例として、バスラインでの伝送
のパイプライン化のために、パイプラインレジスタの配
置も可能であり、この場合、その動作周波数が向上す
る。更に、双方向リピータの一組をハイインピーダンス
状態に設定することによって、バスラインを分割するこ
とも出来る。これによって、不要な信号の伝送を制限で
きるようになり、その省電力が図られる。また、それぞ
れ独立した信号伝送にも利用可能である。
のパイプライン化のために、パイプラインレジスタの配
置も可能であり、この場合、その動作周波数が向上す
る。更に、双方向リピータの一組をハイインピーダンス
状態に設定することによって、バスラインを分割するこ
とも出来る。これによって、不要な信号の伝送を制限で
きるようになり、その省電力が図られる。また、それぞ
れ独立した信号伝送にも利用可能である。
【００６１】
【発明の効果】以上の説明から明らかなように、本発明
の双方向バスリピータ制御装置によれば、バスラインに
沿ってバスドライバ制御信号が入力される論理和回路
（論理和網）を設けて双方向リピータを制御しており、
接近して配置される論理和網と双方向リピータとの間に
双方向リピータ制御信号用の配線を設けている。
の双方向バスリピータ制御装置によれば、バスラインに
沿ってバスドライバ制御信号が入力される論理和回路
（論理和網）を設けて双方向リピータを制御しており、
接近して配置される論理和網と双方向リピータとの間に
双方向リピータ制御信号用の配線を設けている。
【００６２】すなわち、比較的長い双方向バスラインを
分割して双方向リピータにおける双方向の信号伝送を制
御（適宜、分割駆動制御と記載する）できるようにな
る。したがって、従来例のように、一か所に集中配置す
る制御部で全ての双方向リピータを制御する双方向リピ
ータ制御信号用配線の引回しを行わないですむようにな
る。この結果、信号遅延の増加を抑制でき、データ処理
の、より高速化が達成可能になるという効果が得られ
る。
分割して双方向リピータにおける双方向の信号伝送を制
御（適宜、分割駆動制御と記載する）できるようにな
る。したがって、従来例のように、一か所に集中配置す
る制御部で全ての双方向リピータを制御する双方向リピ
ータ制御信号用配線の引回しを行わないですむようにな
る。この結果、信号遅延の増加を抑制でき、データ処理
の、より高速化が達成可能になるという効果が得られ
る。
【００６３】更に、本発明の双方向バスリピータ制御装
置によれば、双方向リピータ制御信号の送出が、論理和
ゲートによる分割駆動によって行われている。この結
果、長いバスラインの配線時に、双方向リピータと同様
に制御遅延の増加を抑制できるという効果が得られる。
置によれば、双方向リピータ制御信号の送出が、論理和
ゲートによる分割駆動によって行われている。この結
果、長いバスラインの配線時に、双方向リピータと同様
に制御遅延の増加を抑制できるという効果が得られる。
【００６４】更に、双方向リピータ制御信号の送出が単
方向であるため、配置される複数の論理和ゲートの間隔
が大きい場合に、論理和網内の配線及び双方向リピータ
制御信号用配線にリピータを追加できるようになり、そ
の構成の自由度が向上するという効果が得られる。
方向であるため、配置される複数の論理和ゲートの間隔
が大きい場合に、論理和網内の配線及び双方向リピータ
制御信号用配線にリピータを追加できるようになり、そ
の構成の自由度が向上するという効果が得られる。
【図１】本発明の双方向バスリピータ制御装置の第１実
施形態における構成を示すブロック図である。
施形態における構成を示すブロック図である。
【図２】図１中の論理和回路の詳細な構成を示す回路図
である。
である。
【図３】図１中の双方向リピータの詳細な構成を示す回
路図である。
路図である。
【図４】第１実施形態における動作のタイミング図であ
る。
る。
【図５】第１実施形態にあって論理和回路の論理和ゲー
トを説明するための回路図である。
トを説明するための回路図である。
【図６】第１実施形態にあって論理和ゲートの他の構成
例を示す回路図である。
例を示す回路図である。
【図７】第１実施形態にあって論理和回路の更に他の構
成例を示す回路図である。
成例を示す回路図である。
【図８】第１実施形態にあって論理和回路の別の構成例
を示す回路図である。
を示す回路図である。
【図９】第１実施形態にあって論理和回路の変形例を示
す回路図である。
す回路図である。
【図１０】本発明の第２実施形態における双方向バスリ
ピータ制御装置の構成を示すブロック図である。
ピータ制御装置の構成を示すブロック図である。
【図１１】図９に示す論理和回路の詳細な構成を示す回
路図である。
路図である。
【図１２】本発明の第３実施形態における双方向バスリ
ピータ制御装置の構成を示すブロック図である。
ピータ制御装置の構成を示すブロック図である。
【図１３】第３実施形態の動作のタイミング図である。
【図１４】本発明の第４実施形態における双方向バスリ
ピータ制御装置の構成を示すブロック図である。
ピータ制御装置の構成を示すブロック図である。
【図１５】本発明の第５実施形態における双方向バスリ
ピータ制御装置の構成を示すブロック図である。
ピータ制御装置の構成を示すブロック図である。
【図１６】図１５中の論理和回路の詳細な内部構成を示
す回路図である。
す回路図である。
【図１７】図１５中の双方向リピータの詳細な内部構成
を示す回路図である。
を示す回路図である。
【図１８】ダイナミック化を図る変形例の構成を示す回
路図である。
路図である。
【図１９】ダイナミックバッファを配置した別の変形例
を示す回路図及びダイナミックバッファの詳細な構成を
示す回路図である。
を示す回路図及びダイナミックバッファの詳細な構成を
示す回路図である。
【図２０】ダイナミックバッファを配置した別の変形例
における動作のタイミング図である。
における動作のタイミング図である。
【図２１】協働型ダイナミックバッファを用いた別の変
形例の構成を示す回路図である。
形例の構成を示す回路図である。
【図２２】協働型ダイナミックバッファを用いた別の変
形例での加速効果を示す図である。
形例での加速効果を示す図である。
【図２３】バスファイト防止を説明するためのタイミン
グ図である。
グ図である。
【図２４】第６実施形態の構成を示す回路図である。
【図２５】図２４に示す構成における動作のタイミング
図である。
図である。
【図２６】従来の双方向バスリピータ制御装置の構成を
示すブロック図である。
示すブロック図である。
１０１ａ〜１０１ｃ バスライン １１１，１１１Ｐ，１１２，１１２Ｐ 双方向リピータ １１１Ｌ〜１１２Ｒ ３ステートバッファ １２１〜１２３ バスドライバ １２１Ａ ダイナミック型３ステートバッファ １２１Ｂ バスホルダ １３１〜１３３ レシーバ １５１，１５１Ａ，１５１Ｐ 論理和回路（論理網） １５１Ａ ＮＯＲゲート １５１Ｂ，１５１Ｃ インバータ １５１Ｄ〜１５３Ｄ ダイナミックバッファ １５１Ｅ〜１５３Ｅ ＮＯＲ信号線 １５１Ｆ〜１５３Ｆ ＮＡＮＤゲート １５１Ｇ 論理積ブロック １５１ＧＲ，１５１ＧＬ ＡＮＤゲート １５１Ｈ、１５２Ｈ ＮＯＲラッチ回路 １５１Ｌ〜１５３Ｒ ２入力論理和ゲート １５１Ｌａ，１５１Ｒａ／１５２Ｌａ，１５２Ｒａ／１
５３Ｌａ，１５３Ｒａ１５１ＳＬ，１５１ＳＲ ＯＲ信
号線 １５１ＳＷ，１５２ＳＷ ｎＭＯＳスイッチ １７１〜１７６，１８１Ｌ，１８１Ｒ，１９１〜１９
３，１９１Ｌ，１９１Ｒレジスタ １８１〜５入力ＯＲゲート ２００ ｐＭＯＳスイッチ ２０１ ｎＭＯＳスイッチ
５３Ｌａ，１５３Ｒａ１５１ＳＬ，１５１ＳＲ ＯＲ信
号線 １５１ＳＷ，１５２ＳＷ ｎＭＯＳスイッチ １７１〜１７６，１８１Ｌ，１８１Ｒ，１９１〜１９
３，１９１Ｌ，１９１Ｒレジスタ １８１〜５入力ＯＲゲート ２００ ｐＭＯＳスイッチ ２０１ ｎＭＯＳスイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00 G06F 13/20 - 13/378 G06F 13/42
Claims (11)
- 【請求項１】 信号を双方向で伝送する双方向バスライ
ンと、 前記双方向バスラインの途中に配置されて双方向で信号
伝送を行うための双方向リピータと、 前記双方向バスラインへバスドライバ制御信号によって
入力信号を出力するバスドライバ及び前記双方向バスラ
インからの信号を受信するレシーバと、 前記双方向バスラインに沿って配置され、前段からの論
理和信号とバスドライバ制御信号とが入力される２入力
論理和ゲートを信号伝送の双方向のそれぞれに直列接続
して配置するとともに、この直列接続における途中の２
入力論理和ゲートで生成した論理和信号を、双方向リピ
ータ制御信号として送出する論理和網と を備えたことを
特徴とする双方向バスリピータ制御装置。 - 【請求項２】 信号を双方向で伝送する双方向バスライ
ンと、 前記双方向バスラインの途中に配置されて双方向で信号
伝送を行うための双方向リピータと、 前記双方向バスラインへバスドライバ制御信号によって
入力信号を出力するバスドライバ及び前記双方向バスラ
インからの信号を受信するレシーバと、 前記双方向バスラインに沿って配置され、前段からの論
理和信号と複数のバスドライバ制御信号とが入力される
少なくとも３入力の多入力論理和ゲートを信号伝送の双
方向のそれぞれに直列接続して配置するとともに、この
直列接続における途中の多入力論理和ゲートで生成した
論理和信号を、双方向リピータ制御信号として送出する
論理和網と を備えたことを特徴とする双方向バスリピー
タ制御装置。 - 【請求項３】 信号を双方向で伝送する双方向バスライ
ンと、 前記双方向バスラインの途中に配置されて双方向で信号
伝送を行うための双方向リピータと、 前記双方向バスラインへバスドライバ制御信号によって
入力信号を出力するバスドライバ及び前記双方向バスラ
インからの信号を受信するレシーバと、 前記双方向バスラインに沿って配置され、前段からの論
理和信号とバスドライバ制御信号とが入力される少なく
とも２入力２段の多入力多段論理和ゲートを信 号伝送の
双方向のそれぞれに直列接続して配置するとともに、こ
の直列接続における途中の多入力多段論理和ゲートで生
成した論理和信号を、双方向リピータ制御信号として送
出する論理和網と を備えたことを特徴とする双方向バス
リピータ制御装置。 - 【請求項４】 前記論理和網の構成における途中に論理
積ブロックを設けたことを特徴とする請求項１，２又は
３記載の双方向バスリピータ制御装置。 - 【請求項５】 前記双方向リピータにおける双方向リピ
ータ制御信号の入力部及びバスドライバのバスドライバ
制御信号の入力部に、それぞれレジスタを配置したこと
を特徴とする請求項１，２又は３記載の双方向バスリピ
ータ制御装置。 - 【請求項６】 前記バスドライバのバスドライバ制御信
号の入力部及び論理和網のバスドライバ制御信号の入力
部に、それぞれレジスタを配置したことを特徴とする請
求項５記載の双方向バスリピータ制御装置。 - 【請求項７】 前記双方向リピータ及び論理和網におけ
るそれぞれのデータ信号線にレジスタを配置したことを
特徴とする請求項１，２又は３記載の双方向バスリピー
タ制御装置。 - 【請求項８】 前記双方向リピータの双方向リピータ制
御信号の入力部、及び、バスドライバのバスドライバ制
御信号の入力部にそれぞれダイナミックバッファを配置
したことを特徴とする請求項１，２又は３記載の双方向
バスリピータ制御装置。 - 【請求項９】 前記論理和網が、双方向信号伝送及びダ
イナミック化のための、ダイナミックバッファと、スイ
ッチと、ラッチ回路とを備えることを特徴とする請求項
１，２又は３記載の双方向バスリピータ制御装置。 - 【請求項１０】 前記ダイナミックバッファとして、出力 を監視し、この監視で出力の立ち下がりを検出した
際に、この立ち下がりを加速するように動作する協働型
ダイナミックバッファを用いることを特徴とする請求項
９記載の双方向バスリピータ制御装置。 - 【請求項１１】 前記論理和網が、 出力部に、立ち上がり検出部と、この検出部の出力が入
力されるラッチ回路とを備えることを特徴とする請求項
１，２又は３記載の双方向バスリピータ制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00767899A JP3284995B2 (ja) | 1999-01-14 | 1999-01-14 | 双方向バスリピータ制御装置 |
| US09/482,513 US6448810B1 (en) | 1999-01-14 | 2000-01-14 | Bidirectional bus-repeater controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00767899A JP3284995B2 (ja) | 1999-01-14 | 1999-01-14 | 双方向バスリピータ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000207072A JP2000207072A (ja) | 2000-07-28 |
| JP3284995B2 true JP3284995B2 (ja) | 2002-05-27 |
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ID=11672461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00767899A Expired - Fee Related JP3284995B2 (ja) | 1999-01-14 | 1999-01-14 | 双方向バスリピータ制御装置 |
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|---|---|
| US (1) | US6448810B1 (ja) |
| JP (1) | JP3284995B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7446562B2 (en) | 2004-06-15 | 2008-11-04 | Nec Corporation | Programmable semiconductor device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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