JPH02211567A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数の回路ユニットが３ステート・スタティ
ックバスを介して相互に接続された半導体集積回路に関
する。

［従来の技術］ マイクロプロセッサを始めとする半導体集積回路におい
ては、内部回路は各種の回路ユニ、ットに分割されて構
成されており、これらの回路ユニットは各種のバスによ
って結ばれている。そして、回路ユニット間の信号の授
受はこれら各種のバスを介して行われ、一連の演算処理
が行われている。

［発明が解決しようとする課題］ しかしながら、近年、半導体集積回路の多機能化及び大
規模化に伴ってチップサイズが増大し、この結果、半導
体集積回路のバス距離が延び、バスに付随する寄生抵抗
及び容量の増加を招いている。このバスに付随する寄生
抵抗及び容量は信号の転送速度を低下させ、半導体集積
回路の動作の高速化の大きな妨げとなっているという問
題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
バスに付随する寄生容量を軽減し、高速に信号を転送す
ることができる半導体集積回路を提供することを目的と
する。

［課題を解決するための手段］ 本発明に係る半導体集積回路は、複数の回路ユニットと
、これら回路ユニット間を接続しデータ信号を転送する
３ステート・スタティックバスとを有する半導体集積回
路において、前記３ステート・スタティックバスの途中
に介挿され相互に逆並列接続された第１及び第２のバッ
ファと、前記データ信号の転送方向に基づいて前記第１
及び第２のバッファの能動状態を制御する手段とを具備
したことを特徴とする。

［作用］ 本発明においては、３ステート・スタティックバスの途
中に、相互に逆並列接続された第１のバッファと第２の
バッファとが介挿されている。そして、これら第１及び
第２のバッファの能動状態は、３ステート・スタティッ
クバス上のデータ信号の転送方向に基づいて制御される
。従って、ある回路ユニットの例えば３ステート出力バ
ツフアから出力されたデータ信号は、その転送方向に基
づいて、第１又は第２のバッファにより中継されて他の
回路ユニッ１−へ伝達される。このため、３ステート出
力バツフアが直接駆動する出力負荷を軽減することがで
き、高速にデータ信号を他の回路へ転送することができ
る。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る半導体集積回路を
示す回路図である０本実施例は回路ユニット１−２と回
路ユニット１−１とが３ステート・スタティックバス１
−１５．１−１６及びクロックドバッフｙｌ−２１，１
−２２を介して接続され、相互間のデータ信号の授受を
行うものとなっている。

回路ユニット１−２は入力バッファ１−９．１−１０．
１−１１及び出力バッファ１−３．１−４．１−５によ
り、夫々データ信号の入力及び出力を行うものとなって
いる。これら人力バッファの入力部及び出力バッファの
出力部はバス１−１５に共通に接続されている。そして
、出力バッファ１−３．１−４．１−５は、夫々制御信
号ａ１ａ　２　＋　ａ３により択一的に能動状態となる
ように制御され、制御信号として論理値１が与えられる
と、バス１−１５にデータ信号を出力するものとなって
いる。

また、回路ユニット１−１も同様な構成となっており、
入力バッファ１−１２．１−１３．１１４の入力部及び
出力バッファ１−６．１−７゜１−８の出力部がバス１
−１６に共通接続されて、これらを介してデータ信号の
入出力を行うものとなっている。そして、出力バッファ
１−β、１−７．１−８は、制御信号ｂ１．ｂ２．ｂＳ
により択一的に能動状態となるように制御され、制御信
号として論理値１が与えられると、バス１−１６にデー
タ信号を出力するものとなっている。

更に、バス１−１５と１−１６との間には、バス１−１
５に入力部を接続し、バス１−１６に出力部を接続した
クロックドバッファ１−２１及びバス１−１６に入力部
を接続し、バス１−１５に出力部を接続したクロックド
バッファ１−２２が介挿されている。一方、ＯＲ回路１
−１９には制御信号ａｌ　＋　ａ２１　ａ３が入力され
ており、このＯＲ回路１−１９の論理和出力が前記クロ
ックドバッファ１−２１のクロック入力部に与えられて
いる。クロックドバッファ１−２１は、そのクロック入
力部に論理値１が与えられている場合には、バス１−１
５を介して入力される回路ユニット１２からのデータ信
号に基づいて、これと同値の信号を、バス１−１６に付
随する寄生容量Ｃ２を駆動して回路ユニット１−１に転
送し、そのクロック入力部に論理値Ｏが与えられている
場合には、出力をハイ・インピーダンス状態にする。ま
た、ＯＲ回路１−２０には制御信号ｂｌ　＋　ｂ２　＋
　ｂ３が入力されており、このＯＲ回路１−２０の出力
が前記クロックドバッファ１−２２のクロック入力部に
入力されている、クロックドバッファ１−２２はそのク
ロック入力部に論理値１が与えられている場合にはバス
１−１６を介して入力される回路ユニット１−１からの
データ信号に基づいて、これと同値の信号を、バス１−
１５に付随する寄生容量Ｃ１を駆動して回路ユニット１
−２に転送し、そのクロック入力部に論理値０が与えら
れている場合には、出力をハイ・インピーダンス状態に
する。

このように構成された本実施例の回路の動作について説
明する。

回路ユニット１−２から回路ユニット１−１へデータ信
号を転送する場合には、制御信号ａｌ。

ａ３　、ａ３により、出力バッファ１−３．１−４゜１
−５の中のいずれの出力バッファからの出力信号を回路
ユニット１−２のデータ信号として回路ユニット１−１
へ転送するかが選択される０例えば、出力バッファ１−
３からの出力信号を回路ユニット１−２からのデータ信
号とする場合には、制御信号ａ　１　＋　ａ２　＊　ａ
３は夫々論理値１．０゜０に設定される。これにより、
出力バッファ１−３は寄生容量Ｃ１を駆動して、出力信
号をバス１−１５に出力する。また、ＯＲ回路１−１９
は夫々論理値１．Ｏ，Ｏをとる制御信号ａ　１　＊　ａ
３　＋ａ３の論理和をとって、その出力として論理値１
をクロックドバッファ１−２１のクロック入力部に与え
る。これにより、クロックドバッファ１−２１は能動状
態となり、バス１−１５を介して入力された回路ユニッ
ト１−２からのデータ信号に基づいて、これと同値の信
号を、バス１−１６に付随する寄生容量Ｃ２を駆動して
回路ユニット１−１に送出する。このとき、回路ユニッ
ト１−１の出力バッファの能動状態を制御する制御信号
ｂ　１　、ｂ２＋　１）ｓはいずれも論理値０に設定さ
れ、出力バッファ１−６．１−７．１−８の出力がクロ
ックドバッファ１−２１から送出される信号と干渉しな
いようにしている。そして、入力バッファ１−１２．１
−１３．１−１４はこの信号を読み取り、回路ユニット
１−１における所定の演算処理を行う。

このようにして回路ユニット１−２から回路ユニット１
−１へデータ信号が転送される過程において、出力バッ
ファ１−３が駆動する負荷はバス１−１５に付随する寄
生容量Ｃ１のみであり、バス１−１６に付随する寄生容
量Ｃ２はクロックドバッファ１−２１によって駆動され
る。従って、従来のバスのように、バス１−１５とバス
１−１６が直接接続されて、１本のバスでデータ信号の
授受を行うとすると、出力バッファ１−３はバス１−１
５及び１−１６に付随する双方の寄生容量（Ｃ１＋０２
　）を駆動する必要があるのに対し、クロックドバッフ
ァ１−２１をバス１−１５とバス１−１６との間に介挿
することによって、出力バッファ１−３が駆動する負荷
は寄生容量Ｃ１だけとなる。

また、回路ユニット１−１から回路ユニット１−２へデ
ータ信号を転送する場合には、クロックドバッファ１−
２２が能動状態となって、同様にして、データ信号が転
送されることとなる。

次に、第２の実施例について第２図を参照して説明する
。なお、第２図において第１図と同一物には同一符号を
付して詳しい説明を省略する。

本実施例において先の実施例と相違する点は、クロック
ドバッファ１−２２のクロック入力部にＯＲ回路１−１
９の出力をインバータ２−２０によって反転させた信号
が与えられている点である。

即ち、クロックドバッファ１−２１と１−２２とは制御
信号ａ１　ｒ　ａ２　＊　ａ３によってこれらの能動状
態が相補的に制御されるものとなっている。

このように構成された第２の実施例の回路において、回
路ユニット１−２から回路ユニット１−１へデータ信号
を転送する場合は、制御信号ａ１ａ３　、ａ３の中の１
つの信号のみが論理値１に設定され、これが与えられる
出力バッファからデータ信号がバス１−１５に出力され
る。また、これらの制御信号が入力されるＯＲ回路１−
１９は論理値１を出力する。この論理値１がクロックド
バッファ１−２１のクロック入力部に与えられると、ク
ロックドバッファ１−２１は能動状態となり、バス１−
１５に出力された回路ユニット１−２からのデータ信号
をバス１−１６を駆動して回路ユニット１−１に転送す
る。また、クロックドバッファ１−２２のクロック入力
部にはＯＲ回路１−１９の出力をインバータ２−２０に
より反転させた信号が与えられ、この場合、クロックド
バッファ１−２２の出力はハイ・インピーダンス状態と
なる。一方、データ信号を受は取る側の回路ユニット１
−１において、制御信号ｂｌ　＋　ｂ２　＋　　ｂ３は
いずれも論理値Ｏに設定され、出力バッファ１−６．１
−７．１−８のいずれの出力もハイ・インピーダンス状
態となる。このため、クロックドバッファ１−２１から
出力される回路ユニット１−２からのデータ信号が出力
バッファ１−６゜１−７．１−８の出力に干渉されるこ
となく、回路ユニット１−１の入力バッファ１−１２．
１−１３．１−１４へ与えられることとなり、回路ユニ
ット１−１へのデータ信号の転送がなされることとなる
。

また、回路ユニット１−１がら回路ユニット１−２へデ
ータ信号を転送する場合は、データ信号を出力する側で
ある回路ユニット１−１の出力バッファ１−６．１−７
．１−８を夫々制御する制御信号ｂ＋　、Ｅ）２　、ｂ
３の中の１つの信号のみが論理値１に設定され、この論
理値１が与えられる出力バッファからデータ信号が出力
される。このデータ信号を入力する側である回路ユニッ
ト１２の出力バッファ１−３．１−４．１−５を夫々制
御する制御信号ａ　１　ｒ　ａ３　＋　ａ３はいずれも
論理値０に設定され、出力バッファ１−３．１−４゜１
−５の出力はいずれもハイ・インピーダンス状態となる
。これら制御信号ａ１　＋　ａ２．ａ３が入力されるＮ
ＯＲ回路１〜１９は論理値Ｏを出力し、これが与えられ
るクロックドバッファ１−２１の出力はハイ・インピー
ダンス状態となり、ＯＲ回路１−１９の出力を反転した
信号が与えられるクロックドバッファ１−２２は能動状
態となる。従って、回路ユニット１−１から出力される
データ信号はバス１−１６、クロックドバッファ１−２
２及びバス１−１５を介して回路ユニット１−２へ転送
されることとなる。

以上、第１及び第２の実施例において示したように、回
路ユニット１−１と回路ユニット１−２との間のデータ
信号の転送はクロックドバッファ１−２１及び１−２２
によりバスの途中で中継されて行なわれることとなる。

なお、第１及び第２の実施例においては、クロックドバ
ッファ１−２１及び１−２２はバスの途中の１箇所の中
継点にしか設けられていないが、バスの距離に応じて複
数の中継点に設けるようにしても良い。

［発明の効果コ 以上説明したように本発明は、３ステート・スタティッ
クバスの途中に中継用の逆並列接続された第１及び第２
のバッファを設け、負荷容量を分割したから、回路ユニ
ットの出力バッファが直接駆動する負荷を軽減すること
ができ、データ信号を高速に他の回路ユニットに転送す
ることができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体集積回路を
示す回路図、第２図は本発明の第２の実施例に係る半導
体集積回路を示す回路図である。 １−１．１−２．回路ユニット、１−３．１４．１−５
．１−６．１−７．１−８．出力バッファ、１−９．１
−１０．１−１１．１−１２゜１−１３．１−１４；入
力バッファ、１−１５゜１−１６．３ステート・スタテ
ィックバス、１−１９．１−２０．ＯＲ回路、１−２１
．１−２２；クロックドバッファ、２−２０　、インバ
ータ、ａｌ　ｌ　ａ３．ａ３．ｂ、　、ｂ２．ｂ３：制
御信号、ｃ、ｌ　ｃ２：寄生容量

Claims (1)

【特許請求の範囲】
1. （１）複数の回路ユニットと、これら回路ユニット間を
   接続しデータ信号を転送する３ステート・スタティック
   バスとを有する半導体集積回路において、前記３ステー
   ト・スタティックバスの途中に介挿され相互に逆並列接
   続された第１及び第２のバッファと、前記データ信号の
   転送方向に基づいて前記第１及び第２のバッファの能動
   状態を制御する手段とを具備したことを特徴とする半導
   体集積回路。