JPH02211567A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02211567A JPH02211567A JP3219489A JP3219489A JPH02211567A JP H02211567 A JPH02211567 A JP H02211567A JP 3219489 A JP3219489 A JP 3219489A JP 3219489 A JP3219489 A JP 3219489A JP H02211567 A JPH02211567 A JP H02211567A
- Authority
- JP
- Japan
- Prior art keywords
- buffer
- bus
- output
- circuit unit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000872 buffer Substances 0.000 claims abstract description 77
- 230000003068 static effect Effects 0.000 claims abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、複数の回路ユニットが3ステート・スタティ
ックバスを介して相互に接続された半導体集積回路に関
する。
ックバスを介して相互に接続された半導体集積回路に関
する。
[従来の技術]
マイクロプロセッサを始めとする半導体集積回路におい
ては、内部回路は各種の回路ユニ、ットに分割されて構
成されており、これらの回路ユニットは各種のバスによ
って結ばれている。そして、回路ユニット間の信号の授
受はこれら各種のバスを介して行われ、一連の演算処理
が行われている。
ては、内部回路は各種の回路ユニ、ットに分割されて構
成されており、これらの回路ユニットは各種のバスによ
って結ばれている。そして、回路ユニット間の信号の授
受はこれら各種のバスを介して行われ、一連の演算処理
が行われている。
[発明が解決しようとする課題]
しかしながら、近年、半導体集積回路の多機能化及び大
規模化に伴ってチップサイズが増大し、この結果、半導
体集積回路のバス距離が延び、バスに付随する寄生抵抗
及び容量の増加を招いている。このバスに付随する寄生
抵抗及び容量は信号の転送速度を低下させ、半導体集積
回路の動作の高速化の大きな妨げとなっているという問
題点がある。
規模化に伴ってチップサイズが増大し、この結果、半導
体集積回路のバス距離が延び、バスに付随する寄生抵抗
及び容量の増加を招いている。このバスに付随する寄生
抵抗及び容量は信号の転送速度を低下させ、半導体集積
回路の動作の高速化の大きな妨げとなっているという問
題点がある。
本発明はかかる問題点に鑑みてなされたものであって、
バスに付随する寄生容量を軽減し、高速に信号を転送す
ることができる半導体集積回路を提供することを目的と
する。
バスに付随する寄生容量を軽減し、高速に信号を転送す
ることができる半導体集積回路を提供することを目的と
する。
[課題を解決するための手段]
本発明に係る半導体集積回路は、複数の回路ユニットと
、これら回路ユニット間を接続しデータ信号を転送する
3ステート・スタティックバスとを有する半導体集積回
路において、前記3ステート・スタティックバスの途中
に介挿され相互に逆並列接続された第1及び第2のバッ
ファと、前記データ信号の転送方向に基づいて前記第1
及び第2のバッファの能動状態を制御する手段とを具備
したことを特徴とする。
、これら回路ユニット間を接続しデータ信号を転送する
3ステート・スタティックバスとを有する半導体集積回
路において、前記3ステート・スタティックバスの途中
に介挿され相互に逆並列接続された第1及び第2のバッ
ファと、前記データ信号の転送方向に基づいて前記第1
及び第2のバッファの能動状態を制御する手段とを具備
したことを特徴とする。
[作用]
本発明においては、3ステート・スタティックバスの途
中に、相互に逆並列接続された第1のバッファと第2の
バッファとが介挿されている。そして、これら第1及び
第2のバッファの能動状態は、3ステート・スタティッ
クバス上のデータ信号の転送方向に基づいて制御される
。従って、ある回路ユニットの例えば3ステート出力バ
ツフアから出力されたデータ信号は、その転送方向に基
づいて、第1又は第2のバッファにより中継されて他の
回路ユニッ1−へ伝達される。このため、3ステート出
力バツフアが直接駆動する出力負荷を軽減することがで
き、高速にデータ信号を他の回路へ転送することができ
る。
中に、相互に逆並列接続された第1のバッファと第2の
バッファとが介挿されている。そして、これら第1及び
第2のバッファの能動状態は、3ステート・スタティッ
クバス上のデータ信号の転送方向に基づいて制御される
。従って、ある回路ユニットの例えば3ステート出力バ
ツフアから出力されたデータ信号は、その転送方向に基
づいて、第1又は第2のバッファにより中継されて他の
回路ユニッ1−へ伝達される。このため、3ステート出
力バツフアが直接駆動する出力負荷を軽減することがで
き、高速にデータ信号を他の回路へ転送することができ
る。
[実施例]
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図は本発明の第1の実施例に係る半導体集積回路を
示す回路図である0本実施例は回路ユニット1−2と回
路ユニット1−1とが3ステート・スタティックバス1
−15.1−16及びクロックドバッフyl−21,1
−22を介して接続され、相互間のデータ信号の授受を
行うものとなっている。
示す回路図である0本実施例は回路ユニット1−2と回
路ユニット1−1とが3ステート・スタティックバス1
−15.1−16及びクロックドバッフyl−21,1
−22を介して接続され、相互間のデータ信号の授受を
行うものとなっている。
回路ユニット1−2は入力バッファ1−9.1−10.
1−11及び出力バッファ1−3.1−4.1−5によ
り、夫々データ信号の入力及び出力を行うものとなって
いる。これら人力バッファの入力部及び出力バッファの
出力部はバス1−15に共通に接続されている。そして
、出力バッファ1−3.1−4.1−5は、夫々制御信
号a1a 2 + a3により択一的に能動状態となる
ように制御され、制御信号として論理値1が与えられる
と、バス1−15にデータ信号を出力するものとなって
いる。
1−11及び出力バッファ1−3.1−4.1−5によ
り、夫々データ信号の入力及び出力を行うものとなって
いる。これら人力バッファの入力部及び出力バッファの
出力部はバス1−15に共通に接続されている。そして
、出力バッファ1−3.1−4.1−5は、夫々制御信
号a1a 2 + a3により択一的に能動状態となる
ように制御され、制御信号として論理値1が与えられる
と、バス1−15にデータ信号を出力するものとなって
いる。
また、回路ユニット1−1も同様な構成となっており、
入力バッファ1−12.1−13.114の入力部及び
出力バッファ1−6.1−7゜1−8の出力部がバス1
−16に共通接続されて、これらを介してデータ信号の
入出力を行うものとなっている。そして、出力バッファ
1−β、1−7.1−8は、制御信号b1.b2.bS
により択一的に能動状態となるように制御され、制御信
号として論理値1が与えられると、バス1−16にデー
タ信号を出力するものとなっている。
入力バッファ1−12.1−13.114の入力部及び
出力バッファ1−6.1−7゜1−8の出力部がバス1
−16に共通接続されて、これらを介してデータ信号の
入出力を行うものとなっている。そして、出力バッファ
1−β、1−7.1−8は、制御信号b1.b2.bS
により択一的に能動状態となるように制御され、制御信
号として論理値1が与えられると、バス1−16にデー
タ信号を出力するものとなっている。
更に、バス1−15と1−16との間には、バス1−1
5に入力部を接続し、バス1−16に出力部を接続した
クロックドバッファ1−21及びバス1−16に入力部
を接続し、バス1−15に出力部を接続したクロックド
バッファ1−22が介挿されている。一方、OR回路1
−19には制御信号al + a21 a3が入力され
ており、このOR回路1−19の論理和出力が前記クロ
ックドバッファ1−21のクロック入力部に与えられて
いる。クロックドバッファ1−21は、そのクロック入
力部に論理値1が与えられている場合には、バス1−1
5を介して入力される回路ユニット12からのデータ信
号に基づいて、これと同値の信号を、バス1−16に付
随する寄生容量C2を駆動して回路ユニット1−1に転
送し、そのクロック入力部に論理値Oが与えられている
場合には、出力をハイ・インピーダンス状態にする。ま
た、OR回路1−20には制御信号bl + b2 +
b3が入力されており、このOR回路1−20の出力
が前記クロックドバッファ1−22のクロック入力部に
入力されている、クロックドバッファ1−22はそのク
ロック入力部に論理値1が与えられている場合にはバス
1−16を介して入力される回路ユニット1−1からの
データ信号に基づいて、これと同値の信号を、バス1−
15に付随する寄生容量C1を駆動して回路ユニット1
−2に転送し、そのクロック入力部に論理値0が与えら
れている場合には、出力をハイ・インピーダンス状態に
する。
5に入力部を接続し、バス1−16に出力部を接続した
クロックドバッファ1−21及びバス1−16に入力部
を接続し、バス1−15に出力部を接続したクロックド
バッファ1−22が介挿されている。一方、OR回路1
−19には制御信号al + a21 a3が入力され
ており、このOR回路1−19の論理和出力が前記クロ
ックドバッファ1−21のクロック入力部に与えられて
いる。クロックドバッファ1−21は、そのクロック入
力部に論理値1が与えられている場合には、バス1−1
5を介して入力される回路ユニット12からのデータ信
号に基づいて、これと同値の信号を、バス1−16に付
随する寄生容量C2を駆動して回路ユニット1−1に転
送し、そのクロック入力部に論理値Oが与えられている
場合には、出力をハイ・インピーダンス状態にする。ま
た、OR回路1−20には制御信号bl + b2 +
b3が入力されており、このOR回路1−20の出力
が前記クロックドバッファ1−22のクロック入力部に
入力されている、クロックドバッファ1−22はそのク
ロック入力部に論理値1が与えられている場合にはバス
1−16を介して入力される回路ユニット1−1からの
データ信号に基づいて、これと同値の信号を、バス1−
15に付随する寄生容量C1を駆動して回路ユニット1
−2に転送し、そのクロック入力部に論理値0が与えら
れている場合には、出力をハイ・インピーダンス状態に
する。
このように構成された本実施例の回路の動作について説
明する。
明する。
回路ユニット1−2から回路ユニット1−1へデータ信
号を転送する場合には、制御信号al。
号を転送する場合には、制御信号al。
a3 、a3により、出力バッファ1−3.1−4゜1
−5の中のいずれの出力バッファからの出力信号を回路
ユニット1−2のデータ信号として回路ユニット1−1
へ転送するかが選択される0例えば、出力バッファ1−
3からの出力信号を回路ユニット1−2からのデータ信
号とする場合には、制御信号a 1 + a2 * a
3は夫々論理値1.0゜0に設定される。これにより、
出力バッファ1−3は寄生容量C1を駆動して、出力信
号をバス1−15に出力する。また、OR回路1−19
は夫々論理値1.O,Oをとる制御信号a 1 * a
3 +a3の論理和をとって、その出力として論理値1
をクロックドバッファ1−21のクロック入力部に与え
る。これにより、クロックドバッファ1−21は能動状
態となり、バス1−15を介して入力された回路ユニッ
ト1−2からのデータ信号に基づいて、これと同値の信
号を、バス1−16に付随する寄生容量C2を駆動して
回路ユニット1−1に送出する。このとき、回路ユニッ
ト1−1の出力バッファの能動状態を制御する制御信号
b 1 、b2+ 1)sはいずれも論理値0に設定さ
れ、出力バッファ1−6.1−7.1−8の出力がクロ
ックドバッファ1−21から送出される信号と干渉しな
いようにしている。そして、入力バッファ1−12.1
−13.1−14はこの信号を読み取り、回路ユニット
1−1における所定の演算処理を行う。
−5の中のいずれの出力バッファからの出力信号を回路
ユニット1−2のデータ信号として回路ユニット1−1
へ転送するかが選択される0例えば、出力バッファ1−
3からの出力信号を回路ユニット1−2からのデータ信
号とする場合には、制御信号a 1 + a2 * a
3は夫々論理値1.0゜0に設定される。これにより、
出力バッファ1−3は寄生容量C1を駆動して、出力信
号をバス1−15に出力する。また、OR回路1−19
は夫々論理値1.O,Oをとる制御信号a 1 * a
3 +a3の論理和をとって、その出力として論理値1
をクロックドバッファ1−21のクロック入力部に与え
る。これにより、クロックドバッファ1−21は能動状
態となり、バス1−15を介して入力された回路ユニッ
ト1−2からのデータ信号に基づいて、これと同値の信
号を、バス1−16に付随する寄生容量C2を駆動して
回路ユニット1−1に送出する。このとき、回路ユニッ
ト1−1の出力バッファの能動状態を制御する制御信号
b 1 、b2+ 1)sはいずれも論理値0に設定さ
れ、出力バッファ1−6.1−7.1−8の出力がクロ
ックドバッファ1−21から送出される信号と干渉しな
いようにしている。そして、入力バッファ1−12.1
−13.1−14はこの信号を読み取り、回路ユニット
1−1における所定の演算処理を行う。
このようにして回路ユニット1−2から回路ユニット1
−1へデータ信号が転送される過程において、出力バッ
ファ1−3が駆動する負荷はバス1−15に付随する寄
生容量C1のみであり、バス1−16に付随する寄生容
量C2はクロックドバッファ1−21によって駆動され
る。従って、従来のバスのように、バス1−15とバス
1−16が直接接続されて、1本のバスでデータ信号の
授受を行うとすると、出力バッファ1−3はバス1−1
5及び1−16に付随する双方の寄生容量(C1+02
)を駆動する必要があるのに対し、クロックドバッフ
ァ1−21をバス1−15とバス1−16との間に介挿
することによって、出力バッファ1−3が駆動する負荷
は寄生容量C1だけとなる。
−1へデータ信号が転送される過程において、出力バッ
ファ1−3が駆動する負荷はバス1−15に付随する寄
生容量C1のみであり、バス1−16に付随する寄生容
量C2はクロックドバッファ1−21によって駆動され
る。従って、従来のバスのように、バス1−15とバス
1−16が直接接続されて、1本のバスでデータ信号の
授受を行うとすると、出力バッファ1−3はバス1−1
5及び1−16に付随する双方の寄生容量(C1+02
)を駆動する必要があるのに対し、クロックドバッフ
ァ1−21をバス1−15とバス1−16との間に介挿
することによって、出力バッファ1−3が駆動する負荷
は寄生容量C1だけとなる。
また、回路ユニット1−1から回路ユニット1−2へデ
ータ信号を転送する場合には、クロックドバッファ1−
22が能動状態となって、同様にして、データ信号が転
送されることとなる。
ータ信号を転送する場合には、クロックドバッファ1−
22が能動状態となって、同様にして、データ信号が転
送されることとなる。
次に、第2の実施例について第2図を参照して説明する
。なお、第2図において第1図と同一物には同一符号を
付して詳しい説明を省略する。
。なお、第2図において第1図と同一物には同一符号を
付して詳しい説明を省略する。
本実施例において先の実施例と相違する点は、クロック
ドバッファ1−22のクロック入力部にOR回路1−1
9の出力をインバータ2−20によって反転させた信号
が与えられている点である。
ドバッファ1−22のクロック入力部にOR回路1−1
9の出力をインバータ2−20によって反転させた信号
が与えられている点である。
即ち、クロックドバッファ1−21と1−22とは制御
信号a1 r a2 * a3によってこれらの能動状
態が相補的に制御されるものとなっている。
信号a1 r a2 * a3によってこれらの能動状
態が相補的に制御されるものとなっている。
このように構成された第2の実施例の回路において、回
路ユニット1−2から回路ユニット1−1へデータ信号
を転送する場合は、制御信号a1a3 、a3の中の1
つの信号のみが論理値1に設定され、これが与えられる
出力バッファからデータ信号がバス1−15に出力され
る。また、これらの制御信号が入力されるOR回路1−
19は論理値1を出力する。この論理値1がクロックド
バッファ1−21のクロック入力部に与えられると、ク
ロックドバッファ1−21は能動状態となり、バス1−
15に出力された回路ユニット1−2からのデータ信号
をバス1−16を駆動して回路ユニット1−1に転送す
る。また、クロックドバッファ1−22のクロック入力
部にはOR回路1−19の出力をインバータ2−20に
より反転させた信号が与えられ、この場合、クロックド
バッファ1−22の出力はハイ・インピーダンス状態と
なる。一方、データ信号を受は取る側の回路ユニット1
−1において、制御信号bl + b2 + b3は
いずれも論理値Oに設定され、出力バッファ1−6.1
−7.1−8のいずれの出力もハイ・インピーダンス状
態となる。このため、クロックドバッファ1−21から
出力される回路ユニット1−2からのデータ信号が出力
バッファ1−6゜1−7.1−8の出力に干渉されるこ
となく、回路ユニット1−1の入力バッファ1−12.
1−13.1−14へ与えられることとなり、回路ユニ
ット1−1へのデータ信号の転送がなされることとなる
。
路ユニット1−2から回路ユニット1−1へデータ信号
を転送する場合は、制御信号a1a3 、a3の中の1
つの信号のみが論理値1に設定され、これが与えられる
出力バッファからデータ信号がバス1−15に出力され
る。また、これらの制御信号が入力されるOR回路1−
19は論理値1を出力する。この論理値1がクロックド
バッファ1−21のクロック入力部に与えられると、ク
ロックドバッファ1−21は能動状態となり、バス1−
15に出力された回路ユニット1−2からのデータ信号
をバス1−16を駆動して回路ユニット1−1に転送す
る。また、クロックドバッファ1−22のクロック入力
部にはOR回路1−19の出力をインバータ2−20に
より反転させた信号が与えられ、この場合、クロックド
バッファ1−22の出力はハイ・インピーダンス状態と
なる。一方、データ信号を受は取る側の回路ユニット1
−1において、制御信号bl + b2 + b3は
いずれも論理値Oに設定され、出力バッファ1−6.1
−7.1−8のいずれの出力もハイ・インピーダンス状
態となる。このため、クロックドバッファ1−21から
出力される回路ユニット1−2からのデータ信号が出力
バッファ1−6゜1−7.1−8の出力に干渉されるこ
となく、回路ユニット1−1の入力バッファ1−12.
1−13.1−14へ与えられることとなり、回路ユニ
ット1−1へのデータ信号の転送がなされることとなる
。
また、回路ユニット1−1がら回路ユニット1−2へデ
ータ信号を転送する場合は、データ信号を出力する側で
ある回路ユニット1−1の出力バッファ1−6.1−7
.1−8を夫々制御する制御信号b+ 、E)2 、b
3の中の1つの信号のみが論理値1に設定され、この論
理値1が与えられる出力バッファからデータ信号が出力
される。このデータ信号を入力する側である回路ユニッ
ト12の出力バッファ1−3.1−4.1−5を夫々制
御する制御信号a 1 r a3 + a3はいずれも
論理値0に設定され、出力バッファ1−3.1−4゜1
−5の出力はいずれもハイ・インピーダンス状態となる
。これら制御信号a1 + a2.a3が入力されるN
OR回路1〜19は論理値Oを出力し、これが与えられ
るクロックドバッファ1−21の出力はハイ・インピー
ダンス状態となり、OR回路1−19の出力を反転した
信号が与えられるクロックドバッファ1−22は能動状
態となる。従って、回路ユニット1−1から出力される
データ信号はバス1−16、クロックドバッファ1−2
2及びバス1−15を介して回路ユニット1−2へ転送
されることとなる。
ータ信号を転送する場合は、データ信号を出力する側で
ある回路ユニット1−1の出力バッファ1−6.1−7
.1−8を夫々制御する制御信号b+ 、E)2 、b
3の中の1つの信号のみが論理値1に設定され、この論
理値1が与えられる出力バッファからデータ信号が出力
される。このデータ信号を入力する側である回路ユニッ
ト12の出力バッファ1−3.1−4.1−5を夫々制
御する制御信号a 1 r a3 + a3はいずれも
論理値0に設定され、出力バッファ1−3.1−4゜1
−5の出力はいずれもハイ・インピーダンス状態となる
。これら制御信号a1 + a2.a3が入力されるN
OR回路1〜19は論理値Oを出力し、これが与えられ
るクロックドバッファ1−21の出力はハイ・インピー
ダンス状態となり、OR回路1−19の出力を反転した
信号が与えられるクロックドバッファ1−22は能動状
態となる。従って、回路ユニット1−1から出力される
データ信号はバス1−16、クロックドバッファ1−2
2及びバス1−15を介して回路ユニット1−2へ転送
されることとなる。
以上、第1及び第2の実施例において示したように、回
路ユニット1−1と回路ユニット1−2との間のデータ
信号の転送はクロックドバッファ1−21及び1−22
によりバスの途中で中継されて行なわれることとなる。
路ユニット1−1と回路ユニット1−2との間のデータ
信号の転送はクロックドバッファ1−21及び1−22
によりバスの途中で中継されて行なわれることとなる。
なお、第1及び第2の実施例においては、クロックドバ
ッファ1−21及び1−22はバスの途中の1箇所の中
継点にしか設けられていないが、バスの距離に応じて複
数の中継点に設けるようにしても良い。
ッファ1−21及び1−22はバスの途中の1箇所の中
継点にしか設けられていないが、バスの距離に応じて複
数の中継点に設けるようにしても良い。
[発明の効果コ
以上説明したように本発明は、3ステート・スタティッ
クバスの途中に中継用の逆並列接続された第1及び第2
のバッファを設け、負荷容量を分割したから、回路ユニ
ットの出力バッファが直接駆動する負荷を軽減すること
ができ、データ信号を高速に他の回路ユニットに転送す
ることができるという効果を有する。
クバスの途中に中継用の逆並列接続された第1及び第2
のバッファを設け、負荷容量を分割したから、回路ユニ
ットの出力バッファが直接駆動する負荷を軽減すること
ができ、データ信号を高速に他の回路ユニットに転送す
ることができるという効果を有する。
第1図は本発明の第1の実施例に係る半導体集積回路を
示す回路図、第2図は本発明の第2の実施例に係る半導
体集積回路を示す回路図である。 1−1.1−2.回路ユニット、1−3.14.1−5
.1−6.1−7.1−8.出力バッファ、1−9.1
−10.1−11.1−12゜1−13.1−14;入
力バッファ、1−15゜1−16.3ステート・スタテ
ィックバス、1−19.1−20.OR回路、1−21
.1−22;クロックドバッファ、2−20 、インバ
ータ、al l a3.a3.b、 、b2.b3:制
御信号、c、l c2:寄生容量
示す回路図、第2図は本発明の第2の実施例に係る半導
体集積回路を示す回路図である。 1−1.1−2.回路ユニット、1−3.14.1−5
.1−6.1−7.1−8.出力バッファ、1−9.1
−10.1−11.1−12゜1−13.1−14;入
力バッファ、1−15゜1−16.3ステート・スタテ
ィックバス、1−19.1−20.OR回路、1−21
.1−22;クロックドバッファ、2−20 、インバ
ータ、al l a3.a3.b、 、b2.b3:制
御信号、c、l c2:寄生容量
Claims (1)
- (1)複数の回路ユニットと、これら回路ユニット間を
接続しデータ信号を転送する3ステート・スタティック
バスとを有する半導体集積回路において、前記3ステー
ト・スタティックバスの途中に介挿され相互に逆並列接
続された第1及び第2のバッファと、前記データ信号の
転送方向に基づいて前記第1及び第2のバッファの能動
状態を制御する手段とを具備したことを特徴とする半導
体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3219489A JPH02211567A (ja) | 1989-02-10 | 1989-02-10 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3219489A JPH02211567A (ja) | 1989-02-10 | 1989-02-10 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02211567A true JPH02211567A (ja) | 1990-08-22 |
Family
ID=12352095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3219489A Pending JPH02211567A (ja) | 1989-02-10 | 1989-02-10 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02211567A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6448810B1 (en) | 1999-01-14 | 2002-09-10 | Nec Corporation | Bidirectional bus-repeater controller |
-
1989
- 1989-02-10 JP JP3219489A patent/JPH02211567A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6448810B1 (en) | 1999-01-14 | 2002-09-10 | Nec Corporation | Bidirectional bus-repeater controller |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100288038B1 (ko) | 초대규모집적에 적합한 파이프라인 반도체장치 | |
US6580288B1 (en) | Multi-property microprocessor with no additional logic overhead to shared pins | |
JPH02211567A (ja) | 半導体集積回路 | |
US4594654A (en) | Circuit for controlling external bipolar buffers from an MOS peripheral device | |
JPH02130662A (ja) | 情報処理システム | |
JPS62212860A (ja) | デ−タ転送回路 | |
JPS6269348A (ja) | デ−タ転送装置 | |
SU1767495A1 (ru) | Устройство дл вычислени симметрических булевых функций | |
JPS6368957A (ja) | 情報処理装置におけるデ−タ転送方式 | |
JPH04123217A (ja) | 外部端子の状態切換回路 | |
JPH02239357A (ja) | コンピュータインターフェイス | |
JPH0233646A (ja) | データ処理装置 | |
JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ | |
JPS59123957A (ja) | デジタル信号演算装置 | |
JPS6182455A (ja) | 半導体集積回路装置 | |
JPH0737143Y2 (ja) | ドライブ回路 | |
JPS6130300B2 (ja) | ||
JPS61153770A (ja) | 画像処理装置 | |
JPH01233649A (ja) | バス回路 | |
JPH0681158B2 (ja) | デ−タ転送制御装置 | |
JPS6339211A (ja) | ノンオ−バ−ラツプ回路 | |
JPS58199490A (ja) | 半導体集積回路 | |
JPH0934834A (ja) | 集積プロセッサ | |
JPS6358562A (ja) | 入出力チヤネル装置 | |
JPS63104155A (ja) | 電子計算機 |