JPS6339211A - ノンオ−バ−ラツプ回路 - Google Patents
ノンオ−バ−ラツプ回路Info
- Publication number
- JPS6339211A JPS6339211A JP61183681A JP18368186A JPS6339211A JP S6339211 A JPS6339211 A JP S6339211A JP 61183681 A JP61183681 A JP 61183681A JP 18368186 A JP18368186 A JP 18368186A JP S6339211 A JPS6339211 A JP S6339211A
- Authority
- JP
- Japan
- Prior art keywords
- output
- state
- inverter
- circuit
- inverters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、互いに′″Ｈ”期間が重ならない、二相ク
ロックを単相クロックより発生するノンオーバーラツプ
回路に関するものである。
ロックを単相クロックより発生するノンオーバーラツプ
回路に関するものである。
第２図は従来のノンオーパーラ・ノブ回路の一例を示す
回路図であり、図において、１は入力端子、２は入力が
入力端子１に接続されたインバータ、３．４は出力端子
、５は上記入力端子１および上記出力端子４を入力とす
るＡＮＤ回路、６は入力が上記ＡＮＤ回路５の出力に接
続されたインバータ、７は入力がこのインバータ６の出
力に接続され出力が上記出力端子３に接続されたインバ
ータ、８は入力が上記インバータ２の出力および上記出
力端子３に各々接続されたＡＮＤ回路、９は入力が上記
ＡＮＤ回路８の出力に接続されたインバータ、１０は入
力がこのインバータ９の出力に接続され出力が上記出力
端子４に接続されたインバータである。
回路図であり、図において、１は入力端子、２は入力が
入力端子１に接続されたインバータ、３．４は出力端子
、５は上記入力端子１および上記出力端子４を入力とす
るＡＮＤ回路、６は入力が上記ＡＮＤ回路５の出力に接
続されたインバータ、７は入力がこのインバータ６の出
力に接続され出力が上記出力端子３に接続されたインバ
ータ、８は入力が上記インバータ２の出力および上記出
力端子３に各々接続されたＡＮＤ回路、９は入力が上記
ＡＮＤ回路８の出力に接続されたインバータ、１０は入
力がこのインバータ９の出力に接続され出力が上記出力
端子４に接続されたインバータである。
次に動作について説明する。入力端子１に“Ｈ″が加え
られると、ＡＮＤ回路５の出力は、そのもう一方の人力
、即ち出ノｊ端子４の状態に拘らず“Ｉ７”となり、こ
の“Ｌ”が直列接続された２つのインバータ６．７を介
して、出力端子３に出力される。一方ＡＮＤ回路８はこ
の出力端子３に“Ｌ゛が出力されて初めて、入力端子１
の“Ｈ゛信号インバータ２により反転した“Ｌ”入力と
あわせてアクティブ状態となり、“Ｈ”を出力する。こ
の“Ｈ”状態は直列接続された２つのインバータ９．１
０を通して出力端子４に出力される。つまり出力端子３
が“Ｌ″になってしばらくの後出力端子４が′Ｈ″とな
る。
られると、ＡＮＤ回路５の出力は、そのもう一方の人力
、即ち出ノｊ端子４の状態に拘らず“Ｉ７”となり、こ
の“Ｌ”が直列接続された２つのインバータ６．７を介
して、出力端子３に出力される。一方ＡＮＤ回路８はこ
の出力端子３に“Ｌ゛が出力されて初めて、入力端子１
の“Ｈ゛信号インバータ２により反転した“Ｌ”入力と
あわせてアクティブ状態となり、“Ｈ”を出力する。こ
の“Ｈ”状態は直列接続された２つのインバータ９．１
０を通して出力端子４に出力される。つまり出力端子３
が“Ｌ″になってしばらくの後出力端子４が′Ｈ″とな
る。
また、入力端子１に“Ｌ”が加えられると、ＡＮＤ回路
８の出力はそのもう一方の入力、即ち出力端子３の状態
に拘らず“Ｌ”となり、この“Ｌ”レベルが直列接続さ
れた２つのインバータ９．１０を介して出力端子４に出
力される。一方ＡＮＤ回路５はこの出力端子４に“Ｌ”
が出力されて初めて、入力端子１による入力とあわせア
クティブ状態となり、“Ｈ”が出力される。この“Ｈ”
状態は直列接続された２つのインバータ６．７を通して
出力端子３に出力される。つまり出力端子４が“し”に
なって、しばらくの後出力端子３が“Ｈ”となる。
８の出力はそのもう一方の入力、即ち出力端子３の状態
に拘らず“Ｌ”となり、この“Ｌ”レベルが直列接続さ
れた２つのインバータ９．１０を介して出力端子４に出
力される。一方ＡＮＤ回路５はこの出力端子４に“Ｌ”
が出力されて初めて、入力端子１による入力とあわせア
クティブ状態となり、“Ｈ”が出力される。この“Ｈ”
状態は直列接続された２つのインバータ６．７を通して
出力端子３に出力される。つまり出力端子４が“し”に
なって、しばらくの後出力端子３が“Ｈ”となる。
この結果入力端子１に周期的に“Ｈ”と“Ｌ”とを操り
返す単相クロックを入力すれば、出力端子３と４には互
いに１Ｈ″期間が重ならない、ノンオーバーラツプの二
相クロックが得られる。
返す単相クロックを入力すれば、出力端子３と４には互
いに１Ｈ″期間が重ならない、ノンオーバーラツプの二
相クロックが得られる。
従来のノンオーバーラツプ回路は以上のように構成され
ているので、その回路の実現には、ＡＮＤ回路が必要で
、ＬＳＩ化する際にトランジスタ数が多くなる等の欠点
があった。
ているので、その回路の実現には、ＡＮＤ回路が必要で
、ＬＳＩ化する際にトランジスタ数が多くなる等の欠点
があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＡＮＤ回路なしに回路を構成でき、ＬＳＩし
た場合のトランジスタ数を少なくすることができるノン
オーバーラツプ回路を得ることを目的とする。
たもので、ＡＮＤ回路なしに回路を構成でき、ＬＳＩし
た場合のトランジスタ数を少なくすることができるノン
オーバーラツプ回路を得ることを目的とする。
この発明に係るノンオーバーラツプ回路は、信号入力が
“Ｈ”に固定された２つの３ステートインバータの出力
に、このインバータのし出力のドライブ能力より小さな
ドライブ能力をもつプルアップ抵抗を接続すると共に、
この２つの３ステートインバータの制御入力に対し、片
方は入力端子よりの信号を直接供給し、もう一方は入力
端子の信号をインバータにより反転したものを供給する
ようにしたものである。
“Ｈ”に固定された２つの３ステートインバータの出力
に、このインバータのし出力のドライブ能力より小さな
ドライブ能力をもつプルアップ抵抗を接続すると共に、
この２つの３ステートインバータの制御入力に対し、片
方は入力端子よりの信号を直接供給し、もう一方は入力
端子の信号をインバータにより反転したものを供給する
ようにしたものである。
この発明においては、２つの３ステートインバータの出
力端子は、その制御入力端子の状態に応じて、どちらか
が必ず“Ｌ”であり、もう一方はハイインピーダンス状
態であり、制御入力端子の状態が反転すると、この２つ
の出力の状態も入れ替わる。そしてこの２つの３ステー
トインバータ出力には実際には比較的大きなプルアップ
抵抗が接続されているので、３ステートインバータ出力
が“Ｌ”からハイインピーダンス状態になると、出力端
子はしばらく“Ｌ”を保った後、ゆっくりと“Ｈ”へ移
行する。従って２つの出力端子には互いに“Ｈ”期間が
重ならないノンオーバーラップ出力が得られる。
力端子は、その制御入力端子の状態に応じて、どちらか
が必ず“Ｌ”であり、もう一方はハイインピーダンス状
態であり、制御入力端子の状態が反転すると、この２つ
の出力の状態も入れ替わる。そしてこの２つの３ステー
トインバータ出力には実際には比較的大きなプルアップ
抵抗が接続されているので、３ステートインバータ出力
が“Ｌ”からハイインピーダンス状態になると、出力端
子はしばらく“Ｌ”を保った後、ゆっくりと“Ｈ”へ移
行する。従って２つの出力端子には互いに“Ｈ”期間が
重ならないノンオーバーラップ出力が得られる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるノンオーバーラツプ回路を
示し、図において、１は入力端子、２はこの入力端子１
に接続されたインバータ、３゜４は出力端子、１１はそ
の信号入力が“Ｈ”電源（Ｖｃｃ）に固定され、制御人
力１１ａが上記入力端子１に接続され、その出力が上記
出力端子３に接続された３ステートインバータ、１２は
その信号入力が“Ｈ゛電源ＶＣＣ）に固定され、制御人
力１２ａが上記インバータ２の出力に接続され、その出
力が上記出力端子４に接続された３ステートインバータ
、１３は出力端子３に接続されたプルアップ抵抗、１４
は出力端子４に接続されたプルアップ抵抗であり、該両
抵抗１３．１４は、３ステートインバータ１１．１２の
“Ｌ”出力の際のドライブ能力より弱いプルアップ能力
となるように比較的大きな抵抗値のものが用いられてい
る。
図は本発明の一実施例によるノンオーバーラツプ回路を
示し、図において、１は入力端子、２はこの入力端子１
に接続されたインバータ、３゜４は出力端子、１１はそ
の信号入力が“Ｈ”電源（Ｖｃｃ）に固定され、制御人
力１１ａが上記入力端子１に接続され、その出力が上記
出力端子３に接続された３ステートインバータ、１２は
その信号入力が“Ｈ゛電源ＶＣＣ）に固定され、制御人
力１２ａが上記インバータ２の出力に接続され、その出
力が上記出力端子４に接続された３ステートインバータ
、１３は出力端子３に接続されたプルアップ抵抗、１４
は出力端子４に接続されたプルアップ抵抗であり、該両
抵抗１３．１４は、３ステートインバータ１１．１２の
“Ｌ”出力の際のドライブ能力より弱いプルアップ能力
となるように比較的大きな抵抗値のものが用いられてい
る。
次に動作について説明する。
上記のように構成されたノンオーバーラップ回路におい
ては、入力端子１が“Ｈ”の場合、３ステートインバー
タ１１はハイインピーダンス状態となり、一方の３ステ
ートインバータ１２はその制御人力１２ａに入力端子１
の状態をインバータ２により反転した信号が加わるため
イネーブルされ、信号入力“Ｈ”の反転、つまり“Ｌ”
を出力する。
ては、入力端子１が“Ｈ”の場合、３ステートインバー
タ１１はハイインピーダンス状態となり、一方の３ステ
ートインバータ１２はその制御人力１２ａに入力端子１
の状態をインバータ２により反転した信号が加わるため
イネーブルされ、信号入力“Ｈ”の反転、つまり“Ｌ”
を出力する。
また入力端子ｌが“Ｌ”の場合、３ステートインバータ
エ２はその制御人力１２ａに入力端子ｌの状態をインバ
ータ２により反転した信号が加わるためハイインピーダ
ンス状態となり、一方の３ステートインバータ１１は信
号入力“Ｈ”の反転つまり′Ｌ”を出力する。
エ２はその制御人力１２ａに入力端子ｌの状態をインバ
ータ２により反転した信号が加わるためハイインピーダ
ンス状態となり、一方の３ステートインバータ１１は信
号入力“Ｈ”の反転つまり′Ｌ”を出力する。
このように２つの３ステートインバータは入力端子１の
状態に応じて相補的に“Ｌ”とハイインピーダンス状態
をとることになる。入力端子１の状態が反転した場合、
出力端子３．４は各々比較的大きなプルアップ抵抗１３
．１４が接続されているので、実際にはハイインピーダ
ンス状態となる代わりに“Ｌ”をしばらく保った後、ゆ
っくりと“Ｉ（”へ移行することになる。
状態に応じて相補的に“Ｌ”とハイインピーダンス状態
をとることになる。入力端子１の状態が反転した場合、
出力端子３．４は各々比較的大きなプルアップ抵抗１３
．１４が接続されているので、実際にはハイインピーダ
ンス状態となる代わりに“Ｌ”をしばらく保った後、ゆ
っくりと“Ｉ（”へ移行することになる。
これにより、出力端子３．４の“Ｈ”出力期間が互いに
重ならないノンオーバーラップ回路を提供できる。
重ならないノンオーバーラップ回路を提供できる。
以上のように、この発明によれば、２つの３ステートイ
ンバータと１つのインバータおよび２つのプルアップ抵
抗により、ノンオーバーラップ回路を構成したので、Ａ
ＮＤ回路が不要で、かつＬＳＩ化した際のトランジスタ
数の少ないノンオーバーラツプ回路が得られるという効
果がある。
ンバータと１つのインバータおよび２つのプルアップ抵
抗により、ノンオーバーラップ回路を構成したので、Ａ
ＮＤ回路が不要で、かつＬＳＩ化した際のトランジスタ
数の少ないノンオーバーラツプ回路が得られるという効
果がある。
第１図は、この発明の一実施例によるノンオーバーラッ
プ回路を示す回路図、第２図は従来のノンオーバーラツ
プ回路を示す回路図である。 図において、１は入力端子、２はインバータ、３．４は
出力端子、１１．１２は３ステートインバータ、ｌｌａ
、１２ａは制御入力、１３．１４はプルアップ抵抗、Ｖ
ＣＣは電源である。
プ回路を示す回路図、第２図は従来のノンオーバーラツ
プ回路を示す回路図である。 図において、１は入力端子、２はインバータ、３．４は
出力端子、１１．１２は３ステートインバータ、ｌｌａ
、１２ａは制御入力、１３．１４はプルアップ抵抗、Ｖ
ＣＣは電源である。
Claims (2)
- （１）単相クロックが入力され、該単相クロックより互
いに“Ｈ”期間が重ならない二相クロックを発生する回
路であって、 信号入力が“Ｈ”レベルに固定された２つの３ステート
インバータと、 この２つの３ステートインバータの一方の制御入力に直
接接続され上記単相クロックが入力される入力端子と、 この入力端子と上記２つの３ステートインバータの他方
の制御入力間に接続されたインバータと、上記２つの３
ステートインバータの出力に各々接続され各々プルアッ
プ抵抗によってプルアップされた２つの出力端子とを備
えたことを特徴とするノンオーバーラップ回路。 - （２）上記プルアップ抵抗は、上記３ステートインバー
タの“Ｌ”出力のドライブ能力より弱いプルアップ能力
を有することを特徴とする特許請求の範囲第１項記載の
ノンオーバーラップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183681A JPS6339211A (ja) | 1986-08-04 | 1986-08-04 | ノンオ−バ−ラツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183681A JPS6339211A (ja) | 1986-08-04 | 1986-08-04 | ノンオ−バ−ラツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339211A true JPS6339211A (ja) | 1988-02-19 |
Family
ID=16140062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183681A Pending JPS6339211A (ja) | 1986-08-04 | 1986-08-04 | ノンオ−バ−ラツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339211A (ja) |
-
1986
- 1986-08-04 JP JP61183681A patent/JPS6339211A/ja active Pending
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