JPS6358562A - 入出力チヤネル装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 イメージ（画像）データのような大量のデータを転送す
るために、バスインタフェース、制御プログラム用のメ
モリをそれぞれ共有する２つのプロセッサを設け、高い
柔軟性と信頼性とをもつ高速の人出力制御を行う。

（産業上の利用分野〕 本発明は、イメージ処理を行うシステムにおいて、イメ
ージ処理装置と入出力装置との間に設けられ、イメージ
データの大量かつ高速の転送を行う入出力チャネル装置
に関する。

〔従来の技術〕

イメージ処理を行うシステムにおいて、イメージデータ
の入出力の転送制御を行う入出力チャネル装置は、従来
、第７図Ａ乃至已に例示するような構成を備えていた。

すなわち、大量のイメージデータについて高速人出力を
行うため、第７図Ａに示すようにそのほとんどを高速の
論理回路で構成してきた。しかし。

イメージデータは１画面に１メガバイト程度の量があり
、論理回路の規模が大きい割りに、転送能力はＤＭＡＣ
（ダイレクトメモリアクセスコントローラ）程度にしか
ならなかった。

また論理回路だけで構成された入出力チャネル装置は、
ｌ１０（入出力装置）のタイミング制御の大部分を、オ
ペレーティングシステム（Ｏ３）のＩ１０ハンドラにま
かせるため、■１０ハンドラ及びＣＰＵに多大な負担を
かけるものであった。

さらにＩｌｏを２例えば他社製のプリンタやスキャナー
に変更した場合、タイミング制御が大きく変わり、Ｉ１
０ハンドラを作り直す必要があり。

またイメージ処理においては、ビット単位の操作を行う
ためのビットバウンダリ　（ビット単位で境界付ける）
を実行することが要求されるが、論理回路で構成されて
いるため、タイミング制御やビットバウンダリが固定的
なあるいはかなり制限された。すなわち柔軟性に欠ける
ものとなっていた。

ところで、第７図Ａの従来例における上記の欠点を解決
するためには、ファームプロセッサを使用する方法があ
る。これは、ファームプログラムにより、タイミング制
御と転送機能の制限を解消するものである。

人出力チャネル装置のファームプロセッサとしては、多
くの場合、マイクロコンピュータチップが使用されるが
、どのようなマイクロコンピュータチップを選択するか
で、入出力チャネル装置の構成が変わって（る。

第７図Ｂに、８ビットＭＰＵ　（マイクロプロセッサ）
を用いた例を示す、この構成では、大量データの高速転
送、特にイメージデータでは処理能力が不足し、しかも
、アドレス空間が小さいため。

データ転送部を論理回路で構成して、ファームプロセッ
サはタイミング制御と、データ転送部へパラメータを渡
す制御のみを行うようにしている。

この例では、タイミング制御は解決されるが。

転送機能はデータ転送部が論理回路でつくられているた
め、前記の欠点は解消できない。しかもこの場合の総ロ
ジック数は第７図Ａの構成に８ピノ）ＭＰＵのファーム
プロセッサが増えただけのことになる。

この欠点を解消するためには、データ転送部をＬＳＩ化
するか汎用のＤＭＡＣを使う方法があるが、ＬＳＩ化は
開発に時間がかかり、専用に作る場合ピントＢ　ｌ　ｔ
　　（Ｂｉｔ　Ｂｌｔビットプロツクトランスファ　ビ
ット単位の転送）機能も入れようとするので複雑化する
。また、ＤＭＡＣでは、８ビットＤＭＡＣを使用した場
合、スピードとアドレス空間のサイズとが不足する。そ
のため１６ビツ）ＤＭＡＣで構成すると、第７図Ｃのよ
うな構成となる。この場合、１６ビツトＤＭＡＣは１６
ビツトＣＰＵアーキテクチヤで設計されているため。

８ピントＭＰＵとの接合が難しく、またデータ転送部の
大部分がＤＭＡＣに置き換わっても、まだ論理回路で構
成される部分があるため転送機能に多少の制限が残る欠
点がある。

そこで、８ビットＭＰＵではなしに、１６ビツ）ＭＰＵ
で構成すると第７図りの様になる。この場合、１６ビツ
トＤＭＡＣとの接合も簡単で内部構成もすっきりしたも
のになるが、制御バスとデータバスを共有するため、大
量のデータが転送されると１６ビツトＭＰＵによる制御
が妨げられ。

また論理回路で構成される部分があるため、転送機能に
制限が残る欠点がある。

そこで、１６ビツトＭＰＵだけで入出力チャネル装置を
構成した例を第７図已に示す。この場合は、８ビットＭ
ＰＵと違い広いアドレス空間と処理能力の高さにより、
前記の構成を殆どＭＰＵの機能で置き換えることができ
、データ転送部のロジックも、ファームプログラムが担
って、データの転送を直接制御するので、付加的ハード
ウェアはＩｌｏへのデータバッファのみ＝となり、大量
データの高速転送とタイミング制御ができる。特に転送
機能をファームプログラムが直接制御するので柔軟性が
高められる。

〔発明が解決しようとする問題点〕 第７図Ｅに示す従来例の入出力チャネル装置は。

多くの利点をもつ反面、複数のＩｌｏが接続された場合
に処理が繁雑になり、処理能力が不足するという問題が
あり、さらにＤＭＡによる転送ではないために転送速度
が遅いという問題があった。

〔問題点を解決するための手段とその作用〕本発明は、
バスインタフェースに結合した共通のデータバスとアド
レスバスに２つのマイクロプロセッサを設け、２つのマ
イクロプロセッサがファームプログラム、複数の入出力
装置及びバスインタフェースを共有する構成とすること
により大量のデータを高速に転送処理できるようにする
ものである。

第１図は１本発明の入出力チャネル装置の原理的構成を
示すブロック図であり、３１はバスインタフェース、３
２は制御用プログラムを記ｔαするメモリ、３３．３４
はマイクロプロセッサ、３５゜３６はＩ１０バッファ、
３７はアドレスバス、３８はデータバス、３９は入出力
データバスを表す。

ＣＰＵバス等のバス４０．４１からのデータは。

バスインクフェース３１からデータバス３８を介してプ
ロセッサ３３．３４で処理され、Ｉ１０バッファ３５．
３６にデータバス３９を介して転送される。Ｉ１０バッ
ファ３５．３６からは各Ｉ１０装置に線４２，４３を経
てデータが送られる。

Ｉ１０装置からのデータは、■１０バッファ３５．３６
．データバス３９．プロセッサ３３，３４、データバス
３８．バスインタフェース３１という経路で転送が行わ
れる。

プロセッサ３３．３４における処理は、共有するメモリ
２に格納された制御プログラムによる制御のもとに、バ
スインタフェース３１や１／○装置等のシステム資源を
共有して実行される。また。

制御プログラムの組み方により、２つのプロセッサを２
分の１の均等割りに動作させたり、２つで１個のプロセ
ッサのようにも動作させることもでき２片方のプロセッ
サがダウンした場合にもシステム資源を共有し、制御プ
ログラムも共有できる状態にあるため、処理能力を低下
させながらもチャネル装置自体の処理能力をＩ！続でき
るため、信鯨性を上げることができる。

（実施例〕 本発明の実施例を第２図に示す。第２図において、１は
ＣＰＵバス、２はイメージバス、３はＣＰＵバスインタ
フェース、４はイメージバスインタフェース、５はＲＡ
Ｍ（ランダムアクセスメモリ）、６はＲＯＭ　（リード
オンリーメモリ）。

１３はＣＰＵバス用データバス、１４はＣＰＵバス用ア
ドレスバス、１５はイメージバス用アドレスバス、１６
はイメージバス用データバス、７゜８．９．１０．２５
．２６は双方向バッファ、１１．１２はマルチプレクサ
、１．７．１８はローカルＲＡＭ、１９．２０はマイク
ロプロセッサ、２１．２４はプロセッサデータバス、２
２．２３はプロセッサアドレスバス、２７．２８は１／
○バインタフエース４の２種のバスにチャネル装置が接
続されている。これは１通常のＣＰＵバスでは大量のイ
メージデータを高速に処理できないため。

イメージ用のバスをシステムが持つ構成となっている。

これにより、ＣＰＵからのチャネル制御命令は、ＣＰＵ
バスインタフェース３に接続されているＲＡＭ５に格納
され、ファームプロセッサである２つのマイクロプロセ
ッサ１９．２０で実行される。

このＲＡＭ５は、２つのマイクロプロセッサ１９．２０
から読み書きできるので、ＣＰＵとのチャネル制御命令
の通信で使用される領域を除いた領域は、２つのプロセ
ッサ間の通信に使用される。

ファームプログラムを格納するＲＯＭ６は、イメージバ
スインタフェース４側に接続され、２つのマイクロプロ
セッサ１９．２０に共有される。

ファームプロセッサは、実行すべきプログラムを自分の
ローカルＲＡＭ１７．１８に読み込んで実行するので、
ｃｐｕバス１３．１４．イメージで　バス用アドレスバ
ス１５．イメージハス用データバス１６．Ｉ１０データ
バス２９に出るのは、イメージデータの転送とチャネル
制御命令の受けとりとプロセッサ間通信のみになり、２
つのマイクコプロセッサ間競合を低くおさえられる。ま
た。

１１０回路を共有することにより一方のマイクロプロセ
ッサがダウンしても処理を継続できる。さらに、マイク
ロプロセッサが制御、転送のほとんどをプログラムで処
理しているので柔軟性を持つ。

また２つのマイクロプロセッサは完全に独立して動いて
いるので、並列処理により処理能力が高く。

かつＣＰＵからはチャネル制御命令を渡すだけなので１
つの高性能ファームプロセッサとしか見えない。

第２図の入出力チャネル装置の制御例の状態を。

第３図乃至第６図に示す、各図において、第２図の構成
要素を一部省略して示しているが、実際は第２図の構成
要素を備えるものである。

第３図の場合、Ａの経路によりＲＯＭ６からマイクロプ
ロセッサ１９．２０のローカルＲＡＭｌ７．１８にファ
ームプログラムを転送しておき。

Ｂ、Ｃの経路でＩ１０装置を各マイクロプロセッサが個
別に制御する。このように制御すると、入出力チャネル
装置の転送負荷は１／２になり、チャネルが２個の場合
、ファームプログラムはタスク等の繁雑な処理をしない
でもよい。

次に第４図は、第３図の動作中に１片方のマイクロプロ
セッサ２０が障害等でダウンした場合を示す、この時、
各マイクロプロセッサはＲＯＭ６を共有しているので、
ダウンしたマイクロプロセッサ２０が実行していたファ
ームプログラムを経路Ａにより正常に動作しているプロ
セッサ１９が取り込んで、経路Ｂによりタスクをかけて
２つの１１０を制御する。

また、第５図の場合、複数のＩｌｏが接続され。

各マイクロプロセッサ１９．２０により制御されるが、
各１１０の転送負荷（たとえば１表示装置やプリンタ等
はそれぞれ必要とされる転送速度が相違する）に応じて
、ファームプログラムにより。

各マイクロプロセッサ１９．２０が分担するＩｌｏの個
数を変更する制御が行われることを示す。

第５図では、マイクロプロセッサ１９が３個のＩｌｏを
制御し、マイクロプロセッサ２０が１個の１１０を制御
する。

第６図は、ある１つのＩｌｏの転送負荷が大きい場合に
、その１７．０の転送を２つのマイクロプロセッサ１９
．２０で処理する制御を示す。

この場合、マイクロプロセッサ１９が経路Ａによりロー
カルＲＡＭ１７でデータを受取っている時に、マイクロ
プロセッサ２０はローカルＲＡＭ１８からの処理データ
を経路Ｂを介してＩ１０バフファ２８へ送出し１次のサ
イクルでは、マイクロプロセッサ１９と２０は、それぞ
れ経路す、　　ａを介してデータの送出、受取りを行う
（なお、データ転送はＩ１０側から送られたものを、Ｃ
ＰＵ。

イメージバス側へ転送することも当然に行われる）。

第６図の場合、システムバス、■１０に同時に転送を行
っている様に見え、最高速の転送となる。

また、バスとＩｌｏの転送速度差がある場合もローカル
ＲＡＭへのバッファリングである程度その差を吸収でき
る。

このように、第２図の構成によりファームプログラムで
Ｉ１０制御の負荷を動的に変えることができ転送機能に
柔軟性を持つことができる。

〔発明の効果〕

本発明によれば、入出力チャネル装置をファームプログ
ラム、■１０装置、バスインタフェース資源を共有する
２つのマイクロプロセッサを使用することにより大量、
高速のデータ転送能力を保ちながら簡単な制御インタフ
ェースによりＩｌｏの変更に柔軟に対応でき、信頼性を
高めることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の実施
例の構成図、第３図乃至第６図は第２図の構成による各
種の制御例の状態図、第７図Ａ乃至Ｅはそれぞれ従来例
のブロック構成図である。 第１図において。 ３１：バスインタフェース ３２：メモリ ３３．３４：プロセッサ ３５．３６　：　Ｔ１０バンフア ３７：アドレスバス ３８：データバス ３９：人出力データバス 特許出願人バナファコム株式会社 代　理　人　弁理士　長谷用　文　廣（外１名）Ｓ　　
　　　　　　〉、 球　　球 −７−一一一

Claims (1)

【特許請求の範囲】
1. イメージデータ等の大量のデータを転送する入出力チャ
   ネル装置において、バスインタフェース（３１）に結合
   した共通のデータバス（３８）とアドレスバス（３７）
   とに接続された２つのプロセッサ（３３、３４）を設け
   、さらに前記２つのプロセッサ（３３、３４）と複数の
   入出力装置との間に共通の入出力データバス（３９）を
   設けると共に、２つのプロセッサは制御用プログラムを
   記憶するメモリ（３２）と複数の入出力装置及びバスイ
   ンタフェースを共有することを特徴とする入出力チャネ
   ル装置。