WO2019092941A1 - チューナ装置、テレビジョン受像機、制御方法およびプログラム - Google Patents

チューナ装置、テレビジョン受像機、制御方法およびプログラム Download PDF

Info

Publication number
WO2019092941A1
WO2019092941A1 PCT/JP2018/029564 JP2018029564W WO2019092941A1 WO 2019092941 A1 WO2019092941 A1 WO 2019092941A1 JP 2018029564 W JP2018029564 W JP 2018029564W WO 2019092941 A1 WO2019092941 A1 WO 2019092941A1
Authority
WO
WIPO (PCT)
Prior art keywords
tuner
circuit
frequency
video
signal
Prior art date
Application number
PCT/JP2018/029564
Other languages
English (en)
French (fr)
Inventor
顕知 佐竹
尾関　浩明
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Publication of WO2019092941A1 publication Critical patent/WO2019092941A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/16—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards

Definitions

  • the present disclosure relates to a tuner device provided in, for example, a television receiver.
  • a tuner device provided in a television receiver (hereinafter referred to as a television), a tuner device having a tuner IC (Integrated Circuit) and a bus repeater has been proposed (see Patent Document 1). By using this bus repeater, noise received by the tuner IC can be suppressed.
  • a tuner IC used for such a tuner device, a tuner IC having an automatic gain control function has been proposed (see Patent Document 2).
  • the present disclosure provides a tuner device that suppresses the reduction in performance such as interference resistance and processing speed.
  • a tuner apparatus receives a broadcast wave via an antenna, and generates and outputs an intermediate frequency signal by converting the frequency of the received broadcast wave to another frequency;
  • the audio / video processing circuit that outputs an audio / video signal by performing demodulation and decoding on the intermediate frequency signal output from the tuner circuit, and the tuner circuit and the audio / video processing circuit are connected via a bus.
  • a control circuit for controlling the tuner circuit and the video and audio processing circuit wherein the tuner circuit further has an automatic gain control function, and the signal level of the intermediate frequency signal output to the video and audio processing circuit is The target level is adjusted by the automatic gain control function, and the control circuit causes the tuner circuit to stop the output of the intermediate frequency signal.
  • the clock frequency for controlling the tuner circuit and the video / audio processing circuit is switched to the first frequency via the bus, and the tuner circuit converts the intermediate frequency signal to the first frequency.
  • the clock frequency is switched to a frequency lower than the first frequency.
  • the tuner device of the present disclosure can suppress degradation in performance such as interference tolerance and processing speed.
  • FIG. 1 is a block diagram showing an example of the configuration of a conventional tuner apparatus.
  • FIG. 2 is a block diagram showing an example of the configuration of a tuner IC having an automatic gain control function.
  • FIG. 3 is a diagram for explaining a problem assumed from the conventional tuner device.
  • FIG. 4 is a block diagram showing the configuration of a television provided with the tuner device in the first embodiment.
  • FIG. 5 is a block diagram showing an example of the configuration of the tuner apparatus in the first embodiment.
  • FIG. 6 is a circuit configuration diagram showing an example of the configuration of the capacitance switching unit according to the first embodiment.
  • FIG. 7 is a flow chart showing an example of the processing operation of the CPU of the tuner device in the first embodiment.
  • FIG. 8 is a block diagram showing an example of a configuration of a tuner apparatus in the second embodiment.
  • FIG. 9 is a flow chart showing an example of the processing operation of the CPU of the tuner device in the second embodiment.
  • FIG. 10 is a block diagram showing an example of the configuration of the tuner apparatus of the present disclosure.
  • FIG. 1 is a block diagram showing an example of the configuration of a conventional tuner apparatus.
  • tuner apparatus 900 shown in the above-mentioned patent document 1 receives a broadcast wave via antenna 990, selects a signal of a partial frequency band included in the broadcast wave, and selects a frequency relative to the signal of that frequency band. Processes such as conversion, demodulation and decoding. As a result, the tuner apparatus 900 generates and outputs a video and audio signal indicating video and audio.
  • Such a tuner apparatus 900 includes a tuner IC 910, a demodulation IC 920, a decoder IC 930, and a CPU 940.
  • Tuner IC 910 receives a broadcast wave via antenna 990, selects a signal of a partial frequency band included in the broadcast wave, and performs an integrated circuit that performs processing such as frequency conversion on the signal of the frequency band It is.
  • Such tuner IC 910 includes an amplifier 911 and an I / O unit 912.
  • the I / O unit 912 performs signal input and output with the demodulation IC 920.
  • the amplifier 911 amplifies the signal level of the intermediate frequency signal, and outputs the intermediate frequency signal of the amplified signal level to the demodulation IC 920.
  • the intermediate frequency signal is a signal generated by converting the frequency band of the signal selected as described above to another frequency band.
  • the demodulation IC 920 is an integrated circuit that generates a transport stream by demodulating the intermediate frequency signal output from the tuner IC 910, and outputs the transport stream to the decoder IC 930.
  • Such a demodulation IC 920 includes an AGC detection unit 921, a bus repeater 922, an I / O unit 923, and an I / O unit 924.
  • An AGC (Automatic Gain Control) detection unit 921 detects the signal level of the intermediate frequency signal output from the tuner IC 910, and determines a gain for amplifying the signal level to a target level. Then, the AGC detection unit 921 adjusts the signal level of the intermediate frequency signal output from the tuner IC 910 to a target level by outputting a signal corresponding to the gain to the amplifier 911 of the tuner IC 910. That is, an automatic gain control function is realized by the AGC detection unit 921 and the amplifier 911.
  • the I / O unit 923 performs signal input and output with the I / O unit 912 of the tuner IC 910 via a bus.
  • the I / O unit 924 performs input and output of signals with the CPU 940 and the decoder IC 930 via a bus.
  • the bus repeater 922 switches between connection and disconnection of a bus used for communication between the CPU 940 and the tuner IC 910. That is, the bus repeater 922 connects the bus on the tuner IC side and the bus on the CPU 940 side. Thus, the bus repeater 922 connects the CPU 940 to the I / O unit 912 of the tuner IC via the I / O unit 924, the bus repeater 922 and the I / O unit 923 of the demodulation IC 920. Also, the bus repeater 922 disconnects the tuner IC 910 from the communication via the CPU 940 bus by disconnecting the bus.
  • the decoder IC 930 is an integrated circuit that generates a video and audio signal by decoding the transport stream output from the demodulation IC 920, and outputs the generated video and audio signal to a speaker and a display. A video is displayed on the display by this video and audio signal, and an audio is output from the speaker. Also, the decoder IC 930 includes an I / O unit 931. The I / O unit 931 performs signal input and output with the CPU 940 and the demodulation IC 920 via a bus.
  • a CPU (Central Processing Unit) 940 includes an I / O unit 941.
  • the I / O unit 941 performs signal input and output with the demodulation IC 920 and the decoder IC 930 via a bus. That is, the CPU 940 accesses each of the demodulation IC 920 and the decoder IC 930 via this bus to control these integrated circuits. Further, when the bus is connected by the bus repeater 922 of the demodulation IC 920, the CPU 940 accesses the tuner IC 910 via the demodulation IC 920 and controls the tuner IC 910.
  • the tuner device 900 In such a tuner device 900, noise connection to the tuner IC can be suppressed by connection and disconnection of the bus by the bus repeater 922, and the tuner device 900 can be started at high speed. That is, by setting the clock frequency (also referred to as a bus clock) for the CPU 940 to control each IC via the bus to a high frequency, the tuner device 900 can be started at high speed.
  • the bus repeater 922 connects the bus on the tuner IC 910 side and the bus on the CPU 940 side. Then, when the startup of the tuner apparatus 900 is completed and the tuner IC 910 starts outputting an intermediate frequency signal, the bus repeater 922 disconnects the bus.
  • the tuner IC 910 is disconnected from the communication via the CPU 940 bus.
  • the CPU 940 controls the demodulation IC 920 and the decoder IC 930 via the bus with the clock frequency set to a high frequency, the interference from the bus to the tuner IC 910 can be suppressed. That is, noise received by the tuner IC 910 can be suppressed.
  • FIG. 2 is a block diagram showing an example of the configuration of a tuner IC having an automatic gain control function.
  • Tuner IC 800 receives a broadcast wave via antenna 990, and selects a signal of a partial frequency band included in the broadcast wave. That is, the tuner IC 800 performs channel selection. Then, tuner IC 800 generates and outputs an intermediate frequency signal by converting the frequency band of the selected signal into another frequency band.
  • Such tuner IC 800 includes an amplifier 801, a first filter 802, a mixer 803, a transmitter 804, a second filter 805, an amplifier 806, an ADC 807, a DSP 810, a DAC 821, and an I / O. And a ROM 823 and a RAM 824.
  • the amplifier 801 amplifies the signal level of the broadcast wave received via the antenna 990 and outputs the signal level to the first filter 802.
  • the first filter 802 is, for example, a band pass filter having a tuning circuit, and, for example, selects and outputs a signal of a frequency band of a designated channel from the broadcast wave. Channel selection is performed by this.
  • the frequency band is 557.143 ⁇ 3 MHz or the like.
  • the transmitter 804 outputs a signal of a designated frequency.
  • the designated frequency is 561.143 MHz.
  • the mixer 803 mixes the signal output from the first filter 802 with the signal output from the transmitter 804 to output an intermediate frequency signal according to the difference between the frequencies of those signals.
  • this intermediate frequency signal is composed of the same layer component and the orthogonal component, for example, the frequencies of the intermediate frequency signal are 4 ⁇ 3 MHz and 1118.286 ⁇ 3 MHz.
  • the second filter 805 is, for example, a low pass filter, removes high frequency components included in the intermediate frequency signal output from the mixer 803, and outputs an intermediate frequency signal from which the high frequency components have been removed.
  • the frequency of the intermediate frequency signal output from the second filter 805 is 4 ⁇ 3 MHz.
  • the amplifier 806 amplifies the signal level of the intermediate frequency signal output from the second filter 805 according to the control from the DSP 810.
  • An ADC (Analog to Digital Converter) 807 converts an analog signal that is an intermediate frequency signal into a digital signal and outputs the digital signal to the DSP 810.
  • a DSP (Digital Signal Processor) 810 performs digital signal processing on the intermediate frequency signal which is a digital signal output from the ADC 807, and outputs the intermediate frequency signal subjected to the signal processing to the DAC 821.
  • Such a DSP 810 has an AGC detection unit 811, an analog demodulation unit 812, and a DC removal unit 813.
  • the AGC detection unit 811 corresponds to the AGC detection unit 921 shown in FIG. That is, the AGC detection unit 811 detects the signal level of the intermediate frequency signal output from the ADC 807, and determines the gain for amplifying the signal level to the target level. Then, the AGC detection unit 811 adjusts the signal level of the intermediate frequency signal output from the ADC 807 to a target level by outputting a signal corresponding to the gain to the amplifier 806. That is, an automatic gain control function is realized by the AGC detection unit 811 and the amplifier 806.
  • the analog demodulation unit 812 demodulates the analog broadcast signal.
  • a DC (Direct Current) removing unit 813 removes a DC component from the digital broadcast signal included in the intermediate frequency signal.
  • a DAC (Digital to Analog Converter) 821 converts an intermediate frequency signal of the digital signal output from the DSP 810 into an analog signal and outputs it.
  • a random access memory (RAM) 824 and a read only memory (ROM) 823 are recording media for storing software programs to be executed by the DSP 810, control information, and the like.
  • the I / O unit 822 performs signal input and output via a bus between the DSP 810 and a processing circuit such as a CPU.
  • the tuner IC 800 which is a recent tuner IC, includes the AGC detection unit 811, that is, has an automatic gain control function. Therefore, tuner IC 800 adjusts the signal level of the intermediate frequency signal to the target level without receiving a signal from another circuit such as demodulation IC 920 shown in FIG.
  • the inventors have found that when the tuner IC 800 shown in FIG. 2 is used instead of the tuner IC 910 in the conventional tuner device 900 shown in FIG. 1, the performance of the tuner device is degraded.
  • FIG. 3 is a diagram for explaining a problem assumed from the conventional tuner device.
  • Tuner apparatus 700 has the same configuration as tuner apparatus 900 shown in FIG. 1, but includes tuner IC 800 shown in FIG. 2 instead of tuner IC 910 shown in FIG. 1.
  • FIG. 3 shows only some components of tuner IC 800 for the sake of clarity, tuner IC 800 also includes components such as mixer 803 as shown in FIG. .
  • tuner apparatus 700 since the tuner IC 800 is provided with the AGC detection unit 811, it is not necessary to provide the AGC detection unit 921 having the same function as the AGC detection unit 811 in the demodulation IC. Accordingly, tuner apparatus 700 includes demodulation IC 850 having no AGC detection unit 921 instead of demodulation IC 920 having AGC detection unit 921 shown in FIG.
  • tuner device 700 has a problem that the performance is degraded. That is, the tuner device 700 can not start at high speed, or the tuner IC 800 is susceptible to noise from the bus. When tuner IC 800 receives noise, the quality of video and audio output from the television equipped with tuner device 700 is degraded.
  • the bus is disconnected by bus repeater 922.
  • the tuner IC 800 is disconnected from the communication via the bus of the CPU 940, that is, the communication by the high frequency clock, so that the noise received from the bus by the tuner IC 800 can be reduced.
  • the CPU 940 can not obtain a gain signal indicating the gain determined by the AGC detection unit 811 because the AGC detection unit 811 is provided in the tuner IC 800.
  • CPU 940 identifies the signal strength of the broadcast wave being received via antenna 990 based on this gain signal, and displays an indicator (ie, RSSI: Received Signal Strength Indicator) indicating the signal strength of the television. It can be displayed on the display together with the broadcast wave image. However, if the bus is disconnected to reduce the noise of the tuner IC 800, this indicator can not be displayed. In other words, to display the indicator, the noise of the tuner IC 800 can not be reduced. That is, the interference resistance of the tuner IC 800 is reduced.
  • RSSI Received Signal Strength Indicator
  • the clock frequency for the CPU 940 to control each IC via the bus may be set low. Thereby, the noise can be reduced.
  • the tuner apparatus 700 can not be started at high speed.
  • the DSP 810 of the tuner IC 800 performs digital signal processing on the intermediate frequency signal by executing a software program. Therefore, at startup, the DSP 810 needs to communicate with the CPU 940 via the bus, read the software program, and write it to the RAM 824. Furthermore, at the time of initialization of the tuner device 700, the DSP 810 needs to communicate with the CPU 940 via the bus, receive data for changing the control or characteristics of digital signal processing, and write the data in the RAM 824. However, if the clock frequency is low, it takes time to receive data at the time of activation and initialization.
  • the tuner device 700 there is a problem in that the disturbance resistance of the tuner IC is reduced or the start is delayed.
  • a tuner apparatus receives a broadcast wave via an antenna, and converts an intermediate frequency signal of the received broadcast wave to another frequency.
  • a tuner circuit that generates and outputs a video signal, a video and audio processing circuit that outputs a video and audio signal by performing demodulation and decoding on the intermediate frequency signal output from the tuner circuit, the tuner circuit, and the video and audio signal
  • the control circuit is connected to the processing circuit via a bus and includes the tuner circuit and a control circuit for controlling the video and audio processing circuit, and the tuner circuit further has an automatic gain control function and is output to the video and audio processing circuit
  • the signal level of the intermediate frequency signal to be adjusted to a target level by the automatic gain control function, the control circuit comprising In the first state in which the output of the intermediate frequency signal is stopped, the clock frequency for controlling the tuner circuit and the video / audio processing circuit is switched to the first frequency via the bus, When the tuner circuit is in a second state of outputting the intermediate frequency signal,
  • the control circuit can access the tuner circuit outputting the intermediate frequency signal without giving noise.
  • the control circuit can obtain a signal indicating the gain determined by the automatic gain control function of the tuner circuit even when the video based on the video and audio signal is displayed on the display. Thereby, an indicator indicating the signal strength of the broadcast wave specified by the gain can be displayed on the display together with the video of the broadcast wave.
  • the tuner device further has a first value of capacitance between the part of the bus between the tuner circuit and the control circuit and a ground, and a value larger than the first value.
  • the control circuit further switches the capacitance to the first value to the capacitance switching unit when the tuner circuit is in the first state.
  • the capacitance switching unit may switch the capacitance to a value larger than the first value.
  • the control circuit can shorten the rise time of the signal transmitted / received through the bus to control the tuner circuit and the video / audio processing circuit.
  • the clock frequency of the bus can be made higher, and the tuner device can be activated faster.
  • the capacitance is switched to a large value, so that a large amount of noise can be removed from the signal transmitted and received through the bus. As a result, it is possible to further suppress the deterioration in quality of video and audio based on the video and audio signal.
  • the tuner circuit includes a first tuner circuit and a second tuner circuit
  • the control circuit is configured such that each of the first tuner circuit and the second tuner circuit is in the first state.
  • the clock frequency is switched to the first frequency and only one of the first tuner circuit and the second tuner circuit is in the second state, the clock frequency is switched to the first frequency.
  • the clock frequency is switched to a second frequency below the frequency, and when the first tuner circuit and the second tuner circuit are each in the second state, the clock frequency is set to a third frequency below the first frequency. You may switch to For example, the second frequency and the third frequency may be substantially equal.
  • the clock frequency of the bus is high, so that the tuner device can be activated at high speed.
  • the tuner circuit outputting the intermediate frequency signal is the bus.
  • the noise received from can be reduced. For example, even if the first tuner circuit stops the output of the intermediate frequency signal to change the channel, if the second tuner circuit outputs the intermediate frequency signal, the clock frequency is switched to a lower clock frequency. Therefore, it is possible to reduce the noise that the second tuner circuit that is outputting the intermediate frequency signal receives from the bus.
  • the control circuit causes the capacitance switching unit to set the capacitance to the first value.
  • the electrostatic capacitance switching unit is configured to set the electrostatic capacitance to the first value when only one of the first tuner circuit and the second tuner circuit is in the second state.
  • the capacitance switching unit is configured to switch the capacitance to the second value larger than the second value. It may be switched to a third value larger than the first value.
  • the second value and the third value may be substantially equal.
  • the capacitance is switched to a small value, so that the rise time of the signal transmitted / received through the bus Can be shortened.
  • the clock frequency of the bus can be made higher, and the tuner device can be activated faster.
  • the capacitance is switched to a large value, so many signals are transmitted and received through the bus. Noise can be removed. As a result, it is possible to further suppress the deterioration in quality of video and audio based on the video and audio signal.
  • each drawing is a schematic view, and is not necessarily illustrated exactly. Moreover, in each figure, the same code
  • FIG. 4 is a block diagram showing the configuration of a television provided with the tuner device in the first embodiment.
  • the tuner device 100 is a device that suppresses deterioration in performance such as disturbance resistance and processing speed, and is provided in the television 10. That is, the television 10 includes the tuner device 100, the display 20, and the speaker 30.
  • Tuner apparatus 100 receives a broadcast wave via antenna 990 and generates an intermediate frequency signal from the received broadcast wave. Then, the tuner apparatus 100 outputs an audiovisual signal by performing processing such as demodulation and decoding on the intermediate frequency signal.
  • the display 20 is formed of, for example, a liquid crystal display or an organic electro luminescence (EL) display, and displays an image indicated by an audio and video signal.
  • the speaker 30 outputs an audio indicated by the video and audio signal.
  • the television 10 in the present embodiment includes the tuner device 100 in which the deterioration in performance such as the disturbance resistance and the processing speed is suppressed. Therefore, in this television 10, since the fall of interference tolerance is suppressed, the fall of the quality of the picture of a broadcast wave, and sound can be controlled. Furthermore, since a decrease in processing speed can be suppressed, the start-up time from power-on of the television 10 to the output of video and audio can be shortened, and the processing speed for channel change can also be improved.
  • FIG. 5 is a block diagram showing an example of a configuration of tuner apparatus 100 in the first embodiment.
  • the same components as those shown in FIGS. 1 to 3 are denoted by the same reference numerals, and the detailed description of the components will be described. I omit it.
  • tuner device 100 in the present embodiment is a device in which the reduction in performance such as the interference resistance and the processing speed is suppressed.
  • a tuner apparatus 100 includes, for example, a tuner IC 800 shown in FIG. 2, a demodulation IC 850, a decoder IC 930, a CPU 120, and a capacitance switching unit 110. That is, compared to tuner device 700 shown in FIG. 3, tuner device 100 according to the present embodiment further includes capacitance switching unit 110, and includes CPU 120 instead of CPU 940.
  • the video and audio processing circuit 130 is configured by the demodulation IC 850 and the decoder IC 930.
  • the CPU 120, the demodulation IC 850 and the decoder IC 930 are connected to one another via a bus, and the tuner IC 800 is connected to the demodulation IC 850 via a bus.
  • This bus is a two-wire serial bus (specifically, an IIC bus: Inter Integrated Circuit BUS) for communication between the ICs.
  • the bus also includes control lines for serial data (also referred to as SDA) and control lines for a serial clock (also referred to as SCL).
  • the tuner IC 800 includes an amplifier 806, a DSP 810, and an I / O unit 822. Although only a part of the components of the tuner IC 800 is shown in FIG. 5 to make the description easy to understand, the tuner IC 800 is also provided with components such as the mixer 803 as shown in FIG. . Such tuner IC 800 receives a broadcast wave via an antenna, converts the frequency of the received broadcast wave to another frequency, and generates and outputs an intermediate frequency signal.
  • the tuner IC 800 further includes an AGC detection unit 811 included in the DSP 810. That is, the tuner IC 800 has an automatic gain control function. Therefore, tuner IC 800 adjusts the signal level of the intermediate frequency signal to the target level by its automatic gain control function, and outputs the intermediate frequency signal whose signal level has been adjusted to video and audio processing circuit 130.
  • the video and audio processing circuit 130 outputs a video and audio signal by performing demodulation and decoding on the intermediate frequency signal output from the tuner IC 800.
  • the demodulation IC 850 of the video and audio processing circuit 130 demodulates the intermediate frequency signal output from the tuner IC 800 to generate a transport stream, and outputs the transport stream to the decoder IC 930.
  • the transport stream has a configuration in which signals representing digital broadcast video, audio, still images, characters, and the like are multiplexed.
  • the decoder IC 930 generates a video and audio signal by decoding the transport stream output from the demodulation IC 850, outputs a video signal of the generated video and audio signal to the display 20, and outputs an audio signal to the speaker 30. Output.
  • the bus repeater 922 included in the demodulation IC 850 of the video and audio processing circuit 130 does not switch the connection and disconnection of the bus as in the examples shown in FIGS. Maintain. That is, the tuner IC 800 is connected to the CPU 120 via the bus repeater 922 of the demodulation IC 850 both when outputting an intermediate frequency signal and when not outputting an intermediate frequency signal. In other words, the tuner IC 800 is connected to the CPU 120 via the bus both at startup and when the television 10 is outputting video and audio of a broadcast wave.
  • the bus may be connected only when controlling between the tuner IC 800 and the CPU 120 using the bus repeater 922, and the bus may be disconnected otherwise.
  • the CPU 120 includes an I / O unit 121 and a clock switching unit 122.
  • the I / O unit 121 performs input and output of signals via the bus with each of the demodulation IC 850 and the decoder IC 930.
  • the clock switching unit 122 switches the clock frequency for controlling the tuner IC 800 and the video and audio processing circuit 130 via the bus. Specifically, when the tuner IC 800 is in the first state in which the intermediate frequency signal is not output, the clock switching unit 122 switches the clock frequency to the first frequency. On the other hand, when the tuner IC 800 is in the second state of outputting an intermediate frequency signal, the clock switching unit 122 switches the clock frequency to a frequency lower than the first frequency. For example, the first frequency is 400 kHz, and the frequency below the first frequency is 100 kHz.
  • the first state in which the tuner IC 800 does not output the intermediate frequency signal is also referred to as a non-output state
  • the second state in which the intermediate frequency signal is output is hereinafter referred to as an output state.
  • the CPU 120 is connected to the tuner IC 800 via the bus regardless of the state of the tuner IC 800. Therefore, when the tuner IC 800 is in the output state, the CPU 120 can access the tuner IC 800 via the bus and can obtain a gain signal indicating the determined gain from the AGC detection unit 811 of the tuner IC 800. Then, CPU 120 specifies the signal strength of the broadcast wave received via antenna 990 based on the gain signal, and displays an indicator indicating the signal strength on display 20 of television 10 together with the video of the broadcast wave. It can be done.
  • Capacitance switching unit 110 switches the capacitance between a portion between tuner IC 800 and CPU 120 in the bus and the ground to a first value and a value larger than the first value. That is, when the tuner IC 800 is in the non-output state, the CPU 120 causes the capacitance switching unit 110 to switch the capacitance to the first value. When the tuner IC 800 is in the output state, the CPU 120 causes the capacitance switching unit 110 to switch the capacitance to a value larger than the first value.
  • FIG. 6 is a circuit configuration diagram showing an example of a configuration of capacitance switching unit 110 in the first embodiment.
  • Capacitance switching unit 110 includes capacitor C 1 and capacitor C 2, and switch 111.
  • the switch 111 switches the state between one end of each of the capacitor C1 and the capacitor C2 and the ground between connection and disconnection according to a control signal output from the CPU 120.
  • the switch 111 includes a transistor and two resistors.
  • the configuration of the switch 111 is not limited to the configuration shown in FIG. 6 and may be any configuration.
  • the capacitor C1 is connected between the switch 111 and the control line for SCL of the bus, and the capacitor C2 is connected between the switch 111 and the control line for SDA of the bus.
  • the switch 111 When the signal level of the control signal output from the CPU 120 is high, the switch 111 is turned on to electrically connect one end of each of the capacitors C1 and C2 to the ground. .
  • the bus on the tuner IC 800 side is connected to the ground via the capacitor C1 or the capacitor C2. That is, the capacitance between the bus on the tuner IC 800 side and the ground is set to a value larger than the first value (for example, 100 pF).
  • Such capacitors C1 and C2 function as low pass filters.
  • the capacitance switching unit 110 turns off the switch 111, and electrically disconnects one end of each of the capacitor C1 and the capacitor C2 from the ground.
  • the bus on the tuner IC 800 side is electrically disconnected from the ground. That is, the capacitance between the bus on the tuner IC 800 side and the ground is set to a first value (for example, substantially 0 F).
  • the clock frequency is switched to the high first frequency. Therefore, when the television 10, ie, the tuner device 100 is activated, the CPU 120 can communicate with each of the tuner IC 800, the demodulation IC 850 and the decoder IC 930 at high speed, and can activate the tuner device 100 at high speed. That is, the DSP 810 of the tuner IC 800 can communicate with the CPU 120 via the bus to quickly read the software program. Also, the DSP 810 can communicate with the CPU 120 via a bus and can quickly receive data for changing control or characteristics of digital signal processing.
  • the capacitance between the bus on the tuner IC 800 side and the ground is switched to a small first value. Therefore, the rise time of the signal transmitted / received through the bus can be shortened. For example, the rise time can be made 300 ns or less. This can prevent communication from becoming impossible due to the clock frequency being too high. In other words, the clock frequency can be higher and the processing speed can be faster.
  • the clock frequency is switched to a frequency lower than the first frequency. Therefore, noise that tuner IC 800 receives from the bus can be reduced. As a result, it is possible to suppress deterioration in the quality of the video and audio of the broadcast wave output from the display 20 and the speaker 30 of the television 10.
  • the capacitance between the bus on the tuner IC 800 side and the ground is switched to a value larger than the first value. Therefore, the cutoff frequency of the low pass filter can be lowered, and much noise can be removed from the signal transmitted and received through the bus. That is, noise received from the bus by tuner IC 800 can be further reduced.
  • FIG. 7 is a flowchart showing an example of the processing operation of CPU 120 of tuner apparatus 100 in the first embodiment.
  • the CPU 120 first stops the output of the video and audio signal from the decoder IC 930 (step S101). That is, the CPU 120 stops the output of the video and audio signal from the decoder IC 930 by setting the state of the tuner IC 800 to the non-output state (that is, the first state).
  • the clock switching unit 122 of the CPU 120 switches the clock frequency for controlling the tuner IC 800 and the video / audio processing circuit 130 via the bus to the first frequency of 400 kHz (step S102a). Then, the CPU 120 controls the capacitance switching unit 110, that is, outputs a Low control signal to the capacitance switching unit 110 to turn off the switch 111, thereby the bus on the tuner IC 800 side and the ground. Lower the capacitance during step S102b). Thus, the tuner apparatus 100 is set to the high speed mode.
  • the CPU 120 initializes the demodulation IC 850 (step S103a). For example, the CPU 120 sets the demodulation method of the demodulation IC 850. At this time, the CPU 120 may set parameters (for example, sampling frequency) of the ADC 807.
  • the CPU 120 initializes the tuner IC 800 (step S103 b). That is, the CPU 120 communicates with the DSP 810 via the bus, and causes the DSP 810 to write software programs and other data to the RAM 824. Further, the CPU 120 causes the DSP 810 to execute the setting of the filtering of the broadcast wave according to the area (for example, a country or a region) where the television 10 is installed.
  • the CPU 120 sets tuning of the tuner IC 800 (step S104). That is, the CPU 120 tunes the first filter 802 of the tuner IC 800 to the frequency of the designated channel, and outputs the signal of the channel from the first filter 802. Then, the CPU 120 confirms the synchronization (step S105). That is, the CPU 120 confirms that the demodulation IC 850 properly demodulates the intermediate frequency signal into the transport stream. By this confirmation, activation of the tuner apparatus 100 is completed.
  • the tuner device 100 can be started at high speed.
  • the processing of steps S103a to S105 performed at the time of start is performed in the high speed mode, the tuner device 100 can be started at high speed.
  • the output of the video and audio signal is stopped, so that low quality video and audio are viewed by the viewer It can prevent.
  • step S106 a the CPU 120 raises the capacitance lowered in step S102 b (step S106 a). That is, the CPU 120 increases the electrostatic capacitance between the bus on the tuner IC 800 side and the ground by outputting a High control signal to the electrostatic capacitance switching unit 110 and turning on the switch 111. Then, the clock switching unit 122 of the CPU 120 switches the clock frequency of the above-described bus to 100 kHz, which is lower than the first frequency (step S106 b). Thus, the tuner apparatus 100 is set to the low speed mode.
  • the CPU 120 starts output of the video and audio signal from the decoder IC 930 (step S107). That is, the CPU 120 starts output of the video and audio signal from the decoder IC 930 by setting the state of the tuner IC 800 to the output state (that is, the second state).
  • the CPU 120 reads the AGC value determined by the AGC detection unit 811 of the tuner IC 800 from the AGC detection unit 811 via the bus (step S108).
  • the AGC value indicates a gain for adjusting the signal level of the intermediate frequency signal to the target level by the automatic gain control function. That is, the AGC value is a value indicated by the above-mentioned gain signal.
  • the CPU 120 specifies the signal strength of the broadcast wave received via the antenna 990 based on the AGC value, and displays an indicator indicating the signal strength on the display 20 of the television 10. Display with the image.
  • the tuner device 100 when the tuner IC 800 is in the output state, that is, when the video and audio signals are output from the tuner device 100 to the display 20 and the speaker 30, the tuner device 100 is set to the low speed mode. It is done. Therefore, even in an environment where CPU 120 can access AGC detection unit 811 of tuner IC 800 via the bus, noise received from tuner IC 800 from the bus can be reduced. As a result, it is possible to suppress deterioration in the quality of the video displayed on the display 20 by the video and audio signal and the quality of the audio output from the speaker 30.
  • the CPU 120 determines whether or not the user has performed an operation on the television 10 (step S109).
  • the process from step S108 is repeatedly executed. That is, the CPU 120 repeatedly executes the process of reading the AGC value in step S108 by polling.
  • the CPU 120 determines whether the operation is an operation prompting for changing a channel or an operation prompting termination of output of video and audio ( Step S110).
  • step S110 when the CPU 120 determines that the operation is an operation prompting the end of the output of the video and the audio (end of step S110), all the processing is ended. On the other hand, when the CPU 120 determines that the operation is an operation prompting a channel change (channel change at step S110), the CPU 120 stops the output of the video and audio signal from the decoder IC 930 as at step S101 (step S111). .
  • the CPU 120 reduces the capacitance raised in step S106a (step S112a). That is, the CPU 120 outputs a Low control signal to the capacitance switching unit 110 to turn off the switch 111, thereby reducing the capacitance between the bus on the tuner IC 800 side and the ground.
  • the clock switching unit 122 of the CPU 120 switches the clock frequency of the above-mentioned bus to the first frequency of 400 kHz (step S112 b).
  • the tuner apparatus 100 is set to the high speed mode.
  • step S104 the CPU 120 repeatedly executes the process from step S104.
  • steps S104 and S105 performed at the time of channel change is executed by the high-speed mode, so that the channel can be changed at high speed.
  • tuner apparatus 100 in the present embodiment receives a broadcast wave via antenna 990, converts the frequency of the received broadcast wave to another frequency, and generates and outputs an intermediate frequency signal.
  • the CPU 120 is connected and controls the tuner IC 800 and the video / audio processing circuit 130.
  • the tuner IC 800 further has an automatic gain control function, and adjusts the signal level of the intermediate frequency signal output to the video and audio processing circuit 130 to a target level by the automatic gain control function.
  • the CPU 120 sets the clock frequency for controlling the tuner IC 800 and the video / audio processing circuit 130 to the first frequency via the bus.
  • the clock frequency is switched to a frequency lower than the first frequency.
  • the startup of the tuner device 100 and the change of the channel can be performed at high speed.
  • the intermediate frequency signal is output from the tuner IC 800, since the clock frequency is low, noise received from the bus by the tuner IC 800 can be reduced. That is, the interference resistance of the tuner IC 800 can be enhanced. As a result, it is possible to suppress deterioration in the quality of each of the video displayed on the display 20 by the video and audio signal and the sound output from the speaker 30.
  • the CPU 120 can access the tuner IC 800 outputting the intermediate frequency signal without giving noise, the gain determined by the automatic gain control function of the tuner IC 800 even when an image is displayed on the display 20 Can be obtained. Therefore, an indicator indicating the signal strength of the broadcast wave specified by the AGC value can be displayed on the display 20 together with the video of the broadcast wave.
  • tuner device 100 in the present embodiment further has a capacitance between the portion between tuner IC 800 and CPU 120 in the bus and the ground larger than the first value and the first value.
  • a capacitance switching unit 110 is provided to switch to a value.
  • the CPU 120 causes the capacitance switching unit 110 to switch the capacitance to the first value when the tuner IC 800 is in the first state, and switches the capacitance when the tuner IC 800 is in the second state.
  • the unit 110 switches its capacitance to a value larger than the first value.
  • the capacitance is switched to a small value, so that the rise time of the signal transmitted and received through the bus can be shortened.
  • the clock frequency of the bus can be made higher, and startup of the tuner device 100 and channel change can be performed at higher speed.
  • the capacitance is switched to a large value, so that a large amount of noise can be removed from the signal transmitted and received through the bus. As a result, it is possible to further suppress the deterioration in quality of the video displayed on the display 20 by the video and audio signal and the sound output from the speaker 30.
  • the tuner device 100 in the first embodiment includes only one tuner IC, but the tuner device in the present embodiment includes two tuner ICs.
  • FIG. 8 is a block diagram showing an example of a configuration of a tuner apparatus in the second embodiment.
  • Tuner apparatus 200 in the present embodiment includes a first tuner IC 800 a and a second tuner IC 800 b. That is, the tuner apparatus 200 in the present embodiment includes a tuner IC capable of processing signals of two channels included in a broadcast wave in parallel, and the tuner IC includes the first tuner IC 800 a and the second tuner. And an IC 800b.
  • each of the first tuner IC 800 a and the second tuner IC 800 b has the same configuration as the tuner IC 800 of the first embodiment.
  • tuner device 200 in the present embodiment includes all the components included in tuner device 100 of the first embodiment, and further, another tuner IC 800, the first tuner IC 800a or the second tuner.
  • IC 800b It is provided as an IC 800b. Note that among the plurality of components included in tuner apparatus 200 in the present embodiment, the same components as those shown in the first embodiment are denoted by the same reference numerals, and detailed description of the components is omitted. Do.
  • the video and audio processing circuit 130 demodulates and decodes the intermediate frequency signal output from each of the first tuner IC 800 a and the second tuner IC 800 b. That is, the video and audio processing circuit 130 may process two intermediate frequency signals output from each of the first tuner IC 800 a and the second tuner IC 800 b in parallel, and select any one of the intermediate frequency signals. May be processed.
  • clock switching unit 122 of CPU 120 sets the clock frequency to the first frequency when each of first tuner IC 800 a and second tuner IC 800 b is in the first state, that is, in the non-output state. Switch to Further, when only one of the first tuner IC 800 a and the second tuner IC 800 b is in the second state, that is, the output state, the clock switching unit 122 of the CPU 120 performs the second clock frequency lower than the first frequency. Switch to the frequency of Furthermore, when each of the first tuner IC 800 a and the second tuner IC 800 b is in the second state, that is, in the output state, the clock switching unit 122 of the CPU 120 sets the clock frequency to the third frequency below the first frequency. Switch. Also, the second frequency and the third frequency may be substantially equal. Note that “substantially equal” means, for example, that the difference between the second frequency and the third frequency is 10% or less. For example, the second frequency and the third frequency are 100 kHz.
  • the capacitance switching unit 110 is configured to set the capacitance between the bus on the side of the first tuner IC 800 a and the second tuner IC 800 b and the ground to the first tuner IC 800 a and the second tuner IC 800 a.
  • the switching may be performed according to the state of each of the tuner ICs 800b. That is, when each of the first tuner IC 800 a and the second tuner IC 800 b is in the first state, that is, in the non-output state, the CPU 120 switches the electrostatic capacitance to the first value to the electrostatic capacitance switching unit 110.
  • the CPU 120 causes the capacitance switching unit 110 to set the capacitance to the first value. Switch to a second larger value. Furthermore, when each of the first tuner IC 800 a and the second tuner IC 800 b is in the second state, that is, in the output state, the CPU 120 causes the capacitance switching unit 110 to set the capacitance larger than the first value. Switch to the third value. Also, the second value and the third value may be substantially equal. Note that “substantially equal” means, for example, that the difference between the second value and the third value is 10% or less. For example, the second and third values are 100 pF.
  • FIG. 9 is a flowchart showing an example of processing operation of CPU 120 of the tuner device in the second embodiment.
  • FIG. 9 shows the processing operation for the CPU 120 to control the first tuner IC 800 a.
  • the CPU 120 first stops the output from the decoder IC 930 of the video and audio signal based on the intermediate frequency signal of the first tuner IC 800a (step S101). That is, the CPU 120 stops the output of the video and audio signal from the decoder IC 930 by setting the state of the first tuner IC 800 a to the non-output state (that is, the first state).
  • the CPU 120 sets the tuner apparatus 200 in the high speed mode by executing the processing of steps S102a and S102b shown in FIG. 7 (step S102). Then, the CPU 120 performs initialization setting processing of the demodulation IC 850, the first tuner IC 800a, and the second tuner IC 800b by executing the processing of steps S103a and S103b shown in FIG. 7 (step S103).
  • the CPU 120 sets a tuning of the first tuner IC 800a (step S104). Then, the CPU 120 confirms synchronization with the channel selection of the first tuner IC 800a (step S105).
  • the CPU 120 determines whether the tuner apparatus 200 is set to the high speed mode (step S121).
  • the CPU 120 sets the tuner apparatus 200 in the low speed mode by executing the processing of steps S106a and S106b illustrated in FIG. S106).
  • the CPU 120 starts the output from the decoder IC 930 of the video / audio signal based on the intermediate frequency signal of the first tuner IC 800a (step S107). Then, the CPU 120 reads the AGC value determined by the AGC detection unit 811 of the first tuner IC 800a from the AGC detection unit 811 via the bus (step S108).
  • step S109 the CPU 120 determines whether or not the user has performed an operation on the television 10 (step S109).
  • the CPU 120 determines that the operation has not been performed (No in step S109)
  • the process from step S108 is repeatedly executed.
  • the operation is an operation prompting the user to change the channel to the first tuner IC 800a, or an operation prompting the end of the output of video and audio. It is determined whether there is any (step S110).
  • step S110 When the CPU 120 determines that the operation is an operation to urge the end of the output of the video and the sound (end of step S110), the whole process is ended. On the other hand, when CPU 120 determines that the operation is an operation prompting the user to change the channel to the first tuner IC 800a (change channel in step S110), it stops the output of the video and audio signal as in step S101 (step S111). That is, the CPU 120 stops the output from the decoder IC 930 of the video and audio signal based on the intermediate frequency signal of the first tuner IC 800a.
  • the CPU 120 determines whether or not the second tuner IC 800b is receiving (step S121). That is, the CPU 120 determines whether or not the second tuner IC 800 b is in the second state in which the intermediate frequency signal is output. If it is determined that the second tuner IC 800b is receiving, ie, in the second state (Yes in step S121), the CPU 120 executes the process from step S104.
  • the CPU 120 sets the tuner device 200 to the high speed mode.
  • Tuning of the first tuner IC 800a is set in the low speed mode.
  • noise that the second tuner IC 800 b receives from the bus can be reduced. That is, it is possible to suppress deterioration in the quality of each of the video displayed on the display 20 by the video and audio signal based on the intermediate frequency signal of the second tuner IC 800 b and the sound output from the speaker 30.
  • step S121 when it is determined that the second tuner IC 800b is not receiving, ie, in the first state (No in step S121), the CPU 120 executes the processing in steps S112a and S112b shown in FIG.
  • the device 200 is set to high speed mode. Then, the CPU 120 repeatedly executes the process from step S104.
  • the CPU 120 controls the first tuner IC 800a based on the flowchart shown in FIG. 9, but similarly controls the second tuner IC 800b. That is, when controlling the second tuner IC 800b, the CPU 120 determines whether or not the first tuner IC 800a is receiving in step S121, and corresponds to the second tuner IC 800b in the other steps. Execute the process
  • the tuner device 200 when the intermediate frequency signal is not output from any of the first tuner IC 800 a and the second tuner IC 800 b, since the clock frequency of the bus is high, the tuner device 200 is started. It can be done at high speed. Furthermore, when an intermediate frequency signal is output from at least one of the first tuner IC 800a and the second tuner IC 800b, since the clock frequency of the bus is low, the tuner IC outputting the intermediate frequency signal is the bus The noise received from can be reduced.
  • the first tuner IC 800a stops the output of the intermediate frequency signal to change the channel
  • the second tuner IC 800b outputs the intermediate frequency signal
  • the clock frequency is switched to a lower clock frequency. Therefore, the noise received from the bus by the second tuner IC 800 b outputting the intermediate frequency signal can be reduced.
  • the intermediate frequency signal when the intermediate frequency signal is not output from any of the first tuner IC 800a and the second tuner IC 800b, since the capacitance is switched to a small value, transmission and reception through the bus are performed. Signal rise time can be shortened. As a result, the clock frequency of the bus can be made higher, and the tuner device 200 can be started at higher speed. Also, when an intermediate frequency signal is output from at least one of the first tuner IC 800 a and the second tuner IC 800 b, the capacitance is switched to a large value, so a large number of signals are transmitted and received through the bus. Noise can be removed. As a result, it is possible to further suppress the deterioration in quality of video and audio based on the video and audio signal.
  • the tuner device in each of the above embodiments includes the bus repeater 922
  • the bus repeater 922 may not be included. That is, in the tuner device in each of the above embodiments, the tuner IC is connected to the CPU 120 via the demodulation IC 850, but may be connected to the CPU 120 without via the demodulation IC 850.
  • FIG. 10 is a block diagram showing an example of the configuration of the tuner apparatus of the present disclosure.
  • a tuner apparatus 300 includes a capacitance switching unit 110, a CPU 120, a tuner IC 800, and an audio / video processing circuit 130.
  • the tuner IC 800 is directly connected to the CPU 120 via a bus. Even with such a tuner device 300, the same processing and effects as those of the above-described embodiments can be obtained.
  • the tuner apparatus includes the capacitance switching unit 110.
  • the capacitance switching unit 110 may not be provided.
  • the effect of the present disclosure can be achieved by switching the clock frequency of the bus without switching the capacitance, the effect can be further enhanced by switching the capacitance.
  • the IIC bus has been exemplified as an example of the bus, but the present invention is not limited to this and any bus may be used.
  • the first frequency is 400 kHz
  • the second and third frequencies are 100 kHz, but these frequencies are an example, and the first to third frequencies are Each is not limited to this.
  • the tuner apparatus 200 is provided with two tuner ICs, but may be provided with three or more tuner ICs. Even in such a case, if an intermediate frequency signal is output from at least one tuner IC, the CPU 120 sets the tuner device to the low speed mode, and if no intermediate frequency signal is output from any of the tuner ICs, Set the tuner device to high speed mode.
  • the tuner device of the present disclosure can be used, for example, as a tuner device provided in a television or the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Circuits Of Receivers In General (AREA)
  • Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
  • Noise Elimination (AREA)

Abstract

妨害耐性および処理速度などの性能の低下を抑えたチューナ装置（３００）は、アンテナ（９９０）を介して放送波を受信し、中間周波数信号を生成して出力するチューナＩＣ（８００）と、チューナＩＣ（８００）から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路（１３０）と、チューナＩＣ（８００）および映像音声処理回路（１３０）にバスを介して接続されたＣＰＵ（１２０）とを備え、チューナＩＣ（８００）は、ＡＧＣ検出部（８１１）を備え、ＣＰＵ（１２０）は、チューナＩＣ（８００）が、中間周波数信号の出力を停止しているときには、バスを介してチューナＩＣ（８００）および映像音声処理回路（１３０）を制御するためのクロック周波数を第１の周波数に切り替え、チューナＩＣ（８００）が、中間周波数信号を出力しているときには、クロック周波数を第１の周波数未満の周波数に切り替える。

Description

チューナ装置、テレビジョン受像機、制御方法およびプログラム
　本開示は、例えばテレビジョン受像機などに備えられるチューナ装置に関する。
　従来、テレビジョン受像機（以下、テレビという）に備えられるチューナ装置として、チューナＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）およびバスリピータを有するチューナ装置が提案されている（特許文献１参照）。このバスリピータを用いることによって、チューナＩＣが受けるノイズを抑制することができる。また、このようなチューナ装置に用いられる他のチューナＩＣとして、自動利得制御機能を有するチューナＩＣが提案されている（特許文献２参照）。
特開２００８－１０７９３７号公報 米国特許出願公開第２０１０／０３２８５３６号明細書
　しかしながら、上記特許文献１のチューナ装置に、上記特許文献２のチューナＩＣを用いようとすると、妨害耐性および処理速度などの性能が低下してしまうという問題がある。
　そこで、本開示は、妨害耐性および処理速度などの性能の低下を抑えたチューナ装置を提供する。
　本開示の一態様に係るチューナ装置は、アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、前記チューナ回路は、さらに、自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、前記制御回路は、前記チューナ回路が、前記中間周波数信号の出力を停止している第１の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第１の周波数に切り替え、前記チューナ回路が、前記中間周波数信号を出力している第２の状態であるときには、前記クロック周波数を前記第１の周波数未満の周波数に切り替える。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
　本開示のチューナ装置は、妨害耐性および処理速度などの性能の低下を抑えることができる。
図１は、従来のチューナ装置の構成の一例を示すブロック図である。 図２は、自動利得制御機能を有するチューナＩＣの構成の一例を示すブロック図である。 図３は、従来のチューナ装置から想定される課題を説明するための図である。 図４は、実施の形態１におけるチューナ装置を備えたテレビの構成を示すブロック図である。 図５は、実施の形態１におけるチューナ装置の構成の一例を示すブロック図である。 図６は、実施の形態１における静電容量切替部の構成の一例を示す回路構成図である。 図７は、実施の形態１におけるチューナ装置のＣＰＵの処理動作の一例を示すフローチャートである。 図８は、実施の形態２におけるチューナ装置の構成の一例を示すブロック図である。 図９は、実施の形態２におけるチューナ装置のＣＰＵの処理動作の一例を示すフローチャートである。 図１０は、本開示のチューナ装置の構成の一例を示すブロック図である。
　（本開示の基礎となった知見）
　本発明者らは、従来のチューナ装置に関し、以下の問題が生じることを見出した。
　図１は、従来のチューナ装置の構成の一例を示すブロック図である。
　例えば上記特許文献１に示されるチューナ装置９００は、アンテナ９９０を介して放送波を受信し、その放送波に含まれる一部の周波数帯の信号を選択し、その周波数帯の信号に対して周波数の変換、復調および復号などの処理を行う。これによって、チューナ装置９００は、映像および音声を示す映像音声信号を生成して出力する。
　このようなチューナ装置９００は、チューナＩＣ９１０と、復調ＩＣ９２０と、デコーダＩＣ９３０と、ＣＰＵ９４０とを備える。
　チューナＩＣ９１０は、アンテナ９９０を介して放送波を受信し、その放送波に含まれる一部の周波数帯の信号を選択し、その周波数帯の信号に対して周波数の変換などの処理を行う集積回路である。このようなチューナＩＣ９１０は、増幅器９１１と、Ｉ／Ｏ部９１２とを備える。Ｉ／Ｏ部９１２は、復調ＩＣ９２０との間で信号の入力と出力とを行う。増幅器９１１は、中間周波数信号の信号レベルを増幅し、増幅された信号レベルの中間周波数信号を復調ＩＣ９２０に出力する。この中間周波数信号は、上述のように選択された信号の周波数帯を他の周波数帯に変換することによって生成される信号である。
　復調ＩＣ９２０は、チューナＩＣ９１０から出力された中間周波数信号を復調することによってトランスポートストリームを生成し、そのトランスポートストリームをデコーダＩＣ９３０に出力する集積回路である。このような復調ＩＣ９２０は、ＡＧＣ検波部９２１と、バスリピータ９２２と、Ｉ／Ｏ部９２３と、Ｉ／Ｏ部９２４とを備える。
　ＡＧＣ（Ａｕｔｏｍａｔｉｃ　Ｇａｉｎ　Ｃｏｎｔｒｏｌ）検波部９２１は、チューナＩＣ９１０から出力される中間周波数信号の信号レベルを検出し、その信号レベルを目標レベルに増幅するための利得を決定する。そして、ＡＧＣ検波部９２１は、その利得に応じた信号をチューナＩＣ９１０の増幅器９１１に出力することによって、チューナＩＣ９１０から出力される中間周波数信号の信号レベルを目標レベルに調整する。つまり、ＡＧＣ検波部９２１と増幅器９１１とによって自動利得制御機能が実現される。
　Ｉ／Ｏ部９２３は、チューナＩＣ９１０のＩ／Ｏ部９１２との間でバスを介して信号の入力と出力とを行う。Ｉ／Ｏ部９２４は、ＣＰＵ９４０およびデコーダＩＣ９３０のそれぞれとの間でバスを介して信号の入力と出力とを行う。
　バスリピータ９２２は、ＣＰＵ９４０とチューナＩＣ９１０との間の通信に用いられるバスの接続と切断とを切り換える。つまり、バスリピータ９２２は、チューナＩＣ側のバスとＣＰＵ９４０側のバスとを接続する。これによって、バスリピータ９２２は、復調ＩＣ９２０のＩ／Ｏ部９２４、バスリピータ９２２およびＩ／Ｏ部９２３を介して、ＣＰＵ９４０をチューナＩＣのＩ／Ｏ部９１２に接続する。また、バスリピータ９２２は、バスを切断することによって、ＣＰＵ９４０のバスを介した通信から、チューナＩＣ９１０を切り離す。
　デコーダＩＣ９３０は、復調ＩＣ９２０から出力されたトランスポートストリームを復号することによって映像音声信号を生成し、その生成された映像音声信号をスピーカおよびディスプレイに出力する集積回路である。この映像音声信号によって、ディスプレイには映像が表示され、スピーカから音声が出力される。また、デコーダＩＣ９３０は、Ｉ／Ｏ部９３１を備える。このＩ／Ｏ部９３１は、ＣＰＵ９４０および復調ＩＣ９２０のそれぞれとの間でバスを介して信号の入力と出力とを行う。
　ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）９４０は、Ｉ／Ｏ部９４１を備える。このＩ／Ｏ部９４１は、復調ＩＣ９２０およびデコーダＩＣ９３０のそれぞれとの間でバスを介して信号の入力と出力とを行う。つまり、ＣＰＵ９４０は、このバスを介して復調ＩＣ９２０およびデコーダＩＣ９３０のそれぞれにアクセスし、これらの集積回路を制御する。また、ＣＰＵ９４０は、復調ＩＣ９２０のバスリピータ９２２によってバスが接続されているときには、その復調ＩＣ９２０を介してチューナＩＣ９１０にアクセスし、そのチューナＩＣ９１０を制御する。
　このようなチューナ装置９００では、バスリピータ９２２によるバスの接続と切断とによって、チューナＩＣが受けるノイズを抑制することができるとともに、チューナ装置９００の起動を高速にすることができる。つまり、ＣＰＵ９４０がバスを介して各ＩＣを制御するためのクロック周波数（バスクロックともいう）を高い周波数に設定しておくことによって、チューナ装置９００を高速に起動することができる。このような、チューナ装置９００の起動時には、バスリピータ９２２は、チューナＩＣ９１０側のバスとＣＰＵ９４０側のバスとを接続している。そして、チューナ装置９００の起動が完了し、チューナＩＣ９１０が中間周波数信号の出力を開始すると、バスリピータ９２２は、バスを切断する。これによって、ＣＰＵ９４０のバスを介した通信から、チューナＩＣ９１０が切り離される。その結果、ＣＰＵ９４０が、高い周波数に設定されたクロック周波数で、バスを介して復調ＩＣ９２０およびデコーダＩＣ９３０を制御しても、そのバスからチューナＩＣ９１０への干渉を抑えることができる。つまり、チューナＩＣ９１０が受けるノイズを抑えることができる。
　しかしながら、最近のチューナＩＣは、上記特許文献２のように、自動利得制御機能を有する。
　図２は、自動利得制御機能を有するチューナＩＣの構成の一例を示すブロック図である。
　チューナＩＣ８００は、アンテナ９９０を介して放送波を受信し、その放送波に含まれる一部の周波数帯の信号を選択する。つまり、チューナＩＣ８００は選局を行う。そして、チューナＩＣ８００は、その選択された信号の周波数帯を他の周波数帯に変換することによって中間周波数信号を生成して出力する。このようなチューナＩＣ８００は、増幅器８０１と、第１のフィルタ８０２と、ミキサ８０３と、発信器８０４と、第２のフィルタ８０５と、増幅器８０６と、ＡＤＣ８０７と、ＤＳＰ８１０と、ＤＡＣ８２１と、Ｉ／Ｏ部８２２と、ＲＯＭ８２３と、ＲＡＭ８２４とを備える。
　増幅器８０１は、アンテナ９９０を介して受信された放送波の信号レベルを増幅して第１のフィルタ８０２に出力する。
　第１のフィルタ８０２は、例えば同調回路を有するバンドパスフィルタであって、例えば、指定されたチャンネルの周波数帯域の信号をその放送波から選択して出力する。これによって、選局が行われる。例えば、周波数帯域は、５５７．１４３±３ＭＨｚなどである。
　発信器８０４は、指定された周波数の信号を出力する。例えば、その指定された周波数は、５６１．１４３ＭＨｚである。
　ミキサ８０３は、第１のフィルタ８０２から出力された信号と、発信器８０４から出力された信号とを混合することによって、それらの信号の周波数の差分に応じた中間周波数信号を出力する。例えば、この中間周波数信号は、同層成分と直交成分とからなり、例えば、その中間周波数信号の周波数は４±３ＭＨｚと１１１８．２８６±３ＭＨｚである。
　第２のフィルタ８０５は、例えばローパスフィルタであって、ミキサ８０３から出力された中間周波数信号に含まれる高周波成分を除去して、その高周波成分が除去された中間周波数信号を出力する。例えば、この第２のフィルタ８０５から出力される中間周波数信号の周波数は、４±３ＭＨｚである。
　増幅器８０６は、第２のフィルタ８０５から出力される中間周波数信号の信号レベルを、ＤＳＰ８１０からの制御に応じて増幅する。
　ＡＤＣ（Ａｎａｌｏｇ　ｔｏ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）８０７は、中間周波数信号であるアナログ信号をデジタル信号に変換して、ＤＳＰ８１０に出力する。
　ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）８１０は、ＡＤＣ８０７から出力されたデジタル信号である中間周波数信号に対してデジタル信号処理を行い、その信号処理された中間周波数信号をＤＡＣ８２１に出力する。このようなＤＳＰ８１０は、ＡＧＣ検出部８１１と、アナログ復調部８１２と、ＤＣ除去部８１３とを有する。
　ＡＧＣ検出部８１１は、図１に示すＡＧＣ検波部９２１に相当する。つまり、ＡＧＣ検出部８１１は、ＡＤＣ８０７から出力される中間周波数信号の信号レベルを検出し、その信号レベルを目標レベルに増幅するための利得を決定する。そして、ＡＧＣ検出部８１１は、その利得に応じた信号を増幅器８０６に出力することによって、ＡＤＣ８０７から出力される中間周波数信号の信号レベルを目標レベルに調整する。つまり、ＡＧＣ検出部８１１と増幅器８０６とによって自動利得制御機能が実現される。
　アナログ復調部８１２は、中間周波数信号にアナログ放送の信号が含まれていれば、そのアナログ放送の信号に対する復調を行う。ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）除去部８１３は、中間周波数信号に含まれるデジタル放送の信号からＤＣ成分を除去する。
　ＤＡＣ（Ｄｉｇｉｔａｌ　ｔｏ　Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）８２１は、ＤＳＰ８１０から出力されたデジタル信号の中間周波数信号をアナログ信号に変換して出力する。
　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）８２４およびＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）８２３は、ＤＳＰ８１０によって実行されるソフトウェアプログラムおよび制御情報などを記憶するための記録媒体である。
　Ｉ／Ｏ部８２２は、ＤＳＰ８１０とＣＰＵなどの処理回路との間でバスを介して信号の入力と出力とを行う。
　このように、最近のチューナＩＣであるチューナＩＣ８００は、ＡＧＣ検出部８１１を備える、すなわち、自動利得制御機能を有する。したがって、チューナＩＣ８００は、図１に示す復調ＩＣ９２０などの他の回路からの信号を受けることなく、中間周波数信号の信号レベルを目標レベルに調整する。
　ここで、発明者らは、図１に示す従来のチューナ装置９００において、チューナＩＣ９１０の代わりに、図２に示すチューナＩＣ８００を用いると、チューナ装置の性能が低下することを見出した。
　図３は、従来のチューナ装置から想定される課題を説明するための図である。
　チューナ装置７００は、図１に示すチューナ装置９００と同様の構成を有するが、図１に示すチューナＩＣ９１０の代わりに、図２に示すチューナＩＣ８００を備える。なお、図３では、説明を分かりやすくするために、チューナＩＣ８００の一部の構成要素のみが示されているが、チューナＩＣ８００は、図２に示すようにミキサ８０３などの構成要素も備えている。
　このようなチューナ装置７００では、チューナＩＣ８００にＡＧＣ検出部８１１が備えられているため、ＡＧＣ検出部８１１と同様の機能を有するＡＧＣ検波部９２１を、復調ＩＣに備える必要がない。したがって、チューナ装置７００は、図１に示すＡＧＣ検波部９２１を有する復調ＩＣ９２０の代わりに、ＡＧＣ検波部９２１を持たない復調ＩＣ８５０を備える。
　しかしながら、このようなチューナ装置７００では、性能が低下してしまうという課題がある。つまり、チューナ装置７００では、高速に起動することができない、または、チューナＩＣ８００がバスからノイズを受け易くなる。チューナＩＣ８００がノイズを受けると、チューナ装置７００を備えたテレビから出力される映像および音声の品質が低下する。
　具体的には、チューナＩＣ８００がバスから受けるノイズを低減するためには、図１に示す例のように、チューナＩＣ８００が中間周波数信号を出力しているときには、バスリピータ９２２によってバスを切断しておけばよい。これにより、チューナＩＣ８００は、ＣＰＵ９４０のバスを介した通信、つまり高い周波数クロックによる通信から切り離されるため、チューナＩＣ８００がバスから受けるノイズを低減することができる。
　しかし、バスリピータ９２２によってバスを切断すれば、ＡＧＣ検出部８１１がチューナＩＣ８００に備えられているため、ＣＰＵ９４０は、ＡＧＣ検出部８１１によって決定された利得を示す利得信号を取得することができない。
　つまり、ＣＰＵ９４０は、この利得信号に基づいて、アンテナ９９０を介して受信されている放送波の信号強度を特定し、その信号強度を示すインジケータ（すなわち、ＲＳＳＩ：Ｒｅｃｅｉｖｅｄ　Ｓｉｇｎａｌ　Ｓｔｒｅｎｇｔｈ　Ｉｎｄｉｃａｔｏｒ）を、テレビのディスプレイに放送波の映像と共に表示させることができる。しかし、チューナＩＣ８００のノイズを低減するために、バスを切断してしまうと、このインジケータの表示ができなくなってしまう。言い換えれば、そのインジケータを表示するためには、チューナＩＣ８００のノイズを低減することができない。すなわち、チューナＩＣ８００の妨害耐性が低下してしまう。
　または、チューナＩＣ８００がバスから受けるノイズを低減するためには、ＣＰＵ９４０がバスを介して各ＩＣを制御するためのクロック周波数を低く設定しておけばよい。これにより、そのノイズを低減することができる。
　しかし、クロック周波数が低ければ、チューナ装置７００を高速に起動させることができない。
　つまり、チューナＩＣ８００のＤＳＰ８１０は、ソフトウェアプログラムを実行することによって、中間周波数信号に対してデジタル信号処理を行う。したがって、ＤＳＰ８１０は、起動時には、ＣＰＵ９４０とバスを介して通信し、そのソフトウェアプログラムを読み込み、ＲＡＭ８２４に書き込む必要がある。さらに、チューナ装置７００の初期化時には、ＤＳＰ８１０は、ＣＰＵ９４０とバスを介して通信し、デジタル信号処理の制御または特性を変更するためのデータを受信してＲＡＭ８２４に書き込む必要がある。しかし、クロック周波数が低ければ、その起動および初期化時のデータの受信に時間がかかってしまう。
　このように、チューナ装置７００では、チューナＩＣの妨害耐性が低下するか、起動が遅くなってしまうという課題がある。
　このような問題を解決するために、本開示の一態様に係るチューナ装置は、アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、前記チューナ回路は、さらに、自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、前記制御回路は、前記チューナ回路が、前記中間周波数信号の出力を停止している第１の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第１の周波数に切り替え、前記チューナ回路が、前記中間周波数信号を出力している第２の状態であるときには、前記クロック周波数を前記第１の周波数未満の周波数に切り替える。
　これにより、チューナ回路からの中間周波数信号の出力が停止されているときには、バスのクロック周波数が高いため、チューナ装置の起動を高速に行うことができる。さらに、チューナ回路から中間周波数信号が出力されているときには、バスのクロック周波数が低いため、チューナ回路がバスから受けるノイズを低減することができる。すなわち、自動利得制御機能を有するチューナ回路であっても、そのチューナ回路の妨害耐性を高めることができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下を抑えることができる。さらに、制御回路は、中間周波数信号を出力しているチューナ回路にノイズを与えずにアクセスできる。したがって、制御回路は、映像音声信号に基づく映像がディスプレイに表示されているときにも、チューナ回路の自動利得制御機能によって決定される利得を示す信号を取得することができる。これにより、その利得によって特定される放送波の信号強度を示すインジケータを、放送波の映像とともにディスプレイに表示させることができる。
　また、前記チューナ装置は、さらに、前記バスにおける前記チューナ回路と前記制御回路との間の部位と、グランドとの間の静電容量を第１の値と、前記第１の値よりも大きい値とに切り替える静電容量切替部を備え、前記制御回路は、さらに、前記チューナ回路が前記第１の状態であるときには、前記静電容量切替部に、前記静電容量を第１の値に切り替えさせ、前記チューナ回路が前記第２の状態であるときには、前記静電容量切替部に、前記静電容量を前記第１の値よりも大きい値に切り替えさせてもよい。
　これにより、チューナ回路からの中間周波数信号の出力が停止されているときには、静電容量が小さい値に切り替えられる。したがって、制御回路がチューナ回路および映像音声処理回路を制御するためにバスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置の起動をより高速に行うことができる。また、チューナ回路から中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下をより抑えることができる。
　また、前記チューナ回路は、第１のチューナ回路と第２のチューナ回路とを備え、前記制御回路は、前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第１の状態であるときには、前記クロック周波数を前記第１の周波数に切り替え、前記第１のチューナ回路および前記第２のチューナ回路のうちの一方だけが前記第２の状態であるときには、前記クロック周波数を前記第１の周波数未満の第２の周波数に切り替え、前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第２の状態であるときには、前記クロック周波数を前記第１の周波数未満の第３の周波数に切り替えてもよい。例えば、前記第２の周波数と前記第３の周波数とは実質的に等しくてもよい。
　これにより、第１のチューナ回路および第２のチューナ回路のいずれからも中間周波数信号が出力されていないときには、バスのクロック周波数が高いため、チューナ装置の起動を高速に行うことができる。さらに、第１のチューナ回路および第２のチューナ回路のうちの少なくとも一方から中間周波数信号が出力されているときには、バスのクロック周波数が低いため、その中間周波数信号を出力しているチューナ回路がバスから受けるノイズを低減することができる。例えば、第１のチューナ回路がチャンネル変更のために中間周波数信号の出力を停止していても、第２のチューナ回路が中間周波数信号を出力していれば、低いクロック周波数に切り替えられる。したがって、中間周波数信号を出力している第２のチューナ回路がバスから受けるノイズを低減することができる。
　また、前記制御回路は、前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第１の状態であるときには、前記静電容量切替部に、前記静電容量を前記第１の値に切り替えさせ、前記第１のチューナ回路および前記第２のチューナ回路のうちの一方だけが前記第２の状態であるときには、前記静電容量切替部に、前記静電容量を前記第１の値よりも大きい第２の値に切り替えさせ、前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第２の状態であるときには、前記静電容量切替部に、前記静電容量を前記第１の値よりも大きい第３の値に切り替えさせてもよい。例えば、前記第２の値と前記第３の値とは実質的に等しくてもよい。
　これにより、第１のチューナ回路および第２のチューナ回路のいずれからも中間周波数信号が出力されていないときには、静電容量が小さい値に切り替えられるため、バスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置の起動をより高速に行うことができる。また、第１のチューナ回路および第２のチューナ回路のうちの少なくとも一方から中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下をより抑えることができる。
　なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なＣＤ－ＲＯＭなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムまたは記録媒体の任意な組み合わせで実現されてもよい。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
　（実施の形態１）
　［テレビの構成］
　図４は、実施の形態１におけるチューナ装置を備えたテレビの構成を示すブロック図である。
　本実施の形態におけるチューナ装置１００は、妨害耐性および処理速度などの性能の低下を抑えた装置であって、テレビ１０に備えられる。つまり、テレビ１０は、チューナ装置１００と、ディスプレイ２０と、スピーカ３０とを備える。
　チューナ装置１００は、アンテナ９９０を介して放送波を受信し、受信された放送波から中間周波数信号を生成する。そして、チューナ装置１００は、その中間周波数信号に対して復調および復号などの処理を行うことによって映像音声信号を出力する。ディスプレイ２０は、例えば液晶ディスプレイまたは有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイなどからなり、映像音声信号によって示される映像を表示する。スピーカ３０は、映像音声信号によって示される音声を出力する。
　このように、本実施の形態におけるテレビ１０は、妨害耐性および処理速度などの性能の低下を抑えたチューナ装置１００を備えている。したがって、このテレビ１０では、妨害耐性の低下が抑えられるため、放送波の映像および音声の品質低下を抑制することができる。さらに、処理速度の低下が抑えられるため、テレビ１０の電源投入時から映像および音声の出力までの起動時間を短くすることができ、さらに、チャンネル変更のための処理速度も向上することができる。
　［チューナ装置の構成］
　図５は、実施の形態１におけるチューナ装置１００の構成の一例を示すブロック図である。なお、本実施の形態におけるチューナ装置１００が備える複数の構成要素のうち、図１～図３に示す構成要素と同一のものには、同一の符号を付し、その構成要素の詳細な説明を省略する。
　本実施の形態におけるチューナ装置１００は、上述のように、妨害耐性および処理速度などの性能の低下を抑えた装置である。このようなチューナ装置１００は、例えば図２に示すチューナＩＣ８００と、復調ＩＣ８５０と、デコーダＩＣ９３０と、ＣＰＵ１２０と、静電容量切替部１１０とを備える。つまり、本実施の形態におけるチューナ装置１００は、図３に示すチューナ装置７００と比べて、静電容量切替部１１０をさらに備え、ＣＰＵ９４０の代わりにＣＰＵ１２０を備えている。なお、本実施の形態では、復調ＩＣ８５０およびデコーダＩＣ９３０によって、映像音声処理回路１３０が構成されている。
　また、本実施の形態では、ＣＰＵ１２０、復調ＩＣ８５０およびデコーダＩＣ９３０は、バスを介して相互に接続され、さらに、チューナＩＣ８００は、復調ＩＣ８５０とバスを介して接続されている。このバスは、各ＩＣ間のコミュニケーション用の２線式シリアルバス（具体的には、ＩＩＣバス：Ｉｎｔｅｒ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　ＢＵＳ）である。また、このバスは、シリアルデータ（ＳＤＡともいう）用の制御線と、シリアルクロック（ＳＣＬともいう）用の制御線とを含む。
　チューナＩＣ８００は、増幅器８０６と、ＤＳＰ８１０と、Ｉ／Ｏ部８２２とを備える。なお、図５では、説明を分かりやすくするために、チューナＩＣ８００の一部の構成要素のみが示されているが、チューナＩＣ８００は、図２に示すようにミキサ８０３などの構成要素も備えている。このようなチューナＩＣ８００は、アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力する。また、チューナＩＣ８００は、ＤＳＰ８１０に含まれるＡＧＣ検出部８１１を備えている。つまり、チューナＩＣ８００は、自動利得制御機能を有する。したがって、チューナＩＣ８００は、中間周波数信号の信号レベルをその自動利得制御機能によって目標レベルに調整し、信号レベルが調整された中間周波数信号を映像音声処理回路１３０に出力する。
　映像音声処理回路１３０は、チューナＩＣ８００から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する。具体的には、映像音声処理回路１３０の復調ＩＣ８５０は、チューナＩＣ８００から出力された中間周波数信号を復調することによってトランスポートストリームを生成し、そのトランスポートストリームをデコーダＩＣ９３０に出力する。このトランスポートストリームは、デジタル放送の映像、音声、静止画、および文字などを示す信号が多重化された構成を有する。デコーダＩＣ９３０は、復調ＩＣ８５０から出力されたトランスポートストリームを復号することによって映像音声信号を生成し、その生成された映像音声信号のうちの映像信号をディスプレイ２０に出力し、音声信号をスピーカ３０に出力する。
　また、本実施の形態では、映像音声処理回路１３０の復調ＩＣ８５０に含まれるバスリピータ９２２は、図１および図３に示す例のように、バスの接続と切断とを切り替えることなく、バスの接続を維持する。つまり、チューナＩＣ８００は、中間周波数信号を出力しているときにも、中間周波数信号を出力していないときにも、復調ＩＣ８５０のバスリピータ９２２を介してＣＰＵ１２０に接続されている。言い換えれば、チューナＩＣ８００は、起動時にも、テレビ１０が放送波の映像および音声を出力しているときにも、バスを介してＣＰＵ１２０に接続されている。但し、バスリピータ９２２を利用してチューナＩＣ８００とＣＰＵ１２０との間で制御するときのみバスを接続し、そうでないときはバスを切断しても良い。
　ＣＰＵ１２０は、Ｉ／Ｏ部１２１と、クロック切替部１２２とを備える。
　Ｉ／Ｏ部１２１は、復調ＩＣ８５０およびデコーダＩＣ９３０のそれぞれとの間でバスを介した信号の入力と出力とを行う。
　クロック切替部１２２は、バスを介してチューナＩＣ８００および映像音声処理回路１３０を制御するためのクロック周波数を切り替える。具体的には、クロック切替部１２２は、チューナＩＣ８００が中間周波数信号を出力していない第１の状態であるときには、そのクロック周波数を第１の周波数に切り替える。一方、クロック切替部１２２は、チューナＩＣ８００が中間周波数信号を出力している第２の状態であるときには、そのクロック周波数を第１の周波数未満の周波数に切り替える。例えば、第１の周波数は、４００ｋＨｚであり、第１の周波数未満の周波数は、１００ｋＨｚである。なお、チューナＩＣ８００が中間周波数信号を出力していない第１の状態を、以下、非出力状態ともいい、中間周波数信号を出力している第２の状態を、以下、出力状態ともいう。
　また、ＣＰＵ１２０は、チューナＩＣ８００の状態に関わらず、バスを介してチューナＩＣ８００に接続されている。したがって、ＣＰＵ１２０は、チューナＩＣ８００が出力状態のときに、そのチューナＩＣ８００にバスを介してアクセスし、そのチューナＩＣ８００のＡＧＣ検出部８１１から、決定された利得を示す利得信号を取得することができる。そして、ＣＰＵ１２０は、この利得信号に基づいて、アンテナ９９０を介して受信されている放送波の信号強度を特定し、その信号強度を示すインジケータを、テレビ１０のディスプレイ２０に放送波の映像と共に表示させることができる。
　静電容量切替部１１０は、バスにおけるチューナＩＣ８００とＣＰＵ１２０との間の部位と、グランドとの間の静電容量を第１の値と、その第１の値よりも大きい値とに切り替える。つまり、ＣＰＵ１２０は、チューナＩＣ８００が非出力状態であるときには、静電容量切替部１１０に、静電容量を第１の値に切り替えさせる。ＣＰＵ１２０は、チューナＩＣ８００が出力状態であるときには、静電容量切替部１１０に、静電容量を第１の値よりも大きい値に切り替えさせる。
　［静電容量切替部の構成］
　図６は、実施の形態１における静電容量切替部１１０の構成の一例を示す回路構成図である。
　静電容量切替部１１０は、コンデンサＣ１およびコンデンサＣ２と、スイッチ１１１とを備える。
　スイッチ１１１は、ＣＰＵ１２０から出力される制御信号に応じて、コンデンサＣ１およびコンデンサＣ２のそれぞれの一端と、グランドとの間の状態を接続と切断とに切り替える。例えば、本実施の形態では、スイッチ１１１は、トランジスタおよび２つの抵抗器を備える。しかし、スイッチ１１１の構成は、図６に示す構成に限定されるものではなく、どのような構成であってもよい。
　コンデンサＣ１は、スイッチ１１１とバスのＳＣＬ用の制御線との間に接続され、コンデンサＣ２は、スイッチ１１１とバスのＳＤＡ用の制御線との間に接続されている。
　このような静電容量切替部１１０は、ＣＰＵ１２０から出力される制御信号の信号レベルがＨｉｇｈのときには、スイッチ１１１がオンになり、コンデンサＣ１およびコンデンサＣ２のそれぞれの一端をグランドに電気的に接続する。これにより、チューナＩＣ８００側のバスは、コンデンサＣ１またはコンデンサＣ２を介してグランドに接続される。つまり、チューナＩＣ８００側のバスとグランドとの間の静電容量が第１の値よりも大きい値（例えば、１００ｐＦ）に設定される。このようなコンデンサＣ１およびＣ２は、ローパスフィルタとして機能する。
　また、静電容量切替部１１０は、ＣＰＵ１２０から出力される制御信号の信号レベルがＬｏｗのときには、スイッチ１１１がオフになり、コンデンサＣ１およびコンデンサＣ２のそれぞれの一端をグランドから電気的に切断する。これにより、チューナＩＣ８００側のバスは、グランドから電気的に切断される。つまり、チューナＩＣ８００側のバスとグランドとの間の静電容量が第１の値（例えば、実質的に０Ｆ）に設定される。
　このように、本実施の形態では、チューナＩＣ８００が非出力状態である場合には、クロック周波数は高い第１の周波数に切り替えられる。したがって、テレビ１０、すなわちチューナ装置１００が起動するときには、ＣＰＵ１２０は、チューナＩＣ８００、復調ＩＣ８５０およびデコーダＩＣ９３０のそれぞれと高速に通信し、チューナ装置１００を高速に起動させるこができる。つまり、チューナＩＣ８００のＤＳＰ８１０は、ＣＰＵ１２０とバスを介して通信し、ソフトウェアプログラムの読み込みを迅速に行うことができる。また、ＤＳＰ８１０は、ＣＰＵ１２０とバスを介して通信し、デジタル信号処理の制御または特性を変更するためのデータを迅速に受信することができる。さらに、チューナＩＣ８００が非出力状態である場合には、チューナＩＣ８００側のバスとグランドとの間の静電容量が、小さい第１の値に切り替えられる。したがって、バスを介して送受信される信号の立ち上がり時間を短くすることができる。例えば、その立ち上がり時間を３００ｎｓ以下にすることができる。これにより、クロック周波数が高すぎることによって、通信が不可能になることを防ぐことができる。言い換えれば、クロック周波数をより高くすることができ、処理速度をさらに速くすることができる。
　また、本実施の形態では、チューナＩＣ８００が出力状態である場合には、クロック周波数は第１の周波数よりも低い周波数に切り替えられる。したがって、チューナＩＣ８００がバスから受けるノイズを低減することができる。その結果、テレビ１０のディスプレイ２０およびスピーカ３０から出力される放送波の映像および音声の品質が低下することを抑えることができる。さらに、チューナＩＣ８００が出力状態である場合には、チューナＩＣ８００側のバスとグランドとの間の静電容量が、第１の値よりも大きい値に切り替えられる。したがって、ローパスフィルタのカットオフ周波数を下げることができ、そのバスを介して送受信される信号から多くのノイズを除くことができる。すなわち、チューナＩＣ８００がバスから受けるノイズをさらに低減することができる。
　［チューナ装置の処理動作］
　図７は、実施の形態１におけるチューナ装置１００のＣＰＵ１２０の処理動作の一例を示すフローチャートである。
　チューナ装置１００が起動するときには、ＣＰＵ１２０は、まず、デコーダＩＣ９３０からの映像音声信号の出力を停止させる（ステップＳ１０１）。つまり、ＣＰＵ１２０は、チューナＩＣ８００の状態を非出力状態（すなわち第１の状態）にすることによって、デコーダＩＣ９３０からの映像音声信号の出力を停止させる。
　次に、ＣＰＵ１２０のクロック切替部１２２は、バスを介してチューナＩＣ８００および映像音声処理回路１３０を制御するためのクロック周波数を、第１の周波数である４００ｋＨｚに切り替える（ステップＳ１０２ａ）。そして、ＣＰＵ１２０は、静電容量切替部１１０を制御することにより、つまり、Ｌｏｗの制御信号を静電容量切替部１１０に出力してスイッチ１１１をオフすることにより、チューナＩＣ８００側のバスとグランドとの間の静電容量を下げる（ステップＳ１０２ｂ）。これにより、チューナ装置１００は、高速モードに設定される。
　次に、ＣＰＵ１２０は、復調ＩＣ８５０を初期化する（ステップＳ１０３ａ）。例えば、ＣＰＵ１２０は、復調ＩＣ８５０の復調方式を設定する。また、このときに、ＣＰＵ１２０は、ＡＤＣ８０７のパラメータ（例えばサンプリング周波数など）を設定してもよい。
　次に、ＣＰＵ１２０は、チューナＩＣ８００を初期化する（ステップＳ１０３ｂ）。つまり、ＣＰＵ１２０は、ＤＳＰ８１０とバスを介して通信し、ソフトウェアプログラムおよびその他のデータなどのＲＡＭ８２４への書き込みをＤＳＰ８１０に実行させる。さらに、ＣＰＵ１２０は、テレビ１０が設置されている地域（例えば、国または地方など）に応じた放送波のフィルタリングの設定をＤＳＰ８１０に実行させる。
　次に、ＣＰＵ１２０は、チューナＩＣ８００の選局を設定する（ステップＳ１０４）。つまり、ＣＰＵ１２０は、チューナＩＣ８００の第１のフィルタ８０２を、指定されるチャンネルの周波数に同調させ、そのチャンネルの信号を第１のフィルタ８０２から出力させる。そして、ＣＰＵ１２０は、同期を確認する（ステップＳ１０５）。つまり、ＣＰＵ１２０は、復調ＩＣ８５０によって中間周波数信号のトランスポートストリームへの復調が適切に行われることを確認する。この確認によって、チューナ装置１００の起動が完了する。
　このように、本実施の形態では、起動時に行われるステップＳ１０３ａ～Ｓ１０５の処理が高速モードによって実行されるため、チューナ装置１００の起動を高速に行うことができる。また、この起動時には、高いクロック周波数によって、チューナＩＣ８００がバスから受けるノイズが大きくても、映像音声信号の出力が停止されているため、低品質の映像および音声が視聴者に視聴されることを防ぐことができる。
　その後、ＣＰＵ１２０は、ステップＳ１０２ｂで下げられた静電容量を上げる（ステップＳ１０６ａ）。つまり、ＣＰＵ１２０は、Ｈｉｇｈの制御信号を静電容量切替部１１０に出力してスイッチ１１１をオンにすることにより、チューナＩＣ８００側のバスとグランドとの間の静電容量を上げる。そして、ＣＰＵ１２０のクロック切替部１２２は、上述のバスのクロック周波数を、第１の周波数よりも低い１００ｋＨｚに切り替える（ステップＳ１０６ｂ）。これにより、チューナ装置１００は、低速モードに設定される。
　次に、ＣＰＵ１２０は、デコーダＩＣ９３０からの映像音声信号の出力を開始させる（ステップＳ１０７）。つまり、ＣＰＵ１２０は、チューナＩＣ８００の状態を出力状態（すなわち第２の状態）にすることによって、デコーダＩＣ９３０からの映像音声信号の出力を開始させる。
　そして、ＣＰＵ１２０は、チューナＩＣ８００のＡＧＣ検出部８１１によって決定されるＡＧＣ値を、そのＡＧＣ検出部８１１からバスを介して読み込む（ステップＳ１０８）。このＡＧＣ値は、自動利得制御機能によって中間周波数信号の信号レベルを目標レベルに調整するための利得を示す。つまり、ＡＧＣ値は、上述の利得信号によって示される値である。また、このとき、ＣＰＵ１２０は、このＡＧＣ値に基づいて、アンテナ９９０を介して受信されている放送波の信号強度を特定し、その信号強度を示すインジケータを、テレビ１０のディスプレイ２０に放送波の映像と共に表示させる。
　このように、本実施の形態では、チューナＩＣ８００が出力状態である場合、すなわちチューナ装置１００からディスプレイ２０およびスピーカ３０に映像音声信号が出力されている場合には、チューナ装置１００は低速モードに設定されている。したがって、ＣＰＵ１２０がバスを介してチューナＩＣ８００のＡＧＣ検出部８１１にアクセスできる環境であっても、チューナＩＣ８００がバスから受けるノイズを低減することができる。その結果、映像音声信号によってディスプレイ２０に表示される映像、およびスピーカ３０から出力される音声の品質の低下を抑えることができる。
　次に、ＣＰＵ１２０は、テレビ１０に対するユーザの操作があったか否かを判定する（ステップＳ１０９）。ここで、ＣＰＵ１２０は、その操作がなかったと判定すると（ステップＳ１０９のＮｏ）、ステップＳ１０８からの処理を繰り返し実行する。つまり、ＣＰＵ１２０は、ポーリングによって、ステップＳ１０８のＡＧＣ値を読み込む処理を繰り返し実行する。一方、ＣＰＵ１２０は、その操作があったと判定すると（ステップＳ１０９のＹｅｓ）、その操作が、チャンネルの変更を促す操作であるか、映像および音声の出力の終了を促す操作であるかを判別する（ステップＳ１１０）。
　ここで、ＣＰＵ１２０は、その操作が、映像および音声の出力の終了を促す操作であると判別すると（ステップＳ１１０の終了）、全ての処理を終了する。一方、ＣＰＵ１２０は、その操作が、チャンネルの変更を促す操作であると判別すると（ステップＳ１１０のチャンネル変更）、ステップＳ１０１と同様に、デコーダＩＣ９３０からの映像音声信号の出力を停止させる（ステップＳ１１１）。
　その後、ＣＰＵ１２０は、ステップＳ１０６ａで上げられた静電容量を下げる（ステップＳ１１２ａ）。つまり、ＣＰＵ１２０は、Ｌｏｗの制御信号を静電容量切替部１１０に出力してスイッチ１１１をオフにすることにより、チューナＩＣ８００側のバスとグランドとの間の静電容量を下げる。次に、ＣＰＵ１２０のクロック切替部１２２は、上述のバスのクロック周波数を、第１の周波数である４００ｋＨｚに切り替える（ステップＳ１１２ｂ）。これにより、チューナ装置１００は、高速モードに設定される。
　そして、ＣＰＵ１２０は、ステップＳ１０４からの処理を繰り返し実行する。これによって、チャンネルの変更時に行われるステップＳ１０４およびＳ１０５の処理が高速モードによって実行されるため、そのチャンネルの変更を高速に行うことができる。
　［効果など］
　このように、本実施の形態におけるチューナ装置１００は、アンテナ９９０を介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナＩＣ８００と、チューナＩＣ８００から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路１３０と、チューナＩＣ８００および映像音声処理回路１３０にバスを介して接続され、そのチューナＩＣ８００および映像音声処理回路１３０を制御するＣＰＵ１２０とを備える。チューナＩＣ８００は、さらに、自動利得制御機能を有し、映像音声処理回路１３０に出力される中間周波数信号の信号レベルを自動利得制御機能によって目標レベルに調整する。ＣＰＵ１２０は、チューナＩＣ８００が、中間周波数信号の出力を停止している第１の状態であるときには、バスを介してチューナＩＣ８００および映像音声処理回路１３０を制御するためのクロック周波数を第１の周波数に切り替え、チューナＩＣ８００が、中間周波数信号を出力している第２の状態であるときには、そのクロック周波数を第１の周波数未満の周波数に切り替える。
　これにより、チューナＩＣ８００からの中間周波数信号の出力が停止されているときには、クロック周波数が高いため、チューナ装置１００の起動とチャンネルの変更とを高速に行うことができる。さらに、チューナＩＣ８００から中間周波数信号が出力されているときには、クロック周波数が低いため、チューナＩＣ８００がバスから受けるノイズを低減することができる。すなわち、チューナＩＣ８００の妨害耐性を高めることができる。その結果、映像音声信号によってディスプレイ２０に表示される映像と、スピーカ３０から出力される音声とのそれぞれの品質低下を抑えることができる。さらに、ＣＰＵ１２０は、中間周波数信号を出力しているチューナＩＣ８００にノイズを与えずにアクセスできるため、ディスプレイ２０に映像が表示されているときにも、チューナＩＣ８００の自動利得制御機能によって決定される利得を示すＡＧＣ値を取得することができる。したがって、そのＡＧＣ値によって特定される放送波の信号強度を示すインジケータを、放送波の映像とともにディスプレイ２０に表示させることができる。
　また、本実施の形態におけるチューナ装置１００は、さらに、バスにおけるチューナＩＣ８００とＣＰＵ１２０との間の部位と、グランドとの間の静電容量を第１の値と、前記第１の値よりも大きい値とに切り替える静電容量切替部１１０を備える。ＣＰＵ１２０は、チューナＩＣ８００が第１の状態であるときには、静電容量切替部１１０に、その静電容量を第１の値に切り替えさせ、チューナＩＣ８００が第２の状態であるときには、静電容量切替部１１０に、その静電容量を第１の値よりも大きい値に切り替えさせる。
　これにより、中間周波数信号の出力が停止されているときには、静電容量が小さい値に切り替えられるため、バスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置１００の起動とチャンネルの変更とをより高速に行うことができる。また、中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号によってディスプレイ２０に表示される映像と、スピーカ３０から出力される音声とのそれぞれの品質低下をより抑えることができる。
　（実施の形態２）
　実施の形態１におけるチューナ装置１００は、チューナＩＣを１つだけ備えているが、本実施の形態におけるチューナ装置は、チューナＩＣを２つ備えている。
　図８は、実施の形態２におけるチューナ装置の構成の一例を示すブロック図である。
　本実施の形態におけるチューナ装置２００は、第１のチューナＩＣ８００ａと、第２のチューナＩＣ８００ｂとを備える。つまり、本実施の形態におけるチューナ装置２００は、放送波に含まれる２つのチャンネルの信号を並列に処理することができるチューナＩＣを備え、そのチューナＩＣは、第１のチューナＩＣ８００ａと第２のチューナＩＣ８００ｂとを備えている。例えば、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれは、実施の形態１のチューナＩＣ８００と同一の構成を有する。言い換えれば、本実施の形態におけるチューナ装置２００は、実施の形態１のチューナ装置１００が備える全ての構成要素を備えるとともに、さらに、チューナＩＣ８００をもう１つ、第１のチューナＩＣ８００ａまたは第２のチューナＩＣ８００ｂとして備えている。なお、本実施の形態におけるチューナ装置２００が備える複数の構成要素のうち、実施の形態１に示す構成要素と同一のものには、同一の符号を付し、その構成要素の詳細な説明を省略する。
　映像音声処理回路１３０は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれから出力される中間周波数信号に対する復調および復号を行う。つまり、映像音声処理回路１３０は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれから出力される２つの中間周波数信号を並列に処理してもよく、何れか一方の中間周波数信号を選択して処理してもよい。
　また、本実施の形態では、ＣＰＵ１２０のクロック切替部１２２は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれが第１の状態、すなわち非出力状態であるときには、クロック周波数を第１の周波数に切り替える。また、ＣＰＵ１２０のクロック切替部１２２は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのうちの一方だけが第２の状態、すなわち出力状態であるときには、クロック周波数を第１の周波数未満の第２の周波数に切り替える。さらに、ＣＰＵ１２０のクロック切替部１２２は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれが第２の状態、すなわち出力状態であるときには、クロック周波数を第１の周波数未満の第３の周波数に切り替える。また、第２の周波数と第３の周波数とは実質的に等しくてもよい。なお、実質的に等しいとは、例えば、第２の周波数と第３の周波数との差が１０％以下であることを意味する。例えば、第２の周波数と第３の周波数とは１００ｋＨｚである。
　さらに、本実施の形態では、静電容量切替部１１０は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂ側のバスとグランドとの間の静電容量を、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれの状態に応じて切り替えてもよい。つまり、ＣＰＵ１２０は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれが第１の状態、すなわち非出力状態であるときには、静電容量切替部１１０に、静電容量を第１の値に切り替えさせる。また、ＣＰＵ１２０は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのうちの一方だけが第２の状態、すなわち出力状態であるときには、静電容量切替部１１０に、静電容量を第１の値よりも大きい第２の値に切り替えさせる。さらに、ＣＰＵ１２０は、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのそれぞれが第２の状態、すなわち出力状態であるときには、静電容量切替部１１０に、静電容量を第１の値よりも大きい第３の値に切り替えさせる。また、第２の値と第３の値とは実質的に等しくてもよい。なお、実質的に等しいとは、例えば、第２の値と第３の値との差が１０％以下であることを意味する。例えば、第２の値と第３の値とは１００ｐＦである。
　図９は、本実施の形態２におけるチューナ装置のＣＰＵ１２０の処理動作の一例を示すフローチャートである。なお、図９は、ＣＰＵ１２０が第１のチューナＩＣ８００ａを制御するための処理動作を示す。
　チューナ装置２００が起動するときには、ＣＰＵ１２０は、まず、第１のチューナＩＣ８００ａの中間周波数信号に基づく映像音声信号のデコーダＩＣ９３０からの出力を停止させる（ステップＳ１０１）。つまり、ＣＰＵ１２０は、第１のチューナＩＣ８００ａの状態を非出力状態（すなわち第１の状態）にすることによって、デコーダＩＣ９３０からの映像音声信号の出力を停止させる。
　次に、ＣＰＵ１２０は、図７に示すステップＳ１０２ａおよびＳ１０２ｂの処理を実行することによって、チューナ装置２００を高速モードに設定する（ステップＳ１０２）。そして、ＣＰＵ１２０は、図７に示すステップＳ１０３ａおよびＳ１０３ｂの処理を実行することによって、復調ＩＣ８５０、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂの初期化設定処理を行う（ステップＳ１０３）。
　次に、ＣＰＵ１２０は、第１のチューナＩＣ８００ａの選局を設定する（ステップＳ１０４）。そして、ＣＰＵ１２０は、第１のチューナＩＣ８００ａの選局に対する同期を確認する（ステップＳ１０５）。
　その後、ＣＰＵ１２０は、チューナ装置２００が高速モードに設定されているか否かを判定する（ステップＳ１２１）。ここで、高速モードに設定されていると判定すると（ステップＳ１２１のＹｅｓ）、ＣＰＵ１２０は、図７に示すステップＳ１０６ａおよびＳ１０６ｂの処理を実行することによって、チューナ装置２００を低速モードに設定する（ステップＳ１０６）。
　次に、ＣＰＵ１２０は、第１のチューナＩＣ８００ａの中間周波数信号に基づく映像音声信号のデコーダＩＣ９３０からの出力を開始させる（ステップＳ１０７）。そして、ＣＰＵ１２０は、第１のチューナＩＣ８００ａのＡＧＣ検出部８１１によって決定されるＡＧＣ値を、そのＡＧＣ検出部８１１からバスを介して読み込む（ステップＳ１０８）。
　次に、ＣＰＵ１２０は、テレビ１０に対するユーザの操作があったか否かを判定する（ステップＳ１０９）。ここで、ＣＰＵ１２０は、その操作がなかったと判定すると（ステップＳ１０９のＮｏ）、ステップＳ１０８からの処理を繰り返し実行する。一方、ＣＰＵ１２０は、その操作があったと判定すると（ステップＳ１０９のＹｅｓ）、その操作が、第１のチューナＩＣ８００ａに対するチャンネルの変更を促す操作であるか、映像および音声の出力の終了を促す操作であるかを判別する（ステップＳ１１０）。
　ＣＰＵ１２０は、その操作が、映像および音声の出力の終了を促す操作であると判別すると（ステップＳ１１０の終了）、全ての処理を終了する。一方、ＣＰＵ１２０は、その操作が、第１のチューナＩＣ８００ａに対するチャンネルの変更を促す操作であると判別すると（ステップＳ１１０のチャンネル変更）、ステップＳ１０１と同様に、映像音声信号の出力を停止させる（ステップＳ１１１）。つまり、ＣＰＵ１２０は、第１のチューナＩＣ８００ａの中間周波数信号に基づく映像音声信号のデコーダＩＣ９３０からの出力を停止させる。
　ここで、本実施の形態では、ＣＰＵ１２０は、第２のチューナＩＣ８００ｂが受信中であるか否かを判定する（ステップＳ１２１）。すなわち、ＣＰＵ１２０は、第２のチューナＩＣ８００ｂが、中間周波数信号を出力している第２の状態であるか否かを判定する。第２のチューナＩＣ８００ｂが受信中である、すなわち第２の状態であると判定すると（ステップＳ１２１のＹｅｓ）、ＣＰＵ１２０は、ステップＳ１０４からの処理を実行する。
　つまり、本実施の形態では、第１のチューナＩＣ８００ａが非出力状態であっても、第２のチューナＩＣ８００ｂが出力状態である場合には、ＣＰＵ１２０は、チューナ装置２００を高速モードに設定することなく、第１のチューナＩＣ８００ａの選局を低速モードで設定する。これにより、第２のチューナＩＣ８００ｂがバスから受けるノイズを低減することができる。つまり、第２のチューナＩＣ８００ｂの中間周波数信号に基づく映像音声信号によってディスプレイ２０に表示される映像と、スピーカ３０から出力される音声とのそれぞれの品質が低下することを抑えることができる。
　一方、第２のチューナＩＣ８００ｂが受信中ではない、すなわち第１の状態であると判定すると（ステップＳ１２１のＮｏ）、ＣＰＵ１２０は、図７に示すステップＳ１１２ａおよびＳ１１２ｂの処理を実行することによって、チューナ装置２００を高速モードに設定する。そして、ＣＰＵ１２０は、ステップＳ１０４からの処理を繰り返し実行する。
　このように、ＣＰＵ１２０は、図９に示すフローチャートに基づいて、第１のチューナＩＣ８００ａを制御するが、第２のチューナＩＣ８００ｂも同様に制御する。つまり、ＣＰＵ１２０は、第２のチューナＩＣ８００ｂを制御するときには、ステップＳ１２１では、第１のチューナＩＣ８００ａが受信中であるか否かを判定し、他の各ステップでは、第２のチューナＩＣ８００ｂに対応する処理を実行する。
　［効果など］
　以上のように、本実施の形態では、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのいずれからも中間周波数信号が出力されていないときには、バスのクロック周波数が高いため、チューナ装置２００の起動を高速に行うことができる。さらに、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのうちの少なくとも一方から中間周波数信号が出力されているときには、バスのクロック周波数が低いため、その中間周波数信号を出力しているチューナＩＣがバスから受けるノイズを低減することができる。例えば、第１のチューナＩＣ８００ａがチャンネル変更のために中間周波数信号の出力を停止していても、第２のチューナＩＣ８００ｂが中間周波数信号を出力していれば、低いクロック周波数に切り替えられる。したがって、中間周波数信号を出力している第２のチューナＩＣ８００ｂがバスから受けるノイズを低減することができる。
　また、本実施の形態では、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのいずれからも中間周波数信号が出力されていないときには、静電容量が小さい値に切り替えられるため、バスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置２００の起動をより高速に行うことができる。また、第１のチューナＩＣ８００ａおよび第２のチューナＩＣ８００ｂのうちの少なくとも一方から中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下をより抑えることができる。
　（その他の実施の形態）
　以上、本開示のチューナ装置について、各実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれてもよい。
　例えば、上記各実施の形態におけるチューナ装置は、バスリピータ９２２を備えているが、このバスリピータ９２２を備えていなくてもよい。つまり、上記各実施の形態におけるチューナ装置では、チューナＩＣは、復調ＩＣ８５０を介してＣＰＵ１２０に接続されているが、復調ＩＣ８５０を介さずに、ＣＰＵ１２０に接続されていてもよい。
　図１０は、本開示のチューナ装置の構成の一例を示すブロック図である。
　例えば、本開示の一態様に係るチューナ装置３００は、静電容量切替部１１０と、ＣＰＵ１２０と、チューナＩＣ８００と、映像音声処理回路１３０とを備える。ここで、チューナＩＣ８００は、バスを介してＣＰＵ１２０にダイレクトに接続されている。このようなチューナ装置３００であっても、上記各実施の形態と同様の処理を行い、同様の作用効果を奏することができる。
　また、上記各実施の形態では、チューナ装置は静電容量切替部１１０を備えているが、この静電容量切替部１１０を備えていなくてもよい。静電容量を切り替えず、バスのクロック周波数を切り替えるだけでも、本開示の効果を奏することができるが、静電容量を切り替えることによって、その効果をより高めることができる。
　また、上記各実施の形態では、バスの一例としてＩＩＣバスをあげたが、これに限らずどのようなバスであってもよい。
　また、上記各実施の形態では、第１の周波数が４００ｋＨｚであり、第２の周波数および第３の周波数が１００ｋＨｚであるが、これらの周波数は一例であって、第１～第３の周波数のそれぞれはこれに限定されない。
　また、実施の形態２では、チューナ装置２００は、２つのチューナＩＣを備えたが、３つ以上のチューナＩＣを備えてもよい。このような場合でも、ＣＰＵ１２０は、少なくとも１つのチューナＩＣから中間周波数信号が出力されていれば、チューナ装置を低速モードに設定し、何れのチューナＩＣからも中間周波数信号が出力されていなければ、チューナ装置を高速モードに設定する。
　本開示のチューナ装置は、例えばテレビなどに備えられるチューナ装置として利用可能である。
　１０　　テレビ受像機
　２０　　ディスプレイ
　３０　　スピーカ
　１００、２００、３００　　チューナ装置
　１１０　　静電容量切替部
　１１１　　スイッチ
　１２０　　ＣＰＵ
　１２１、８２２、９２３、９２４、９３１　　Ｉ／Ｏ部
　１２２　　クロック切替部
　１３０　　映像音声処理回路
　８００　　チューナＩＣ
　８０１、８０６　　増幅器
　８０２　　第１のフィルタ
　８０３　　ミキサ
　８０４　　発信器
　８０５　　第２のフィルタ
　８０７　　ＡＤＣ
　８１０　　ＤＳＰ
　８１１　　ＡＧＣ検出部
　８１２　　アナログ復調部
　８１３　　ＤＣ除去部
　８２１　　ＤＡＣ
　８２３　　ＲＯＭ
　８２４　　ＲＡＭ
　８５０　　復調ＩＣ
　９２２　　バスリピータ
　９２３　　Ｉ／Ｏ部
　９２４　　Ｉ／Ｏ部
　９３０　　デコーダＩＣ
　９９０　　アンテナ
　Ｃ１　　コンデンサ
　Ｃ２　　コンデンサ

Claims (9)

  1. 　アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、
    　前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、
    　前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、
    　前記チューナ回路は、さらに、
    　自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、
    　前記制御回路は、
    　前記チューナ回路が、前記中間周波数信号の出力を停止している第１の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第１の周波数に切り替え、
    　前記チューナ回路が、前記中間周波数信号を出力している第２の状態であるときには、前記クロック周波数を前記第１の周波数未満の周波数に切り替える、
    　チューナ装置。
  2. 　前記チューナ装置は、さらに、
    　前記バスにおける前記チューナ回路と前記制御回路との間の部位と、グランドとの間の静電容量を第１の値と、前記第１の値よりも大きい値とに切り替える静電容量切替部を備え、
    　前記制御回路は、さらに、
    　前記チューナ回路が前記第１の状態であるときには、前記静電容量切替部に、前記静電容量を第１の値に切り替えさせ、
    　前記チューナ回路が前記第２の状態であるときには、前記静電容量切替部に、前記静電容量を前記第１の値よりも大きい値に切り替えさせる、
    　請求項１に記載のチューナ装置。
  3. 　前記チューナ回路は、第１のチューナ回路と第２のチューナ回路とを備え、
    　前記制御回路は、
    　前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第１の状態であるときには、
    　前記クロック周波数を前記第１の周波数に切り替え、
    　前記第１のチューナ回路および前記第２のチューナ回路のうちの一方だけが前記第２の状態であるときには、
    　前記クロック周波数を前記第１の周波数未満の第２の周波数に切り替え、
    　前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第２の状態であるときには、
    　前記クロック周波数を前記第１の周波数未満の第３の周波数に切り替える、
    　請求項２に記載のチューナ装置。
  4. 　前記第２の周波数と前記第３の周波数とは実質的に等しい
    　請求項３に記載のチューナ装置。
  5. 　前記制御回路は、
    　前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第１の状態であるときには、
    　前記静電容量切替部に、前記静電容量を前記第１の値に切り替えさせ、
    　前記第１のチューナ回路および前記第２のチューナ回路のうちの一方だけが前記第２の状態であるときには、
    　前記静電容量切替部に、前記静電容量を前記第１の値よりも大きい第２の値に切り替えさせ、
    　前記第１のチューナ回路および前記第２のチューナ回路のそれぞれが前記第２の状態であるときには、
    　前記静電容量切替部に、前記静電容量を前記第１の値よりも大きい第３の値に切り替えさせる、
    　請求項３または４に記載のチューナ装置。
  6. 　前記第２の値と前記第３の値とは実質的に等しい
    　請求項５に記載のチューナ装置。
  7. 　請求項１～６の何れか１項に記載のチューナ装置と、
    　前記チューナ装置から出力される前記映像音声信号に基づく映像を表示するディスプレイと、
    　前記映像音声信号に基づく音声を出力するスピーカと
    　を備えるテレビジョン受像機。
  8. 　チューナ装置を制御する制御方法であって、
    　前記チューナ装置は、
    　アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、
    　前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、
    　前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、
    　前記チューナ回路は、さらに、
    　自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、
    　前記制御方法では、
    　前記チューナ回路が、前記中間周波数信号の出力を停止している第１の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を、前記制御回路によって第１の周波数に切り替え、
    　前記チューナ回路が、前記中間周波数信号を出力している第２の状態であるときには、前記制御回路によって、前記クロック周波数を前記第１の周波数未満の周波数に切り替える、
    　制御方法。
  9. 　チューナ装置を制御するためのプログラムであって、
    　前記チューナ装置は、
    　アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、
    　前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、
    　前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、
    　前記チューナ回路は、さらに、
    　自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、
    　前記プログラムは、
    　前記チューナ回路が、前記中間周波数信号の出力を停止している第１の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第１の周波数に切り替え、
    　前記チューナ回路が、前記中間周波数信号を出力している第２の状態であるときには、前記クロック周波数を前記第１の周波数未満の周波数に切り替える、
    　ことを前記制御回路に実行させるプログラム。
PCT/JP2018/029564 2017-11-08 2018-08-07 チューナ装置、テレビジョン受像機、制御方法およびプログラム WO2019092941A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017215260A JP6788856B2 (ja) 2017-11-08 2017-11-08 チューナ装置、テレビジョン受像機、制御方法およびプログラム
JP2017-215260 2017-11-08

Publications (1)

Publication Number Publication Date
WO2019092941A1 true WO2019092941A1 (ja) 2019-05-16

Family

ID=66437729

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/029564 WO2019092941A1 (ja) 2017-11-08 2018-08-07 チューナ装置、テレビジョン受像機、制御方法およびプログラム

Country Status (2)

Country Link
JP (1) JP6788856B2 (ja)
WO (1) WO2019092941A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020256123A1 (ja) * 2019-06-21 2020-12-24

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008107937A (ja) * 2006-10-24 2008-05-08 Oki Electric Ind Co Ltd バスリピータ
JP2008311838A (ja) * 2007-06-13 2008-12-25 Funai Electric Co Ltd 受信装置
JP2010055406A (ja) * 2008-08-28 2010-03-11 Kyocera Corp 無線装置および電力制御方法
US20100328536A1 (en) * 2009-06-29 2010-12-30 Alan Hendrickson Digital Signal Processor (DSP) Architecture For A Hybrid Television Tuner

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008107937A (ja) * 2006-10-24 2008-05-08 Oki Electric Ind Co Ltd バスリピータ
JP2008311838A (ja) * 2007-06-13 2008-12-25 Funai Electric Co Ltd 受信装置
JP2010055406A (ja) * 2008-08-28 2010-03-11 Kyocera Corp 無線装置および電力制御方法
US20100328536A1 (en) * 2009-06-29 2010-12-30 Alan Hendrickson Digital Signal Processor (DSP) Architecture For A Hybrid Television Tuner

Also Published As

Publication number Publication date
JP2019087903A (ja) 2019-06-06
JP6788856B2 (ja) 2020-11-25

Similar Documents

Publication Publication Date Title
US20120206493A1 (en) Display device, control method for said display device, program, and computer-readable recording medium having program stored thereon
JP4802085B2 (ja) デジタル放送受信機
EP1751969B1 (en) Apparatus and method for compensating for varying adjacent channel conditions
WO2019092941A1 (ja) チューナ装置、テレビジョン受像機、制御方法およびプログラム
US10257459B2 (en) Television receiving apparatus and television receiving method
US20100034328A1 (en) Signal receiving apparatus, broadcast receiving apparatus and signal processing method using the same
JP2010153970A (ja) 受信装置、受信方法、およびプログラム
JP2009290766A (ja) 放送チャネル検出装置、放送チャネル検出方法、および選局装置
EP2031860B1 (en) Signal processing apparatus and control method thereof
US8897732B2 (en) Broadcast receiving apparatus and broadcast receiving method
JP2008124682A (ja) 受信装置および受信方法
JP2010219678A (ja) 移動体用受信装置
KR100395566B1 (ko) 통신선택기능 복조기를 구비한 디지탈 방송 수신기
JP5055825B2 (ja) テレビジョン受信装置
JP5323230B1 (ja) 電子機器、フィルタ調整装置、フィルタ調整方法、及びフィルタ調整プログラム
JP2005109936A (ja) デジタル放送受信機における復調回路および帯域フィルタの可変制御方法
JP2014086887A (ja) 通信装置および方法
JP2010268339A (ja) 選局装置
JP2009081491A (ja) 放送受信装置
JP2007082053A (ja) 受信装置
JP2005204060A (ja) 放送受信装置
JP2005333198A (ja) 地上波デジタル放送受信チューナ
JP2004165931A (ja) 信号抽出増幅装置及び信号抽出増幅方法
JP2008016993A (ja) テレビジョン放送受信機、及び、放送周波数情報取得方法
JP2004193723A (ja) 中間周波処理装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18875866

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18875866

Country of ref document: EP

Kind code of ref document: A1