WO2019092941A1 - チューナ装置、テレビジョン受像機、制御方法およびプログラム - Google Patents

チューナ装置、テレビジョン受像機、制御方法およびプログラム Download PDF

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WO2019092941A1
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tuner
circuit
frequency
video
signal
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顕知 佐竹
尾関 浩明
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パナソニックIpマネジメント株式会社
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    • H04B1/06Receivers
    • H04B1/10Means associated with receiver for limiting or suppressing noise or interference
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    • H04BTRANSMISSION
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    • HELECTRICITY
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    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N21/40Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41Structure of client; Structure of client peripherals
    • H04N21/426Internal components of the client ; Characteristics thereof
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00Details of television systems
    • H04N5/44Receiver circuitry for the reception of television signals according to analogue transmission standards

Definitions

  • the present disclosure relates to a tuner device provided in, for example, a television receiver.
  • a tuner device provided in a television receiver (hereinafter referred to as a television), a tuner device having a tuner IC (Integrated Circuit) and a bus repeater has been proposed (see Patent Document 1). By using this bus repeater, noise received by the tuner IC can be suppressed.
  • a tuner IC used for such a tuner device, a tuner IC having an automatic gain control function has been proposed (see Patent Document 2).
  • the present disclosure provides a tuner device that suppresses the reduction in performance such as interference resistance and processing speed.
  • a tuner apparatus receives a broadcast wave via an antenna, and generates and outputs an intermediate frequency signal by converting the frequency of the received broadcast wave to another frequency;
  • the audio / video processing circuit that outputs an audio / video signal by performing demodulation and decoding on the intermediate frequency signal output from the tuner circuit, and the tuner circuit and the audio / video processing circuit are connected via a bus.
  • a control circuit for controlling the tuner circuit and the video and audio processing circuit wherein the tuner circuit further has an automatic gain control function, and the signal level of the intermediate frequency signal output to the video and audio processing circuit is The target level is adjusted by the automatic gain control function, and the control circuit causes the tuner circuit to stop the output of the intermediate frequency signal.
  • the clock frequency for controlling the tuner circuit and the video / audio processing circuit is switched to the first frequency via the bus, and the tuner circuit converts the intermediate frequency signal to the first frequency.
  • the clock frequency is switched to a frequency lower than the first frequency.
  • the tuner device of the present disclosure can suppress degradation in performance such as interference tolerance and processing speed.
  • FIG. 1 is a block diagram showing an example of the configuration of a conventional tuner apparatus.
  • FIG. 2 is a block diagram showing an example of the configuration of a tuner IC having an automatic gain control function.
  • FIG. 3 is a diagram for explaining a problem assumed from the conventional tuner device.
  • FIG. 4 is a block diagram showing the configuration of a television provided with the tuner device in the first embodiment.
  • FIG. 5 is a block diagram showing an example of the configuration of the tuner apparatus in the first embodiment.
  • FIG. 6 is a circuit configuration diagram showing an example of the configuration of the capacitance switching unit according to the first embodiment.
  • FIG. 7 is a flow chart showing an example of the processing operation of the CPU of the tuner device in the first embodiment.
  • FIG. 8 is a block diagram showing an example of a configuration of a tuner apparatus in the second embodiment.
  • FIG. 9 is a flow chart showing an example of the processing operation of the CPU of the tuner device in the second embodiment.
  • FIG. 10 is a block diagram showing an example of the configuration of the tuner apparatus of the present disclosure.
  • FIG. 1 is a block diagram showing an example of the configuration of a conventional tuner apparatus.
  • tuner apparatus 900 shown in the above-mentioned patent document 1 receives a broadcast wave via antenna 990, selects a signal of a partial frequency band included in the broadcast wave, and selects a frequency relative to the signal of that frequency band. Processes such as conversion, demodulation and decoding. As a result, the tuner apparatus 900 generates and outputs a video and audio signal indicating video and audio.
  • Such a tuner apparatus 900 includes a tuner IC 910, a demodulation IC 920, a decoder IC 930, and a CPU 940.
  • Tuner IC 910 receives a broadcast wave via antenna 990, selects a signal of a partial frequency band included in the broadcast wave, and performs an integrated circuit that performs processing such as frequency conversion on the signal of the frequency band It is.
  • Such tuner IC 910 includes an amplifier 911 and an I / O unit 912.
  • the I / O unit 912 performs signal input and output with the demodulation IC 920.
  • the amplifier 911 amplifies the signal level of the intermediate frequency signal, and outputs the intermediate frequency signal of the amplified signal level to the demodulation IC 920.
  • the intermediate frequency signal is a signal generated by converting the frequency band of the signal selected as described above to another frequency band.
  • the demodulation IC 920 is an integrated circuit that generates a transport stream by demodulating the intermediate frequency signal output from the tuner IC 910, and outputs the transport stream to the decoder IC 930.
  • Such a demodulation IC 920 includes an AGC detection unit 921, a bus repeater 922, an I / O unit 923, and an I / O unit 924.
  • An AGC (Automatic Gain Control) detection unit 921 detects the signal level of the intermediate frequency signal output from the tuner IC 910, and determines a gain for amplifying the signal level to a target level. Then, the AGC detection unit 921 adjusts the signal level of the intermediate frequency signal output from the tuner IC 910 to a target level by outputting a signal corresponding to the gain to the amplifier 911 of the tuner IC 910. That is, an automatic gain control function is realized by the AGC detection unit 921 and the amplifier 911.
  • the I / O unit 923 performs signal input and output with the I / O unit 912 of the tuner IC 910 via a bus.
  • the I / O unit 924 performs input and output of signals with the CPU 940 and the decoder IC 930 via a bus.
  • the bus repeater 922 switches between connection and disconnection of a bus used for communication between the CPU 940 and the tuner IC 910. That is, the bus repeater 922 connects the bus on the tuner IC side and the bus on the CPU 940 side. Thus, the bus repeater 922 connects the CPU 940 to the I / O unit 912 of the tuner IC via the I / O unit 924, the bus repeater 922 and the I / O unit 923 of the demodulation IC 920. Also, the bus repeater 922 disconnects the tuner IC 910 from the communication via the CPU 940 bus by disconnecting the bus.
  • the decoder IC 930 is an integrated circuit that generates a video and audio signal by decoding the transport stream output from the demodulation IC 920, and outputs the generated video and audio signal to a speaker and a display. A video is displayed on the display by this video and audio signal, and an audio is output from the speaker. Also, the decoder IC 930 includes an I / O unit 931. The I / O unit 931 performs signal input and output with the CPU 940 and the demodulation IC 920 via a bus.
  • a CPU (Central Processing Unit) 940 includes an I / O unit 941.
  • the I / O unit 941 performs signal input and output with the demodulation IC 920 and the decoder IC 930 via a bus. That is, the CPU 940 accesses each of the demodulation IC 920 and the decoder IC 930 via this bus to control these integrated circuits. Further, when the bus is connected by the bus repeater 922 of the demodulation IC 920, the CPU 940 accesses the tuner IC 910 via the demodulation IC 920 and controls the tuner IC 910.
  • the tuner device 900 In such a tuner device 900, noise connection to the tuner IC can be suppressed by connection and disconnection of the bus by the bus repeater 922, and the tuner device 900 can be started at high speed. That is, by setting the clock frequency (also referred to as a bus clock) for the CPU 940 to control each IC via the bus to a high frequency, the tuner device 900 can be started at high speed.
  • the bus repeater 922 connects the bus on the tuner IC 910 side and the bus on the CPU 940 side. Then, when the startup of the tuner apparatus 900 is completed and the tuner IC 910 starts outputting an intermediate frequency signal, the bus repeater 922 disconnects the bus.
  • the tuner IC 910 is disconnected from the communication via the CPU 940 bus.
  • the CPU 940 controls the demodulation IC 920 and the decoder IC 930 via the bus with the clock frequency set to a high frequency, the interference from the bus to the tuner IC 910 can be suppressed. That is, noise received by the tuner IC 910 can be suppressed.
  • FIG. 2 is a block diagram showing an example of the configuration of a tuner IC having an automatic gain control function.
  • Tuner IC 800 receives a broadcast wave via antenna 990, and selects a signal of a partial frequency band included in the broadcast wave. That is, the tuner IC 800 performs channel selection. Then, tuner IC 800 generates and outputs an intermediate frequency signal by converting the frequency band of the selected signal into another frequency band.
  • Such tuner IC 800 includes an amplifier 801, a first filter 802, a mixer 803, a transmitter 804, a second filter 805, an amplifier 806, an ADC 807, a DSP 810, a DAC 821, and an I / O. And a ROM 823 and a RAM 824.
  • the amplifier 801 amplifies the signal level of the broadcast wave received via the antenna 990 and outputs the signal level to the first filter 802.
  • the first filter 802 is, for example, a band pass filter having a tuning circuit, and, for example, selects and outputs a signal of a frequency band of a designated channel from the broadcast wave. Channel selection is performed by this.
  • the frequency band is 557.143 ⁇ 3 MHz or the like.
  • the transmitter 804 outputs a signal of a designated frequency.
  • the designated frequency is 561.143 MHz.
  • the mixer 803 mixes the signal output from the first filter 802 with the signal output from the transmitter 804 to output an intermediate frequency signal according to the difference between the frequencies of those signals.
  • this intermediate frequency signal is composed of the same layer component and the orthogonal component, for example, the frequencies of the intermediate frequency signal are 4 ⁇ 3 MHz and 1118.286 ⁇ 3 MHz.
  • the second filter 805 is, for example, a low pass filter, removes high frequency components included in the intermediate frequency signal output from the mixer 803, and outputs an intermediate frequency signal from which the high frequency components have been removed.
  • the frequency of the intermediate frequency signal output from the second filter 805 is 4 ⁇ 3 MHz.
  • the amplifier 806 amplifies the signal level of the intermediate frequency signal output from the second filter 805 according to the control from the DSP 810.
  • An ADC (Analog to Digital Converter) 807 converts an analog signal that is an intermediate frequency signal into a digital signal and outputs the digital signal to the DSP 810.
  • a DSP (Digital Signal Processor) 810 performs digital signal processing on the intermediate frequency signal which is a digital signal output from the ADC 807, and outputs the intermediate frequency signal subjected to the signal processing to the DAC 821.
  • Such a DSP 810 has an AGC detection unit 811, an analog demodulation unit 812, and a DC removal unit 813.
  • the AGC detection unit 811 corresponds to the AGC detection unit 921 shown in FIG. That is, the AGC detection unit 811 detects the signal level of the intermediate frequency signal output from the ADC 807, and determines the gain for amplifying the signal level to the target level. Then, the AGC detection unit 811 adjusts the signal level of the intermediate frequency signal output from the ADC 807 to a target level by outputting a signal corresponding to the gain to the amplifier 806. That is, an automatic gain control function is realized by the AGC detection unit 811 and the amplifier 806.
  • the analog demodulation unit 812 demodulates the analog broadcast signal.
  • a DC (Direct Current) removing unit 813 removes a DC component from the digital broadcast signal included in the intermediate frequency signal.
  • a DAC (Digital to Analog Converter) 821 converts an intermediate frequency signal of the digital signal output from the DSP 810 into an analog signal and outputs it.
  • a random access memory (RAM) 824 and a read only memory (ROM) 823 are recording media for storing software programs to be executed by the DSP 810, control information, and the like.
  • the I / O unit 822 performs signal input and output via a bus between the DSP 810 and a processing circuit such as a CPU.
  • the tuner IC 800 which is a recent tuner IC, includes the AGC detection unit 811, that is, has an automatic gain control function. Therefore, tuner IC 800 adjusts the signal level of the intermediate frequency signal to the target level without receiving a signal from another circuit such as demodulation IC 920 shown in FIG.
  • the inventors have found that when the tuner IC 800 shown in FIG. 2 is used instead of the tuner IC 910 in the conventional tuner device 900 shown in FIG. 1, the performance of the tuner device is degraded.
  • FIG. 3 is a diagram for explaining a problem assumed from the conventional tuner device.
  • Tuner apparatus 700 has the same configuration as tuner apparatus 900 shown in FIG. 1, but includes tuner IC 800 shown in FIG. 2 instead of tuner IC 910 shown in FIG. 1.
  • FIG. 3 shows only some components of tuner IC 800 for the sake of clarity, tuner IC 800 also includes components such as mixer 803 as shown in FIG. .
  • tuner apparatus 700 since the tuner IC 800 is provided with the AGC detection unit 811, it is not necessary to provide the AGC detection unit 921 having the same function as the AGC detection unit 811 in the demodulation IC. Accordingly, tuner apparatus 700 includes demodulation IC 850 having no AGC detection unit 921 instead of demodulation IC 920 having AGC detection unit 921 shown in FIG.
  • tuner device 700 has a problem that the performance is degraded. That is, the tuner device 700 can not start at high speed, or the tuner IC 800 is susceptible to noise from the bus. When tuner IC 800 receives noise, the quality of video and audio output from the television equipped with tuner device 700 is degraded.
  • the bus is disconnected by bus repeater 922.
  • the tuner IC 800 is disconnected from the communication via the bus of the CPU 940, that is, the communication by the high frequency clock, so that the noise received from the bus by the tuner IC 800 can be reduced.
  • the CPU 940 can not obtain a gain signal indicating the gain determined by the AGC detection unit 811 because the AGC detection unit 811 is provided in the tuner IC 800.
  • CPU 940 identifies the signal strength of the broadcast wave being received via antenna 990 based on this gain signal, and displays an indicator (ie, RSSI: Received Signal Strength Indicator) indicating the signal strength of the television. It can be displayed on the display together with the broadcast wave image. However, if the bus is disconnected to reduce the noise of the tuner IC 800, this indicator can not be displayed. In other words, to display the indicator, the noise of the tuner IC 800 can not be reduced. That is, the interference resistance of the tuner IC 800 is reduced.
  • RSSI Received Signal Strength Indicator
  • the clock frequency for the CPU 940 to control each IC via the bus may be set low. Thereby, the noise can be reduced.
  • the tuner apparatus 700 can not be started at high speed.
  • the DSP 810 of the tuner IC 800 performs digital signal processing on the intermediate frequency signal by executing a software program. Therefore, at startup, the DSP 810 needs to communicate with the CPU 940 via the bus, read the software program, and write it to the RAM 824. Furthermore, at the time of initialization of the tuner device 700, the DSP 810 needs to communicate with the CPU 940 via the bus, receive data for changing the control or characteristics of digital signal processing, and write the data in the RAM 824. However, if the clock frequency is low, it takes time to receive data at the time of activation and initialization.
  • the tuner device 700 there is a problem in that the disturbance resistance of the tuner IC is reduced or the start is delayed.
  • a tuner apparatus receives a broadcast wave via an antenna, and converts an intermediate frequency signal of the received broadcast wave to another frequency.
  • a tuner circuit that generates and outputs a video signal, a video and audio processing circuit that outputs a video and audio signal by performing demodulation and decoding on the intermediate frequency signal output from the tuner circuit, the tuner circuit, and the video and audio signal
  • the control circuit is connected to the processing circuit via a bus and includes the tuner circuit and a control circuit for controlling the video and audio processing circuit, and the tuner circuit further has an automatic gain control function and is output to the video and audio processing circuit
  • the signal level of the intermediate frequency signal to be adjusted to a target level by the automatic gain control function, the control circuit comprising In the first state in which the output of the intermediate frequency signal is stopped, the clock frequency for controlling the tuner circuit and the video / audio processing circuit is switched to the first frequency via the bus, When the tuner circuit is in a second state of outputting the intermediate frequency signal,
  • the control circuit can access the tuner circuit outputting the intermediate frequency signal without giving noise.
  • the control circuit can obtain a signal indicating the gain determined by the automatic gain control function of the tuner circuit even when the video based on the video and audio signal is displayed on the display. Thereby, an indicator indicating the signal strength of the broadcast wave specified by the gain can be displayed on the display together with the video of the broadcast wave.
  • the tuner device further has a first value of capacitance between the part of the bus between the tuner circuit and the control circuit and a ground, and a value larger than the first value.
  • the control circuit further switches the capacitance to the first value to the capacitance switching unit when the tuner circuit is in the first state.
  • the capacitance switching unit may switch the capacitance to a value larger than the first value.
  • the control circuit can shorten the rise time of the signal transmitted / received through the bus to control the tuner circuit and the video / audio processing circuit.
  • the clock frequency of the bus can be made higher, and the tuner device can be activated faster.
  • the capacitance is switched to a large value, so that a large amount of noise can be removed from the signal transmitted and received through the bus. As a result, it is possible to further suppress the deterioration in quality of video and audio based on the video and audio signal.
  • the tuner circuit includes a first tuner circuit and a second tuner circuit
  • the control circuit is configured such that each of the first tuner circuit and the second tuner circuit is in the first state.
  • the clock frequency is switched to the first frequency and only one of the first tuner circuit and the second tuner circuit is in the second state, the clock frequency is switched to the first frequency.
  • the clock frequency is switched to a second frequency below the frequency, and when the first tuner circuit and the second tuner circuit are each in the second state, the clock frequency is set to a third frequency below the first frequency. You may switch to For example, the second frequency and the third frequency may be substantially equal.
  • the clock frequency of the bus is high, so that the tuner device can be activated at high speed.
  • the tuner circuit outputting the intermediate frequency signal is the bus.
  • the noise received from can be reduced. For example, even if the first tuner circuit stops the output of the intermediate frequency signal to change the channel, if the second tuner circuit outputs the intermediate frequency signal, the clock frequency is switched to a lower clock frequency. Therefore, it is possible to reduce the noise that the second tuner circuit that is outputting the intermediate frequency signal receives from the bus.
  • the control circuit causes the capacitance switching unit to set the capacitance to the first value.
  • the electrostatic capacitance switching unit is configured to set the electrostatic capacitance to the first value when only one of the first tuner circuit and the second tuner circuit is in the second state.
  • the capacitance switching unit is configured to switch the capacitance to the second value larger than the second value. It may be switched to a third value larger than the first value.
  • the second value and the third value may be substantially equal.
  • the capacitance is switched to a small value, so that the rise time of the signal transmitted / received through the bus Can be shortened.
  • the clock frequency of the bus can be made higher, and the tuner device can be activated faster.
  • the capacitance is switched to a large value, so many signals are transmitted and received through the bus. Noise can be removed. As a result, it is possible to further suppress the deterioration in quality of video and audio based on the video and audio signal.
  • each drawing is a schematic view, and is not necessarily illustrated exactly. Moreover, in each figure, the same code
  • FIG. 4 is a block diagram showing the configuration of a television provided with the tuner device in the first embodiment.
  • the tuner device 100 is a device that suppresses deterioration in performance such as disturbance resistance and processing speed, and is provided in the television 10. That is, the television 10 includes the tuner device 100, the display 20, and the speaker 30.
  • Tuner apparatus 100 receives a broadcast wave via antenna 990 and generates an intermediate frequency signal from the received broadcast wave. Then, the tuner apparatus 100 outputs an audiovisual signal by performing processing such as demodulation and decoding on the intermediate frequency signal.
  • the display 20 is formed of, for example, a liquid crystal display or an organic electro luminescence (EL) display, and displays an image indicated by an audio and video signal.
  • the speaker 30 outputs an audio indicated by the video and audio signal.
  • the television 10 in the present embodiment includes the tuner device 100 in which the deterioration in performance such as the disturbance resistance and the processing speed is suppressed. Therefore, in this television 10, since the fall of interference tolerance is suppressed, the fall of the quality of the picture of a broadcast wave, and sound can be controlled. Furthermore, since a decrease in processing speed can be suppressed, the start-up time from power-on of the television 10 to the output of video and audio can be shortened, and the processing speed for channel change can also be improved.
  • FIG. 5 is a block diagram showing an example of a configuration of tuner apparatus 100 in the first embodiment.
  • the same components as those shown in FIGS. 1 to 3 are denoted by the same reference numerals, and the detailed description of the components will be described. I omit it.
  • tuner device 100 in the present embodiment is a device in which the reduction in performance such as the interference resistance and the processing speed is suppressed.
  • a tuner apparatus 100 includes, for example, a tuner IC 800 shown in FIG. 2, a demodulation IC 850, a decoder IC 930, a CPU 120, and a capacitance switching unit 110. That is, compared to tuner device 700 shown in FIG. 3, tuner device 100 according to the present embodiment further includes capacitance switching unit 110, and includes CPU 120 instead of CPU 940.
  • the video and audio processing circuit 130 is configured by the demodulation IC 850 and the decoder IC 930.
  • the CPU 120, the demodulation IC 850 and the decoder IC 930 are connected to one another via a bus, and the tuner IC 800 is connected to the demodulation IC 850 via a bus.
  • This bus is a two-wire serial bus (specifically, an IIC bus: Inter Integrated Circuit BUS) for communication between the ICs.
  • the bus also includes control lines for serial data (also referred to as SDA) and control lines for a serial clock (also referred to as SCL).
  • the tuner IC 800 includes an amplifier 806, a DSP 810, and an I / O unit 822. Although only a part of the components of the tuner IC 800 is shown in FIG. 5 to make the description easy to understand, the tuner IC 800 is also provided with components such as the mixer 803 as shown in FIG. . Such tuner IC 800 receives a broadcast wave via an antenna, converts the frequency of the received broadcast wave to another frequency, and generates and outputs an intermediate frequency signal.
  • the tuner IC 800 further includes an AGC detection unit 811 included in the DSP 810. That is, the tuner IC 800 has an automatic gain control function. Therefore, tuner IC 800 adjusts the signal level of the intermediate frequency signal to the target level by its automatic gain control function, and outputs the intermediate frequency signal whose signal level has been adjusted to video and audio processing circuit 130.
  • the video and audio processing circuit 130 outputs a video and audio signal by performing demodulation and decoding on the intermediate frequency signal output from the tuner IC 800.
  • the demodulation IC 850 of the video and audio processing circuit 130 demodulates the intermediate frequency signal output from the tuner IC 800 to generate a transport stream, and outputs the transport stream to the decoder IC 930.
  • the transport stream has a configuration in which signals representing digital broadcast video, audio, still images, characters, and the like are multiplexed.
  • the decoder IC 930 generates a video and audio signal by decoding the transport stream output from the demodulation IC 850, outputs a video signal of the generated video and audio signal to the display 20, and outputs an audio signal to the speaker 30. Output.
  • the bus repeater 922 included in the demodulation IC 850 of the video and audio processing circuit 130 does not switch the connection and disconnection of the bus as in the examples shown in FIGS. Maintain. That is, the tuner IC 800 is connected to the CPU 120 via the bus repeater 922 of the demodulation IC 850 both when outputting an intermediate frequency signal and when not outputting an intermediate frequency signal. In other words, the tuner IC 800 is connected to the CPU 120 via the bus both at startup and when the television 10 is outputting video and audio of a broadcast wave.
  • the bus may be connected only when controlling between the tuner IC 800 and the CPU 120 using the bus repeater 922, and the bus may be disconnected otherwise.
  • the CPU 120 includes an I / O unit 121 and a clock switching unit 122.
  • the I / O unit 121 performs input and output of signals via the bus with each of the demodulation IC 850 and the decoder IC 930.
  • the clock switching unit 122 switches the clock frequency for controlling the tuner IC 800 and the video and audio processing circuit 130 via the bus. Specifically, when the tuner IC 800 is in the first state in which the intermediate frequency signal is not output, the clock switching unit 122 switches the clock frequency to the first frequency. On the other hand, when the tuner IC 800 is in the second state of outputting an intermediate frequency signal, the clock switching unit 122 switches the clock frequency to a frequency lower than the first frequency. For example, the first frequency is 400 kHz, and the frequency below the first frequency is 100 kHz.
  • the first state in which the tuner IC 800 does not output the intermediate frequency signal is also referred to as a non-output state
  • the second state in which the intermediate frequency signal is output is hereinafter referred to as an output state.
  • the CPU 120 is connected to the tuner IC 800 via the bus regardless of the state of the tuner IC 800. Therefore, when the tuner IC 800 is in the output state, the CPU 120 can access the tuner IC 800 via the bus and can obtain a gain signal indicating the determined gain from the AGC detection unit 811 of the tuner IC 800. Then, CPU 120 specifies the signal strength of the broadcast wave received via antenna 990 based on the gain signal, and displays an indicator indicating the signal strength on display 20 of television 10 together with the video of the broadcast wave. It can be done.
  • Capacitance switching unit 110 switches the capacitance between a portion between tuner IC 800 and CPU 120 in the bus and the ground to a first value and a value larger than the first value. That is, when the tuner IC 800 is in the non-output state, the CPU 120 causes the capacitance switching unit 110 to switch the capacitance to the first value. When the tuner IC 800 is in the output state, the CPU 120 causes the capacitance switching unit 110 to switch the capacitance to a value larger than the first value.
  • FIG. 6 is a circuit configuration diagram showing an example of a configuration of capacitance switching unit 110 in the first embodiment.
  • Capacitance switching unit 110 includes capacitor C 1 and capacitor C 2, and switch 111.
  • the switch 111 switches the state between one end of each of the capacitor C1 and the capacitor C2 and the ground between connection and disconnection according to a control signal output from the CPU 120.
  • the switch 111 includes a transistor and two resistors.
  • the configuration of the switch 111 is not limited to the configuration shown in FIG. 6 and may be any configuration.
  • the capacitor C1 is connected between the switch 111 and the control line for SCL of the bus, and the capacitor C2 is connected between the switch 111 and the control line for SDA of the bus.
  • the switch 111 When the signal level of the control signal output from the CPU 120 is high, the switch 111 is turned on to electrically connect one end of each of the capacitors C1 and C2 to the ground. .
  • the bus on the tuner IC 800 side is connected to the ground via the capacitor C1 or the capacitor C2. That is, the capacitance between the bus on the tuner IC 800 side and the ground is set to a value larger than the first value (for example, 100 pF).
  • Such capacitors C1 and C2 function as low pass filters.
  • the capacitance switching unit 110 turns off the switch 111, and electrically disconnects one end of each of the capacitor C1 and the capacitor C2 from the ground.
  • the bus on the tuner IC 800 side is electrically disconnected from the ground. That is, the capacitance between the bus on the tuner IC 800 side and the ground is set to a first value (for example, substantially 0 F).
  • the clock frequency is switched to the high first frequency. Therefore, when the television 10, ie, the tuner device 100 is activated, the CPU 120 can communicate with each of the tuner IC 800, the demodulation IC 850 and the decoder IC 930 at high speed, and can activate the tuner device 100 at high speed. That is, the DSP 810 of the tuner IC 800 can communicate with the CPU 120 via the bus to quickly read the software program. Also, the DSP 810 can communicate with the CPU 120 via a bus and can quickly receive data for changing control or characteristics of digital signal processing.
  • the capacitance between the bus on the tuner IC 800 side and the ground is switched to a small first value. Therefore, the rise time of the signal transmitted / received through the bus can be shortened. For example, the rise time can be made 300 ns or less. This can prevent communication from becoming impossible due to the clock frequency being too high. In other words, the clock frequency can be higher and the processing speed can be faster.
  • the clock frequency is switched to a frequency lower than the first frequency. Therefore, noise that tuner IC 800 receives from the bus can be reduced. As a result, it is possible to suppress deterioration in the quality of the video and audio of the broadcast wave output from the display 20 and the speaker 30 of the television 10.
  • the capacitance between the bus on the tuner IC 800 side and the ground is switched to a value larger than the first value. Therefore, the cutoff frequency of the low pass filter can be lowered, and much noise can be removed from the signal transmitted and received through the bus. That is, noise received from the bus by tuner IC 800 can be further reduced.
  • FIG. 7 is a flowchart showing an example of the processing operation of CPU 120 of tuner apparatus 100 in the first embodiment.
  • the CPU 120 first stops the output of the video and audio signal from the decoder IC 930 (step S101). That is, the CPU 120 stops the output of the video and audio signal from the decoder IC 930 by setting the state of the tuner IC 800 to the non-output state (that is, the first state).
  • the clock switching unit 122 of the CPU 120 switches the clock frequency for controlling the tuner IC 800 and the video / audio processing circuit 130 via the bus to the first frequency of 400 kHz (step S102a). Then, the CPU 120 controls the capacitance switching unit 110, that is, outputs a Low control signal to the capacitance switching unit 110 to turn off the switch 111, thereby the bus on the tuner IC 800 side and the ground. Lower the capacitance during step S102b). Thus, the tuner apparatus 100 is set to the high speed mode.
  • the CPU 120 initializes the demodulation IC 850 (step S103a). For example, the CPU 120 sets the demodulation method of the demodulation IC 850. At this time, the CPU 120 may set parameters (for example, sampling frequency) of the ADC 807.
  • the CPU 120 initializes the tuner IC 800 (step S103 b). That is, the CPU 120 communicates with the DSP 810 via the bus, and causes the DSP 810 to write software programs and other data to the RAM 824. Further, the CPU 120 causes the DSP 810 to execute the setting of the filtering of the broadcast wave according to the area (for example, a country or a region) where the television 10 is installed.
  • the CPU 120 sets tuning of the tuner IC 800 (step S104). That is, the CPU 120 tunes the first filter 802 of the tuner IC 800 to the frequency of the designated channel, and outputs the signal of the channel from the first filter 802. Then, the CPU 120 confirms the synchronization (step S105). That is, the CPU 120 confirms that the demodulation IC 850 properly demodulates the intermediate frequency signal into the transport stream. By this confirmation, activation of the tuner apparatus 100 is completed.
  • the tuner device 100 can be started at high speed.
  • the processing of steps S103a to S105 performed at the time of start is performed in the high speed mode, the tuner device 100 can be started at high speed.
  • the output of the video and audio signal is stopped, so that low quality video and audio are viewed by the viewer It can prevent.
  • step S106 a the CPU 120 raises the capacitance lowered in step S102 b (step S106 a). That is, the CPU 120 increases the electrostatic capacitance between the bus on the tuner IC 800 side and the ground by outputting a High control signal to the electrostatic capacitance switching unit 110 and turning on the switch 111. Then, the clock switching unit 122 of the CPU 120 switches the clock frequency of the above-described bus to 100 kHz, which is lower than the first frequency (step S106 b). Thus, the tuner apparatus 100 is set to the low speed mode.
  • the CPU 120 starts output of the video and audio signal from the decoder IC 930 (step S107). That is, the CPU 120 starts output of the video and audio signal from the decoder IC 930 by setting the state of the tuner IC 800 to the output state (that is, the second state).
  • the CPU 120 reads the AGC value determined by the AGC detection unit 811 of the tuner IC 800 from the AGC detection unit 811 via the bus (step S108).
  • the AGC value indicates a gain for adjusting the signal level of the intermediate frequency signal to the target level by the automatic gain control function. That is, the AGC value is a value indicated by the above-mentioned gain signal.
  • the CPU 120 specifies the signal strength of the broadcast wave received via the antenna 990 based on the AGC value, and displays an indicator indicating the signal strength on the display 20 of the television 10. Display with the image.
  • the tuner device 100 when the tuner IC 800 is in the output state, that is, when the video and audio signals are output from the tuner device 100 to the display 20 and the speaker 30, the tuner device 100 is set to the low speed mode. It is done. Therefore, even in an environment where CPU 120 can access AGC detection unit 811 of tuner IC 800 via the bus, noise received from tuner IC 800 from the bus can be reduced. As a result, it is possible to suppress deterioration in the quality of the video displayed on the display 20 by the video and audio signal and the quality of the audio output from the speaker 30.
  • the CPU 120 determines whether or not the user has performed an operation on the television 10 (step S109).
  • the process from step S108 is repeatedly executed. That is, the CPU 120 repeatedly executes the process of reading the AGC value in step S108 by polling.
  • the CPU 120 determines whether the operation is an operation prompting for changing a channel or an operation prompting termination of output of video and audio ( Step S110).
  • step S110 when the CPU 120 determines that the operation is an operation prompting the end of the output of the video and the audio (end of step S110), all the processing is ended. On the other hand, when the CPU 120 determines that the operation is an operation prompting a channel change (channel change at step S110), the CPU 120 stops the output of the video and audio signal from the decoder IC 930 as at step S101 (step S111). .
  • the CPU 120 reduces the capacitance raised in step S106a (step S112a). That is, the CPU 120 outputs a Low control signal to the capacitance switching unit 110 to turn off the switch 111, thereby reducing the capacitance between the bus on the tuner IC 800 side and the ground.
  • the clock switching unit 122 of the CPU 120 switches the clock frequency of the above-mentioned bus to the first frequency of 400 kHz (step S112 b).
  • the tuner apparatus 100 is set to the high speed mode.
  • step S104 the CPU 120 repeatedly executes the process from step S104.
  • steps S104 and S105 performed at the time of channel change is executed by the high-speed mode, so that the channel can be changed at high speed.
  • tuner apparatus 100 in the present embodiment receives a broadcast wave via antenna 990, converts the frequency of the received broadcast wave to another frequency, and generates and outputs an intermediate frequency signal.
  • the CPU 120 is connected and controls the tuner IC 800 and the video / audio processing circuit 130.
  • the tuner IC 800 further has an automatic gain control function, and adjusts the signal level of the intermediate frequency signal output to the video and audio processing circuit 130 to a target level by the automatic gain control function.
  • the CPU 120 sets the clock frequency for controlling the tuner IC 800 and the video / audio processing circuit 130 to the first frequency via the bus.
  • the clock frequency is switched to a frequency lower than the first frequency.
  • the startup of the tuner device 100 and the change of the channel can be performed at high speed.
  • the intermediate frequency signal is output from the tuner IC 800, since the clock frequency is low, noise received from the bus by the tuner IC 800 can be reduced. That is, the interference resistance of the tuner IC 800 can be enhanced. As a result, it is possible to suppress deterioration in the quality of each of the video displayed on the display 20 by the video and audio signal and the sound output from the speaker 30.
  • the CPU 120 can access the tuner IC 800 outputting the intermediate frequency signal without giving noise, the gain determined by the automatic gain control function of the tuner IC 800 even when an image is displayed on the display 20 Can be obtained. Therefore, an indicator indicating the signal strength of the broadcast wave specified by the AGC value can be displayed on the display 20 together with the video of the broadcast wave.
  • tuner device 100 in the present embodiment further has a capacitance between the portion between tuner IC 800 and CPU 120 in the bus and the ground larger than the first value and the first value.
  • a capacitance switching unit 110 is provided to switch to a value.
  • the CPU 120 causes the capacitance switching unit 110 to switch the capacitance to the first value when the tuner IC 800 is in the first state, and switches the capacitance when the tuner IC 800 is in the second state.
  • the unit 110 switches its capacitance to a value larger than the first value.
  • the capacitance is switched to a small value, so that the rise time of the signal transmitted and received through the bus can be shortened.
  • the clock frequency of the bus can be made higher, and startup of the tuner device 100 and channel change can be performed at higher speed.
  • the capacitance is switched to a large value, so that a large amount of noise can be removed from the signal transmitted and received through the bus. As a result, it is possible to further suppress the deterioration in quality of the video displayed on the display 20 by the video and audio signal and the sound output from the speaker 30.
  • the tuner device 100 in the first embodiment includes only one tuner IC, but the tuner device in the present embodiment includes two tuner ICs.
  • FIG. 8 is a block diagram showing an example of a configuration of a tuner apparatus in the second embodiment.
  • Tuner apparatus 200 in the present embodiment includes a first tuner IC 800 a and a second tuner IC 800 b. That is, the tuner apparatus 200 in the present embodiment includes a tuner IC capable of processing signals of two channels included in a broadcast wave in parallel, and the tuner IC includes the first tuner IC 800 a and the second tuner. And an IC 800b.
  • each of the first tuner IC 800 a and the second tuner IC 800 b has the same configuration as the tuner IC 800 of the first embodiment.
  • tuner device 200 in the present embodiment includes all the components included in tuner device 100 of the first embodiment, and further, another tuner IC 800, the first tuner IC 800a or the second tuner.
  • IC 800b It is provided as an IC 800b. Note that among the plurality of components included in tuner apparatus 200 in the present embodiment, the same components as those shown in the first embodiment are denoted by the same reference numerals, and detailed description of the components is omitted. Do.
  • the video and audio processing circuit 130 demodulates and decodes the intermediate frequency signal output from each of the first tuner IC 800 a and the second tuner IC 800 b. That is, the video and audio processing circuit 130 may process two intermediate frequency signals output from each of the first tuner IC 800 a and the second tuner IC 800 b in parallel, and select any one of the intermediate frequency signals. May be processed.
  • clock switching unit 122 of CPU 120 sets the clock frequency to the first frequency when each of first tuner IC 800 a and second tuner IC 800 b is in the first state, that is, in the non-output state. Switch to Further, when only one of the first tuner IC 800 a and the second tuner IC 800 b is in the second state, that is, the output state, the clock switching unit 122 of the CPU 120 performs the second clock frequency lower than the first frequency. Switch to the frequency of Furthermore, when each of the first tuner IC 800 a and the second tuner IC 800 b is in the second state, that is, in the output state, the clock switching unit 122 of the CPU 120 sets the clock frequency to the third frequency below the first frequency. Switch. Also, the second frequency and the third frequency may be substantially equal. Note that “substantially equal” means, for example, that the difference between the second frequency and the third frequency is 10% or less. For example, the second frequency and the third frequency are 100 kHz.
  • the capacitance switching unit 110 is configured to set the capacitance between the bus on the side of the first tuner IC 800 a and the second tuner IC 800 b and the ground to the first tuner IC 800 a and the second tuner IC 800 a.
  • the switching may be performed according to the state of each of the tuner ICs 800b. That is, when each of the first tuner IC 800 a and the second tuner IC 800 b is in the first state, that is, in the non-output state, the CPU 120 switches the electrostatic capacitance to the first value to the electrostatic capacitance switching unit 110.
  • the CPU 120 causes the capacitance switching unit 110 to set the capacitance to the first value. Switch to a second larger value. Furthermore, when each of the first tuner IC 800 a and the second tuner IC 800 b is in the second state, that is, in the output state, the CPU 120 causes the capacitance switching unit 110 to set the capacitance larger than the first value. Switch to the third value. Also, the second value and the third value may be substantially equal. Note that “substantially equal” means, for example, that the difference between the second value and the third value is 10% or less. For example, the second and third values are 100 pF.
  • FIG. 9 is a flowchart showing an example of processing operation of CPU 120 of the tuner device in the second embodiment.
  • FIG. 9 shows the processing operation for the CPU 120 to control the first tuner IC 800 a.
  • the CPU 120 first stops the output from the decoder IC 930 of the video and audio signal based on the intermediate frequency signal of the first tuner IC 800a (step S101). That is, the CPU 120 stops the output of the video and audio signal from the decoder IC 930 by setting the state of the first tuner IC 800 a to the non-output state (that is, the first state).
  • the CPU 120 sets the tuner apparatus 200 in the high speed mode by executing the processing of steps S102a and S102b shown in FIG. 7 (step S102). Then, the CPU 120 performs initialization setting processing of the demodulation IC 850, the first tuner IC 800a, and the second tuner IC 800b by executing the processing of steps S103a and S103b shown in FIG. 7 (step S103).
  • the CPU 120 sets a tuning of the first tuner IC 800a (step S104). Then, the CPU 120 confirms synchronization with the channel selection of the first tuner IC 800a (step S105).
  • the CPU 120 determines whether the tuner apparatus 200 is set to the high speed mode (step S121).
  • the CPU 120 sets the tuner apparatus 200 in the low speed mode by executing the processing of steps S106a and S106b illustrated in FIG. S106).
  • the CPU 120 starts the output from the decoder IC 930 of the video / audio signal based on the intermediate frequency signal of the first tuner IC 800a (step S107). Then, the CPU 120 reads the AGC value determined by the AGC detection unit 811 of the first tuner IC 800a from the AGC detection unit 811 via the bus (step S108).
  • step S109 the CPU 120 determines whether or not the user has performed an operation on the television 10 (step S109).
  • the CPU 120 determines that the operation has not been performed (No in step S109)
  • the process from step S108 is repeatedly executed.
  • the operation is an operation prompting the user to change the channel to the first tuner IC 800a, or an operation prompting the end of the output of video and audio. It is determined whether there is any (step S110).
  • step S110 When the CPU 120 determines that the operation is an operation to urge the end of the output of the video and the sound (end of step S110), the whole process is ended. On the other hand, when CPU 120 determines that the operation is an operation prompting the user to change the channel to the first tuner IC 800a (change channel in step S110), it stops the output of the video and audio signal as in step S101 (step S111). That is, the CPU 120 stops the output from the decoder IC 930 of the video and audio signal based on the intermediate frequency signal of the first tuner IC 800a.
  • the CPU 120 determines whether or not the second tuner IC 800b is receiving (step S121). That is, the CPU 120 determines whether or not the second tuner IC 800 b is in the second state in which the intermediate frequency signal is output. If it is determined that the second tuner IC 800b is receiving, ie, in the second state (Yes in step S121), the CPU 120 executes the process from step S104.
  • the CPU 120 sets the tuner device 200 to the high speed mode.
  • Tuning of the first tuner IC 800a is set in the low speed mode.
  • noise that the second tuner IC 800 b receives from the bus can be reduced. That is, it is possible to suppress deterioration in the quality of each of the video displayed on the display 20 by the video and audio signal based on the intermediate frequency signal of the second tuner IC 800 b and the sound output from the speaker 30.
  • step S121 when it is determined that the second tuner IC 800b is not receiving, ie, in the first state (No in step S121), the CPU 120 executes the processing in steps S112a and S112b shown in FIG.
  • the device 200 is set to high speed mode. Then, the CPU 120 repeatedly executes the process from step S104.
  • the CPU 120 controls the first tuner IC 800a based on the flowchart shown in FIG. 9, but similarly controls the second tuner IC 800b. That is, when controlling the second tuner IC 800b, the CPU 120 determines whether or not the first tuner IC 800a is receiving in step S121, and corresponds to the second tuner IC 800b in the other steps. Execute the process
  • the tuner device 200 when the intermediate frequency signal is not output from any of the first tuner IC 800 a and the second tuner IC 800 b, since the clock frequency of the bus is high, the tuner device 200 is started. It can be done at high speed. Furthermore, when an intermediate frequency signal is output from at least one of the first tuner IC 800a and the second tuner IC 800b, since the clock frequency of the bus is low, the tuner IC outputting the intermediate frequency signal is the bus The noise received from can be reduced.
  • the first tuner IC 800a stops the output of the intermediate frequency signal to change the channel
  • the second tuner IC 800b outputs the intermediate frequency signal
  • the clock frequency is switched to a lower clock frequency. Therefore, the noise received from the bus by the second tuner IC 800 b outputting the intermediate frequency signal can be reduced.
  • the intermediate frequency signal when the intermediate frequency signal is not output from any of the first tuner IC 800a and the second tuner IC 800b, since the capacitance is switched to a small value, transmission and reception through the bus are performed. Signal rise time can be shortened. As a result, the clock frequency of the bus can be made higher, and the tuner device 200 can be started at higher speed. Also, when an intermediate frequency signal is output from at least one of the first tuner IC 800 a and the second tuner IC 800 b, the capacitance is switched to a large value, so a large number of signals are transmitted and received through the bus. Noise can be removed. As a result, it is possible to further suppress the deterioration in quality of video and audio based on the video and audio signal.
  • the tuner device in each of the above embodiments includes the bus repeater 922
  • the bus repeater 922 may not be included. That is, in the tuner device in each of the above embodiments, the tuner IC is connected to the CPU 120 via the demodulation IC 850, but may be connected to the CPU 120 without via the demodulation IC 850.
  • FIG. 10 is a block diagram showing an example of the configuration of the tuner apparatus of the present disclosure.
  • a tuner apparatus 300 includes a capacitance switching unit 110, a CPU 120, a tuner IC 800, and an audio / video processing circuit 130.
  • the tuner IC 800 is directly connected to the CPU 120 via a bus. Even with such a tuner device 300, the same processing and effects as those of the above-described embodiments can be obtained.
  • the tuner apparatus includes the capacitance switching unit 110.
  • the capacitance switching unit 110 may not be provided.
  • the effect of the present disclosure can be achieved by switching the clock frequency of the bus without switching the capacitance, the effect can be further enhanced by switching the capacitance.
  • the IIC bus has been exemplified as an example of the bus, but the present invention is not limited to this and any bus may be used.
  • the first frequency is 400 kHz
  • the second and third frequencies are 100 kHz, but these frequencies are an example, and the first to third frequencies are Each is not limited to this.
  • the tuner apparatus 200 is provided with two tuner ICs, but may be provided with three or more tuner ICs. Even in such a case, if an intermediate frequency signal is output from at least one tuner IC, the CPU 120 sets the tuner device to the low speed mode, and if no intermediate frequency signal is output from any of the tuner ICs, Set the tuner device to high speed mode.
  • the tuner device of the present disclosure can be used, for example, as a tuner device provided in a television or the like.

Landscapes

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Abstract

妨害耐性および処理速度などの性能の低下を抑えたチューナ装置(300)は、アンテナ(990)を介して放送波を受信し、中間周波数信号を生成して出力するチューナIC(800)と、チューナIC(800)から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路(130)と、チューナIC(800)および映像音声処理回路(130)にバスを介して接続されたCPU(120)とを備え、チューナIC(800)は、AGC検出部(811)を備え、CPU(120)は、チューナIC(800)が、中間周波数信号の出力を停止しているときには、バスを介してチューナIC(800)および映像音声処理回路(130)を制御するためのクロック周波数を第1の周波数に切り替え、チューナIC(800)が、中間周波数信号を出力しているときには、クロック周波数を第1の周波数未満の周波数に切り替える。

Description

チューナ装置、テレビジョン受像機、制御方法およびプログラム
 本開示は、例えばテレビジョン受像機などに備えられるチューナ装置に関する。
 従来、テレビジョン受像機(以下、テレビという)に備えられるチューナ装置として、チューナIC(Integrated Circuit)およびバスリピータを有するチューナ装置が提案されている(特許文献1参照)。このバスリピータを用いることによって、チューナICが受けるノイズを抑制することができる。また、このようなチューナ装置に用いられる他のチューナICとして、自動利得制御機能を有するチューナICが提案されている(特許文献2参照)。
特開2008-107937号公報 米国特許出願公開第2010/0328536号明細書
 しかしながら、上記特許文献1のチューナ装置に、上記特許文献2のチューナICを用いようとすると、妨害耐性および処理速度などの性能が低下してしまうという問題がある。
 そこで、本開示は、妨害耐性および処理速度などの性能の低下を抑えたチューナ装置を提供する。
 本開示の一態様に係るチューナ装置は、アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、前記チューナ回路は、さらに、自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、前記制御回路は、前記チューナ回路が、前記中間周波数信号の出力を停止している第1の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第1の周波数に切り替え、前記チューナ回路が、前記中間周波数信号を出力している第2の状態であるときには、前記クロック周波数を前記第1の周波数未満の周波数に切り替える。
 なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なCD-ROMなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムおよび記録媒体の任意な組み合わせで実現されてもよい。
 本開示のチューナ装置は、妨害耐性および処理速度などの性能の低下を抑えることができる。
図1は、従来のチューナ装置の構成の一例を示すブロック図である。 図2は、自動利得制御機能を有するチューナICの構成の一例を示すブロック図である。 図3は、従来のチューナ装置から想定される課題を説明するための図である。 図4は、実施の形態1におけるチューナ装置を備えたテレビの構成を示すブロック図である。 図5は、実施の形態1におけるチューナ装置の構成の一例を示すブロック図である。 図6は、実施の形態1における静電容量切替部の構成の一例を示す回路構成図である。 図7は、実施の形態1におけるチューナ装置のCPUの処理動作の一例を示すフローチャートである。 図8は、実施の形態2におけるチューナ装置の構成の一例を示すブロック図である。 図9は、実施の形態2におけるチューナ装置のCPUの処理動作の一例を示すフローチャートである。 図10は、本開示のチューナ装置の構成の一例を示すブロック図である。
 (本開示の基礎となった知見)
 本発明者らは、従来のチューナ装置に関し、以下の問題が生じることを見出した。
 図1は、従来のチューナ装置の構成の一例を示すブロック図である。
 例えば上記特許文献1に示されるチューナ装置900は、アンテナ990を介して放送波を受信し、その放送波に含まれる一部の周波数帯の信号を選択し、その周波数帯の信号に対して周波数の変換、復調および復号などの処理を行う。これによって、チューナ装置900は、映像および音声を示す映像音声信号を生成して出力する。
 このようなチューナ装置900は、チューナIC910と、復調IC920と、デコーダIC930と、CPU940とを備える。
 チューナIC910は、アンテナ990を介して放送波を受信し、その放送波に含まれる一部の周波数帯の信号を選択し、その周波数帯の信号に対して周波数の変換などの処理を行う集積回路である。このようなチューナIC910は、増幅器911と、I/O部912とを備える。I/O部912は、復調IC920との間で信号の入力と出力とを行う。増幅器911は、中間周波数信号の信号レベルを増幅し、増幅された信号レベルの中間周波数信号を復調IC920に出力する。この中間周波数信号は、上述のように選択された信号の周波数帯を他の周波数帯に変換することによって生成される信号である。
 復調IC920は、チューナIC910から出力された中間周波数信号を復調することによってトランスポートストリームを生成し、そのトランスポートストリームをデコーダIC930に出力する集積回路である。このような復調IC920は、AGC検波部921と、バスリピータ922と、I/O部923と、I/O部924とを備える。
 AGC(Automatic Gain Control)検波部921は、チューナIC910から出力される中間周波数信号の信号レベルを検出し、その信号レベルを目標レベルに増幅するための利得を決定する。そして、AGC検波部921は、その利得に応じた信号をチューナIC910の増幅器911に出力することによって、チューナIC910から出力される中間周波数信号の信号レベルを目標レベルに調整する。つまり、AGC検波部921と増幅器911とによって自動利得制御機能が実現される。
 I/O部923は、チューナIC910のI/O部912との間でバスを介して信号の入力と出力とを行う。I/O部924は、CPU940およびデコーダIC930のそれぞれとの間でバスを介して信号の入力と出力とを行う。
 バスリピータ922は、CPU940とチューナIC910との間の通信に用いられるバスの接続と切断とを切り換える。つまり、バスリピータ922は、チューナIC側のバスとCPU940側のバスとを接続する。これによって、バスリピータ922は、復調IC920のI/O部924、バスリピータ922およびI/O部923を介して、CPU940をチューナICのI/O部912に接続する。また、バスリピータ922は、バスを切断することによって、CPU940のバスを介した通信から、チューナIC910を切り離す。
 デコーダIC930は、復調IC920から出力されたトランスポートストリームを復号することによって映像音声信号を生成し、その生成された映像音声信号をスピーカおよびディスプレイに出力する集積回路である。この映像音声信号によって、ディスプレイには映像が表示され、スピーカから音声が出力される。また、デコーダIC930は、I/O部931を備える。このI/O部931は、CPU940および復調IC920のそれぞれとの間でバスを介して信号の入力と出力とを行う。
 CPU(Central Processing Unit)940は、I/O部941を備える。このI/O部941は、復調IC920およびデコーダIC930のそれぞれとの間でバスを介して信号の入力と出力とを行う。つまり、CPU940は、このバスを介して復調IC920およびデコーダIC930のそれぞれにアクセスし、これらの集積回路を制御する。また、CPU940は、復調IC920のバスリピータ922によってバスが接続されているときには、その復調IC920を介してチューナIC910にアクセスし、そのチューナIC910を制御する。
 このようなチューナ装置900では、バスリピータ922によるバスの接続と切断とによって、チューナICが受けるノイズを抑制することができるとともに、チューナ装置900の起動を高速にすることができる。つまり、CPU940がバスを介して各ICを制御するためのクロック周波数(バスクロックともいう)を高い周波数に設定しておくことによって、チューナ装置900を高速に起動することができる。このような、チューナ装置900の起動時には、バスリピータ922は、チューナIC910側のバスとCPU940側のバスとを接続している。そして、チューナ装置900の起動が完了し、チューナIC910が中間周波数信号の出力を開始すると、バスリピータ922は、バスを切断する。これによって、CPU940のバスを介した通信から、チューナIC910が切り離される。その結果、CPU940が、高い周波数に設定されたクロック周波数で、バスを介して復調IC920およびデコーダIC930を制御しても、そのバスからチューナIC910への干渉を抑えることができる。つまり、チューナIC910が受けるノイズを抑えることができる。
 しかしながら、最近のチューナICは、上記特許文献2のように、自動利得制御機能を有する。
 図2は、自動利得制御機能を有するチューナICの構成の一例を示すブロック図である。
 チューナIC800は、アンテナ990を介して放送波を受信し、その放送波に含まれる一部の周波数帯の信号を選択する。つまり、チューナIC800は選局を行う。そして、チューナIC800は、その選択された信号の周波数帯を他の周波数帯に変換することによって中間周波数信号を生成して出力する。このようなチューナIC800は、増幅器801と、第1のフィルタ802と、ミキサ803と、発信器804と、第2のフィルタ805と、増幅器806と、ADC807と、DSP810と、DAC821と、I/O部822と、ROM823と、RAM824とを備える。
 増幅器801は、アンテナ990を介して受信された放送波の信号レベルを増幅して第1のフィルタ802に出力する。
 第1のフィルタ802は、例えば同調回路を有するバンドパスフィルタであって、例えば、指定されたチャンネルの周波数帯域の信号をその放送波から選択して出力する。これによって、選局が行われる。例えば、周波数帯域は、557.143±3MHzなどである。
 発信器804は、指定された周波数の信号を出力する。例えば、その指定された周波数は、561.143MHzである。
 ミキサ803は、第1のフィルタ802から出力された信号と、発信器804から出力された信号とを混合することによって、それらの信号の周波数の差分に応じた中間周波数信号を出力する。例えば、この中間周波数信号は、同層成分と直交成分とからなり、例えば、その中間周波数信号の周波数は4±3MHzと1118.286±3MHzである。
 第2のフィルタ805は、例えばローパスフィルタであって、ミキサ803から出力された中間周波数信号に含まれる高周波成分を除去して、その高周波成分が除去された中間周波数信号を出力する。例えば、この第2のフィルタ805から出力される中間周波数信号の周波数は、4±3MHzである。
 増幅器806は、第2のフィルタ805から出力される中間周波数信号の信号レベルを、DSP810からの制御に応じて増幅する。
 ADC(Analog to Digital Converter)807は、中間周波数信号であるアナログ信号をデジタル信号に変換して、DSP810に出力する。
 DSP(Digital Signal Processor)810は、ADC807から出力されたデジタル信号である中間周波数信号に対してデジタル信号処理を行い、その信号処理された中間周波数信号をDAC821に出力する。このようなDSP810は、AGC検出部811と、アナログ復調部812と、DC除去部813とを有する。
 AGC検出部811は、図1に示すAGC検波部921に相当する。つまり、AGC検出部811は、ADC807から出力される中間周波数信号の信号レベルを検出し、その信号レベルを目標レベルに増幅するための利得を決定する。そして、AGC検出部811は、その利得に応じた信号を増幅器806に出力することによって、ADC807から出力される中間周波数信号の信号レベルを目標レベルに調整する。つまり、AGC検出部811と増幅器806とによって自動利得制御機能が実現される。
 アナログ復調部812は、中間周波数信号にアナログ放送の信号が含まれていれば、そのアナログ放送の信号に対する復調を行う。DC(Direct Current)除去部813は、中間周波数信号に含まれるデジタル放送の信号からDC成分を除去する。
 DAC(Digital to Analog Converter)821は、DSP810から出力されたデジタル信号の中間周波数信号をアナログ信号に変換して出力する。
 RAM(Random Access Memory)824およびROM(Read Only Memory)823は、DSP810によって実行されるソフトウェアプログラムおよび制御情報などを記憶するための記録媒体である。
 I/O部822は、DSP810とCPUなどの処理回路との間でバスを介して信号の入力と出力とを行う。
 このように、最近のチューナICであるチューナIC800は、AGC検出部811を備える、すなわち、自動利得制御機能を有する。したがって、チューナIC800は、図1に示す復調IC920などの他の回路からの信号を受けることなく、中間周波数信号の信号レベルを目標レベルに調整する。
 ここで、発明者らは、図1に示す従来のチューナ装置900において、チューナIC910の代わりに、図2に示すチューナIC800を用いると、チューナ装置の性能が低下することを見出した。
 図3は、従来のチューナ装置から想定される課題を説明するための図である。
 チューナ装置700は、図1に示すチューナ装置900と同様の構成を有するが、図1に示すチューナIC910の代わりに、図2に示すチューナIC800を備える。なお、図3では、説明を分かりやすくするために、チューナIC800の一部の構成要素のみが示されているが、チューナIC800は、図2に示すようにミキサ803などの構成要素も備えている。
 このようなチューナ装置700では、チューナIC800にAGC検出部811が備えられているため、AGC検出部811と同様の機能を有するAGC検波部921を、復調ICに備える必要がない。したがって、チューナ装置700は、図1に示すAGC検波部921を有する復調IC920の代わりに、AGC検波部921を持たない復調IC850を備える。
 しかしながら、このようなチューナ装置700では、性能が低下してしまうという課題がある。つまり、チューナ装置700では、高速に起動することができない、または、チューナIC800がバスからノイズを受け易くなる。チューナIC800がノイズを受けると、チューナ装置700を備えたテレビから出力される映像および音声の品質が低下する。
 具体的には、チューナIC800がバスから受けるノイズを低減するためには、図1に示す例のように、チューナIC800が中間周波数信号を出力しているときには、バスリピータ922によってバスを切断しておけばよい。これにより、チューナIC800は、CPU940のバスを介した通信、つまり高い周波数クロックによる通信から切り離されるため、チューナIC800がバスから受けるノイズを低減することができる。
 しかし、バスリピータ922によってバスを切断すれば、AGC検出部811がチューナIC800に備えられているため、CPU940は、AGC検出部811によって決定された利得を示す利得信号を取得することができない。
 つまり、CPU940は、この利得信号に基づいて、アンテナ990を介して受信されている放送波の信号強度を特定し、その信号強度を示すインジケータ(すなわち、RSSI:Received Signal Strength Indicator)を、テレビのディスプレイに放送波の映像と共に表示させることができる。しかし、チューナIC800のノイズを低減するために、バスを切断してしまうと、このインジケータの表示ができなくなってしまう。言い換えれば、そのインジケータを表示するためには、チューナIC800のノイズを低減することができない。すなわち、チューナIC800の妨害耐性が低下してしまう。
 または、チューナIC800がバスから受けるノイズを低減するためには、CPU940がバスを介して各ICを制御するためのクロック周波数を低く設定しておけばよい。これにより、そのノイズを低減することができる。
 しかし、クロック周波数が低ければ、チューナ装置700を高速に起動させることができない。
 つまり、チューナIC800のDSP810は、ソフトウェアプログラムを実行することによって、中間周波数信号に対してデジタル信号処理を行う。したがって、DSP810は、起動時には、CPU940とバスを介して通信し、そのソフトウェアプログラムを読み込み、RAM824に書き込む必要がある。さらに、チューナ装置700の初期化時には、DSP810は、CPU940とバスを介して通信し、デジタル信号処理の制御または特性を変更するためのデータを受信してRAM824に書き込む必要がある。しかし、クロック周波数が低ければ、その起動および初期化時のデータの受信に時間がかかってしまう。
 このように、チューナ装置700では、チューナICの妨害耐性が低下するか、起動が遅くなってしまうという課題がある。
 このような問題を解決するために、本開示の一態様に係るチューナ装置は、アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、前記チューナ回路は、さらに、自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、前記制御回路は、前記チューナ回路が、前記中間周波数信号の出力を停止している第1の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第1の周波数に切り替え、前記チューナ回路が、前記中間周波数信号を出力している第2の状態であるときには、前記クロック周波数を前記第1の周波数未満の周波数に切り替える。
 これにより、チューナ回路からの中間周波数信号の出力が停止されているときには、バスのクロック周波数が高いため、チューナ装置の起動を高速に行うことができる。さらに、チューナ回路から中間周波数信号が出力されているときには、バスのクロック周波数が低いため、チューナ回路がバスから受けるノイズを低減することができる。すなわち、自動利得制御機能を有するチューナ回路であっても、そのチューナ回路の妨害耐性を高めることができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下を抑えることができる。さらに、制御回路は、中間周波数信号を出力しているチューナ回路にノイズを与えずにアクセスできる。したがって、制御回路は、映像音声信号に基づく映像がディスプレイに表示されているときにも、チューナ回路の自動利得制御機能によって決定される利得を示す信号を取得することができる。これにより、その利得によって特定される放送波の信号強度を示すインジケータを、放送波の映像とともにディスプレイに表示させることができる。
 また、前記チューナ装置は、さらに、前記バスにおける前記チューナ回路と前記制御回路との間の部位と、グランドとの間の静電容量を第1の値と、前記第1の値よりも大きい値とに切り替える静電容量切替部を備え、前記制御回路は、さらに、前記チューナ回路が前記第1の状態であるときには、前記静電容量切替部に、前記静電容量を第1の値に切り替えさせ、前記チューナ回路が前記第2の状態であるときには、前記静電容量切替部に、前記静電容量を前記第1の値よりも大きい値に切り替えさせてもよい。
 これにより、チューナ回路からの中間周波数信号の出力が停止されているときには、静電容量が小さい値に切り替えられる。したがって、制御回路がチューナ回路および映像音声処理回路を制御するためにバスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置の起動をより高速に行うことができる。また、チューナ回路から中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下をより抑えることができる。
 また、前記チューナ回路は、第1のチューナ回路と第2のチューナ回路とを備え、前記制御回路は、前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第1の状態であるときには、前記クロック周波数を前記第1の周波数に切り替え、前記第1のチューナ回路および前記第2のチューナ回路のうちの一方だけが前記第2の状態であるときには、前記クロック周波数を前記第1の周波数未満の第2の周波数に切り替え、前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第2の状態であるときには、前記クロック周波数を前記第1の周波数未満の第3の周波数に切り替えてもよい。例えば、前記第2の周波数と前記第3の周波数とは実質的に等しくてもよい。
 これにより、第1のチューナ回路および第2のチューナ回路のいずれからも中間周波数信号が出力されていないときには、バスのクロック周波数が高いため、チューナ装置の起動を高速に行うことができる。さらに、第1のチューナ回路および第2のチューナ回路のうちの少なくとも一方から中間周波数信号が出力されているときには、バスのクロック周波数が低いため、その中間周波数信号を出力しているチューナ回路がバスから受けるノイズを低減することができる。例えば、第1のチューナ回路がチャンネル変更のために中間周波数信号の出力を停止していても、第2のチューナ回路が中間周波数信号を出力していれば、低いクロック周波数に切り替えられる。したがって、中間周波数信号を出力している第2のチューナ回路がバスから受けるノイズを低減することができる。
 また、前記制御回路は、前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第1の状態であるときには、前記静電容量切替部に、前記静電容量を前記第1の値に切り替えさせ、前記第1のチューナ回路および前記第2のチューナ回路のうちの一方だけが前記第2の状態であるときには、前記静電容量切替部に、前記静電容量を前記第1の値よりも大きい第2の値に切り替えさせ、前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第2の状態であるときには、前記静電容量切替部に、前記静電容量を前記第1の値よりも大きい第3の値に切り替えさせてもよい。例えば、前記第2の値と前記第3の値とは実質的に等しくてもよい。
 これにより、第1のチューナ回路および第2のチューナ回路のいずれからも中間周波数信号が出力されていないときには、静電容量が小さい値に切り替えられるため、バスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置の起動をより高速に行うことができる。また、第1のチューナ回路および第2のチューナ回路のうちの少なくとも一方から中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下をより抑えることができる。
 なお、これらの包括的または具体的な態様は、システム、方法、集積回路、コンピュータプログラムまたはコンピュータ読み取り可能なCD-ROMなどの記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラムまたは記録媒体の任意な組み合わせで実現されてもよい。
 以下、実施の形態について、図面を参照しながら具体的に説明する。
 なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
 また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。
 (実施の形態1)
 [テレビの構成]
 図4は、実施の形態1におけるチューナ装置を備えたテレビの構成を示すブロック図である。
 本実施の形態におけるチューナ装置100は、妨害耐性および処理速度などの性能の低下を抑えた装置であって、テレビ10に備えられる。つまり、テレビ10は、チューナ装置100と、ディスプレイ20と、スピーカ30とを備える。
 チューナ装置100は、アンテナ990を介して放送波を受信し、受信された放送波から中間周波数信号を生成する。そして、チューナ装置100は、その中間周波数信号に対して復調および復号などの処理を行うことによって映像音声信号を出力する。ディスプレイ20は、例えば液晶ディスプレイまたは有機EL(Electro Luminescence)ディスプレイなどからなり、映像音声信号によって示される映像を表示する。スピーカ30は、映像音声信号によって示される音声を出力する。
 このように、本実施の形態におけるテレビ10は、妨害耐性および処理速度などの性能の低下を抑えたチューナ装置100を備えている。したがって、このテレビ10では、妨害耐性の低下が抑えられるため、放送波の映像および音声の品質低下を抑制することができる。さらに、処理速度の低下が抑えられるため、テレビ10の電源投入時から映像および音声の出力までの起動時間を短くすることができ、さらに、チャンネル変更のための処理速度も向上することができる。
 [チューナ装置の構成]
 図5は、実施の形態1におけるチューナ装置100の構成の一例を示すブロック図である。なお、本実施の形態におけるチューナ装置100が備える複数の構成要素のうち、図1~図3に示す構成要素と同一のものには、同一の符号を付し、その構成要素の詳細な説明を省略する。
 本実施の形態におけるチューナ装置100は、上述のように、妨害耐性および処理速度などの性能の低下を抑えた装置である。このようなチューナ装置100は、例えば図2に示すチューナIC800と、復調IC850と、デコーダIC930と、CPU120と、静電容量切替部110とを備える。つまり、本実施の形態におけるチューナ装置100は、図3に示すチューナ装置700と比べて、静電容量切替部110をさらに備え、CPU940の代わりにCPU120を備えている。なお、本実施の形態では、復調IC850およびデコーダIC930によって、映像音声処理回路130が構成されている。
 また、本実施の形態では、CPU120、復調IC850およびデコーダIC930は、バスを介して相互に接続され、さらに、チューナIC800は、復調IC850とバスを介して接続されている。このバスは、各IC間のコミュニケーション用の2線式シリアルバス(具体的には、IICバス:Inter Integrated Circuit BUS)である。また、このバスは、シリアルデータ(SDAともいう)用の制御線と、シリアルクロック(SCLともいう)用の制御線とを含む。
 チューナIC800は、増幅器806と、DSP810と、I/O部822とを備える。なお、図5では、説明を分かりやすくするために、チューナIC800の一部の構成要素のみが示されているが、チューナIC800は、図2に示すようにミキサ803などの構成要素も備えている。このようなチューナIC800は、アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力する。また、チューナIC800は、DSP810に含まれるAGC検出部811を備えている。つまり、チューナIC800は、自動利得制御機能を有する。したがって、チューナIC800は、中間周波数信号の信号レベルをその自動利得制御機能によって目標レベルに調整し、信号レベルが調整された中間周波数信号を映像音声処理回路130に出力する。
 映像音声処理回路130は、チューナIC800から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する。具体的には、映像音声処理回路130の復調IC850は、チューナIC800から出力された中間周波数信号を復調することによってトランスポートストリームを生成し、そのトランスポートストリームをデコーダIC930に出力する。このトランスポートストリームは、デジタル放送の映像、音声、静止画、および文字などを示す信号が多重化された構成を有する。デコーダIC930は、復調IC850から出力されたトランスポートストリームを復号することによって映像音声信号を生成し、その生成された映像音声信号のうちの映像信号をディスプレイ20に出力し、音声信号をスピーカ30に出力する。
 また、本実施の形態では、映像音声処理回路130の復調IC850に含まれるバスリピータ922は、図1および図3に示す例のように、バスの接続と切断とを切り替えることなく、バスの接続を維持する。つまり、チューナIC800は、中間周波数信号を出力しているときにも、中間周波数信号を出力していないときにも、復調IC850のバスリピータ922を介してCPU120に接続されている。言い換えれば、チューナIC800は、起動時にも、テレビ10が放送波の映像および音声を出力しているときにも、バスを介してCPU120に接続されている。但し、バスリピータ922を利用してチューナIC800とCPU120との間で制御するときのみバスを接続し、そうでないときはバスを切断しても良い。
 CPU120は、I/O部121と、クロック切替部122とを備える。
 I/O部121は、復調IC850およびデコーダIC930のそれぞれとの間でバスを介した信号の入力と出力とを行う。
 クロック切替部122は、バスを介してチューナIC800および映像音声処理回路130を制御するためのクロック周波数を切り替える。具体的には、クロック切替部122は、チューナIC800が中間周波数信号を出力していない第1の状態であるときには、そのクロック周波数を第1の周波数に切り替える。一方、クロック切替部122は、チューナIC800が中間周波数信号を出力している第2の状態であるときには、そのクロック周波数を第1の周波数未満の周波数に切り替える。例えば、第1の周波数は、400kHzであり、第1の周波数未満の周波数は、100kHzである。なお、チューナIC800が中間周波数信号を出力していない第1の状態を、以下、非出力状態ともいい、中間周波数信号を出力している第2の状態を、以下、出力状態ともいう。
 また、CPU120は、チューナIC800の状態に関わらず、バスを介してチューナIC800に接続されている。したがって、CPU120は、チューナIC800が出力状態のときに、そのチューナIC800にバスを介してアクセスし、そのチューナIC800のAGC検出部811から、決定された利得を示す利得信号を取得することができる。そして、CPU120は、この利得信号に基づいて、アンテナ990を介して受信されている放送波の信号強度を特定し、その信号強度を示すインジケータを、テレビ10のディスプレイ20に放送波の映像と共に表示させることができる。
 静電容量切替部110は、バスにおけるチューナIC800とCPU120との間の部位と、グランドとの間の静電容量を第1の値と、その第1の値よりも大きい値とに切り替える。つまり、CPU120は、チューナIC800が非出力状態であるときには、静電容量切替部110に、静電容量を第1の値に切り替えさせる。CPU120は、チューナIC800が出力状態であるときには、静電容量切替部110に、静電容量を第1の値よりも大きい値に切り替えさせる。
 [静電容量切替部の構成]
 図6は、実施の形態1における静電容量切替部110の構成の一例を示す回路構成図である。
 静電容量切替部110は、コンデンサC1およびコンデンサC2と、スイッチ111とを備える。
 スイッチ111は、CPU120から出力される制御信号に応じて、コンデンサC1およびコンデンサC2のそれぞれの一端と、グランドとの間の状態を接続と切断とに切り替える。例えば、本実施の形態では、スイッチ111は、トランジスタおよび2つの抵抗器を備える。しかし、スイッチ111の構成は、図6に示す構成に限定されるものではなく、どのような構成であってもよい。
 コンデンサC1は、スイッチ111とバスのSCL用の制御線との間に接続され、コンデンサC2は、スイッチ111とバスのSDA用の制御線との間に接続されている。
 このような静電容量切替部110は、CPU120から出力される制御信号の信号レベルがHighのときには、スイッチ111がオンになり、コンデンサC1およびコンデンサC2のそれぞれの一端をグランドに電気的に接続する。これにより、チューナIC800側のバスは、コンデンサC1またはコンデンサC2を介してグランドに接続される。つまり、チューナIC800側のバスとグランドとの間の静電容量が第1の値よりも大きい値(例えば、100pF)に設定される。このようなコンデンサC1およびC2は、ローパスフィルタとして機能する。
 また、静電容量切替部110は、CPU120から出力される制御信号の信号レベルがLowのときには、スイッチ111がオフになり、コンデンサC1およびコンデンサC2のそれぞれの一端をグランドから電気的に切断する。これにより、チューナIC800側のバスは、グランドから電気的に切断される。つまり、チューナIC800側のバスとグランドとの間の静電容量が第1の値(例えば、実質的に0F)に設定される。
 このように、本実施の形態では、チューナIC800が非出力状態である場合には、クロック周波数は高い第1の周波数に切り替えられる。したがって、テレビ10、すなわちチューナ装置100が起動するときには、CPU120は、チューナIC800、復調IC850およびデコーダIC930のそれぞれと高速に通信し、チューナ装置100を高速に起動させるこができる。つまり、チューナIC800のDSP810は、CPU120とバスを介して通信し、ソフトウェアプログラムの読み込みを迅速に行うことができる。また、DSP810は、CPU120とバスを介して通信し、デジタル信号処理の制御または特性を変更するためのデータを迅速に受信することができる。さらに、チューナIC800が非出力状態である場合には、チューナIC800側のバスとグランドとの間の静電容量が、小さい第1の値に切り替えられる。したがって、バスを介して送受信される信号の立ち上がり時間を短くすることができる。例えば、その立ち上がり時間を300ns以下にすることができる。これにより、クロック周波数が高すぎることによって、通信が不可能になることを防ぐことができる。言い換えれば、クロック周波数をより高くすることができ、処理速度をさらに速くすることができる。
 また、本実施の形態では、チューナIC800が出力状態である場合には、クロック周波数は第1の周波数よりも低い周波数に切り替えられる。したがって、チューナIC800がバスから受けるノイズを低減することができる。その結果、テレビ10のディスプレイ20およびスピーカ30から出力される放送波の映像および音声の品質が低下することを抑えることができる。さらに、チューナIC800が出力状態である場合には、チューナIC800側のバスとグランドとの間の静電容量が、第1の値よりも大きい値に切り替えられる。したがって、ローパスフィルタのカットオフ周波数を下げることができ、そのバスを介して送受信される信号から多くのノイズを除くことができる。すなわち、チューナIC800がバスから受けるノイズをさらに低減することができる。
 [チューナ装置の処理動作]
 図7は、実施の形態1におけるチューナ装置100のCPU120の処理動作の一例を示すフローチャートである。
 チューナ装置100が起動するときには、CPU120は、まず、デコーダIC930からの映像音声信号の出力を停止させる(ステップS101)。つまり、CPU120は、チューナIC800の状態を非出力状態(すなわち第1の状態)にすることによって、デコーダIC930からの映像音声信号の出力を停止させる。
 次に、CPU120のクロック切替部122は、バスを介してチューナIC800および映像音声処理回路130を制御するためのクロック周波数を、第1の周波数である400kHzに切り替える(ステップS102a)。そして、CPU120は、静電容量切替部110を制御することにより、つまり、Lowの制御信号を静電容量切替部110に出力してスイッチ111をオフすることにより、チューナIC800側のバスとグランドとの間の静電容量を下げる(ステップS102b)。これにより、チューナ装置100は、高速モードに設定される。
 次に、CPU120は、復調IC850を初期化する(ステップS103a)。例えば、CPU120は、復調IC850の復調方式を設定する。また、このときに、CPU120は、ADC807のパラメータ(例えばサンプリング周波数など)を設定してもよい。
 次に、CPU120は、チューナIC800を初期化する(ステップS103b)。つまり、CPU120は、DSP810とバスを介して通信し、ソフトウェアプログラムおよびその他のデータなどのRAM824への書き込みをDSP810に実行させる。さらに、CPU120は、テレビ10が設置されている地域(例えば、国または地方など)に応じた放送波のフィルタリングの設定をDSP810に実行させる。
 次に、CPU120は、チューナIC800の選局を設定する(ステップS104)。つまり、CPU120は、チューナIC800の第1のフィルタ802を、指定されるチャンネルの周波数に同調させ、そのチャンネルの信号を第1のフィルタ802から出力させる。そして、CPU120は、同期を確認する(ステップS105)。つまり、CPU120は、復調IC850によって中間周波数信号のトランスポートストリームへの復調が適切に行われることを確認する。この確認によって、チューナ装置100の起動が完了する。
 このように、本実施の形態では、起動時に行われるステップS103a~S105の処理が高速モードによって実行されるため、チューナ装置100の起動を高速に行うことができる。また、この起動時には、高いクロック周波数によって、チューナIC800がバスから受けるノイズが大きくても、映像音声信号の出力が停止されているため、低品質の映像および音声が視聴者に視聴されることを防ぐことができる。
 その後、CPU120は、ステップS102bで下げられた静電容量を上げる(ステップS106a)。つまり、CPU120は、Highの制御信号を静電容量切替部110に出力してスイッチ111をオンにすることにより、チューナIC800側のバスとグランドとの間の静電容量を上げる。そして、CPU120のクロック切替部122は、上述のバスのクロック周波数を、第1の周波数よりも低い100kHzに切り替える(ステップS106b)。これにより、チューナ装置100は、低速モードに設定される。
 次に、CPU120は、デコーダIC930からの映像音声信号の出力を開始させる(ステップS107)。つまり、CPU120は、チューナIC800の状態を出力状態(すなわち第2の状態)にすることによって、デコーダIC930からの映像音声信号の出力を開始させる。
 そして、CPU120は、チューナIC800のAGC検出部811によって決定されるAGC値を、そのAGC検出部811からバスを介して読み込む(ステップS108)。このAGC値は、自動利得制御機能によって中間周波数信号の信号レベルを目標レベルに調整するための利得を示す。つまり、AGC値は、上述の利得信号によって示される値である。また、このとき、CPU120は、このAGC値に基づいて、アンテナ990を介して受信されている放送波の信号強度を特定し、その信号強度を示すインジケータを、テレビ10のディスプレイ20に放送波の映像と共に表示させる。
 このように、本実施の形態では、チューナIC800が出力状態である場合、すなわちチューナ装置100からディスプレイ20およびスピーカ30に映像音声信号が出力されている場合には、チューナ装置100は低速モードに設定されている。したがって、CPU120がバスを介してチューナIC800のAGC検出部811にアクセスできる環境であっても、チューナIC800がバスから受けるノイズを低減することができる。その結果、映像音声信号によってディスプレイ20に表示される映像、およびスピーカ30から出力される音声の品質の低下を抑えることができる。
 次に、CPU120は、テレビ10に対するユーザの操作があったか否かを判定する(ステップS109)。ここで、CPU120は、その操作がなかったと判定すると(ステップS109のNo)、ステップS108からの処理を繰り返し実行する。つまり、CPU120は、ポーリングによって、ステップS108のAGC値を読み込む処理を繰り返し実行する。一方、CPU120は、その操作があったと判定すると(ステップS109のYes)、その操作が、チャンネルの変更を促す操作であるか、映像および音声の出力の終了を促す操作であるかを判別する(ステップS110)。
 ここで、CPU120は、その操作が、映像および音声の出力の終了を促す操作であると判別すると(ステップS110の終了)、全ての処理を終了する。一方、CPU120は、その操作が、チャンネルの変更を促す操作であると判別すると(ステップS110のチャンネル変更)、ステップS101と同様に、デコーダIC930からの映像音声信号の出力を停止させる(ステップS111)。
 その後、CPU120は、ステップS106aで上げられた静電容量を下げる(ステップS112a)。つまり、CPU120は、Lowの制御信号を静電容量切替部110に出力してスイッチ111をオフにすることにより、チューナIC800側のバスとグランドとの間の静電容量を下げる。次に、CPU120のクロック切替部122は、上述のバスのクロック周波数を、第1の周波数である400kHzに切り替える(ステップS112b)。これにより、チューナ装置100は、高速モードに設定される。
 そして、CPU120は、ステップS104からの処理を繰り返し実行する。これによって、チャンネルの変更時に行われるステップS104およびS105の処理が高速モードによって実行されるため、そのチャンネルの変更を高速に行うことができる。
 [効果など]
 このように、本実施の形態におけるチューナ装置100は、アンテナ990を介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナIC800と、チューナIC800から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路130と、チューナIC800および映像音声処理回路130にバスを介して接続され、そのチューナIC800および映像音声処理回路130を制御するCPU120とを備える。チューナIC800は、さらに、自動利得制御機能を有し、映像音声処理回路130に出力される中間周波数信号の信号レベルを自動利得制御機能によって目標レベルに調整する。CPU120は、チューナIC800が、中間周波数信号の出力を停止している第1の状態であるときには、バスを介してチューナIC800および映像音声処理回路130を制御するためのクロック周波数を第1の周波数に切り替え、チューナIC800が、中間周波数信号を出力している第2の状態であるときには、そのクロック周波数を第1の周波数未満の周波数に切り替える。
 これにより、チューナIC800からの中間周波数信号の出力が停止されているときには、クロック周波数が高いため、チューナ装置100の起動とチャンネルの変更とを高速に行うことができる。さらに、チューナIC800から中間周波数信号が出力されているときには、クロック周波数が低いため、チューナIC800がバスから受けるノイズを低減することができる。すなわち、チューナIC800の妨害耐性を高めることができる。その結果、映像音声信号によってディスプレイ20に表示される映像と、スピーカ30から出力される音声とのそれぞれの品質低下を抑えることができる。さらに、CPU120は、中間周波数信号を出力しているチューナIC800にノイズを与えずにアクセスできるため、ディスプレイ20に映像が表示されているときにも、チューナIC800の自動利得制御機能によって決定される利得を示すAGC値を取得することができる。したがって、そのAGC値によって特定される放送波の信号強度を示すインジケータを、放送波の映像とともにディスプレイ20に表示させることができる。
 また、本実施の形態におけるチューナ装置100は、さらに、バスにおけるチューナIC800とCPU120との間の部位と、グランドとの間の静電容量を第1の値と、前記第1の値よりも大きい値とに切り替える静電容量切替部110を備える。CPU120は、チューナIC800が第1の状態であるときには、静電容量切替部110に、その静電容量を第1の値に切り替えさせ、チューナIC800が第2の状態であるときには、静電容量切替部110に、その静電容量を第1の値よりも大きい値に切り替えさせる。
 これにより、中間周波数信号の出力が停止されているときには、静電容量が小さい値に切り替えられるため、バスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置100の起動とチャンネルの変更とをより高速に行うことができる。また、中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号によってディスプレイ20に表示される映像と、スピーカ30から出力される音声とのそれぞれの品質低下をより抑えることができる。
 (実施の形態2)
 実施の形態1におけるチューナ装置100は、チューナICを1つだけ備えているが、本実施の形態におけるチューナ装置は、チューナICを2つ備えている。
 図8は、実施の形態2におけるチューナ装置の構成の一例を示すブロック図である。
 本実施の形態におけるチューナ装置200は、第1のチューナIC800aと、第2のチューナIC800bとを備える。つまり、本実施の形態におけるチューナ装置200は、放送波に含まれる2つのチャンネルの信号を並列に処理することができるチューナICを備え、そのチューナICは、第1のチューナIC800aと第2のチューナIC800bとを備えている。例えば、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれは、実施の形態1のチューナIC800と同一の構成を有する。言い換えれば、本実施の形態におけるチューナ装置200は、実施の形態1のチューナ装置100が備える全ての構成要素を備えるとともに、さらに、チューナIC800をもう1つ、第1のチューナIC800aまたは第2のチューナIC800bとして備えている。なお、本実施の形態におけるチューナ装置200が備える複数の構成要素のうち、実施の形態1に示す構成要素と同一のものには、同一の符号を付し、その構成要素の詳細な説明を省略する。
 映像音声処理回路130は、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれから出力される中間周波数信号に対する復調および復号を行う。つまり、映像音声処理回路130は、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれから出力される2つの中間周波数信号を並列に処理してもよく、何れか一方の中間周波数信号を選択して処理してもよい。
 また、本実施の形態では、CPU120のクロック切替部122は、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれが第1の状態、すなわち非出力状態であるときには、クロック周波数を第1の周波数に切り替える。また、CPU120のクロック切替部122は、第1のチューナIC800aおよび第2のチューナIC800bのうちの一方だけが第2の状態、すなわち出力状態であるときには、クロック周波数を第1の周波数未満の第2の周波数に切り替える。さらに、CPU120のクロック切替部122は、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれが第2の状態、すなわち出力状態であるときには、クロック周波数を第1の周波数未満の第3の周波数に切り替える。また、第2の周波数と第3の周波数とは実質的に等しくてもよい。なお、実質的に等しいとは、例えば、第2の周波数と第3の周波数との差が10%以下であることを意味する。例えば、第2の周波数と第3の周波数とは100kHzである。
 さらに、本実施の形態では、静電容量切替部110は、第1のチューナIC800aおよび第2のチューナIC800b側のバスとグランドとの間の静電容量を、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれの状態に応じて切り替えてもよい。つまり、CPU120は、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれが第1の状態、すなわち非出力状態であるときには、静電容量切替部110に、静電容量を第1の値に切り替えさせる。また、CPU120は、第1のチューナIC800aおよび第2のチューナIC800bのうちの一方だけが第2の状態、すなわち出力状態であるときには、静電容量切替部110に、静電容量を第1の値よりも大きい第2の値に切り替えさせる。さらに、CPU120は、第1のチューナIC800aおよび第2のチューナIC800bのそれぞれが第2の状態、すなわち出力状態であるときには、静電容量切替部110に、静電容量を第1の値よりも大きい第3の値に切り替えさせる。また、第2の値と第3の値とは実質的に等しくてもよい。なお、実質的に等しいとは、例えば、第2の値と第3の値との差が10%以下であることを意味する。例えば、第2の値と第3の値とは100pFである。
 図9は、本実施の形態2におけるチューナ装置のCPU120の処理動作の一例を示すフローチャートである。なお、図9は、CPU120が第1のチューナIC800aを制御するための処理動作を示す。
 チューナ装置200が起動するときには、CPU120は、まず、第1のチューナIC800aの中間周波数信号に基づく映像音声信号のデコーダIC930からの出力を停止させる(ステップS101)。つまり、CPU120は、第1のチューナIC800aの状態を非出力状態(すなわち第1の状態)にすることによって、デコーダIC930からの映像音声信号の出力を停止させる。
 次に、CPU120は、図7に示すステップS102aおよびS102bの処理を実行することによって、チューナ装置200を高速モードに設定する(ステップS102)。そして、CPU120は、図7に示すステップS103aおよびS103bの処理を実行することによって、復調IC850、第1のチューナIC800aおよび第2のチューナIC800bの初期化設定処理を行う(ステップS103)。
 次に、CPU120は、第1のチューナIC800aの選局を設定する(ステップS104)。そして、CPU120は、第1のチューナIC800aの選局に対する同期を確認する(ステップS105)。
 その後、CPU120は、チューナ装置200が高速モードに設定されているか否かを判定する(ステップS121)。ここで、高速モードに設定されていると判定すると(ステップS121のYes)、CPU120は、図7に示すステップS106aおよびS106bの処理を実行することによって、チューナ装置200を低速モードに設定する(ステップS106)。
 次に、CPU120は、第1のチューナIC800aの中間周波数信号に基づく映像音声信号のデコーダIC930からの出力を開始させる(ステップS107)。そして、CPU120は、第1のチューナIC800aのAGC検出部811によって決定されるAGC値を、そのAGC検出部811からバスを介して読み込む(ステップS108)。
 次に、CPU120は、テレビ10に対するユーザの操作があったか否かを判定する(ステップS109)。ここで、CPU120は、その操作がなかったと判定すると(ステップS109のNo)、ステップS108からの処理を繰り返し実行する。一方、CPU120は、その操作があったと判定すると(ステップS109のYes)、その操作が、第1のチューナIC800aに対するチャンネルの変更を促す操作であるか、映像および音声の出力の終了を促す操作であるかを判別する(ステップS110)。
 CPU120は、その操作が、映像および音声の出力の終了を促す操作であると判別すると(ステップS110の終了)、全ての処理を終了する。一方、CPU120は、その操作が、第1のチューナIC800aに対するチャンネルの変更を促す操作であると判別すると(ステップS110のチャンネル変更)、ステップS101と同様に、映像音声信号の出力を停止させる(ステップS111)。つまり、CPU120は、第1のチューナIC800aの中間周波数信号に基づく映像音声信号のデコーダIC930からの出力を停止させる。
 ここで、本実施の形態では、CPU120は、第2のチューナIC800bが受信中であるか否かを判定する(ステップS121)。すなわち、CPU120は、第2のチューナIC800bが、中間周波数信号を出力している第2の状態であるか否かを判定する。第2のチューナIC800bが受信中である、すなわち第2の状態であると判定すると(ステップS121のYes)、CPU120は、ステップS104からの処理を実行する。
 つまり、本実施の形態では、第1のチューナIC800aが非出力状態であっても、第2のチューナIC800bが出力状態である場合には、CPU120は、チューナ装置200を高速モードに設定することなく、第1のチューナIC800aの選局を低速モードで設定する。これにより、第2のチューナIC800bがバスから受けるノイズを低減することができる。つまり、第2のチューナIC800bの中間周波数信号に基づく映像音声信号によってディスプレイ20に表示される映像と、スピーカ30から出力される音声とのそれぞれの品質が低下することを抑えることができる。
 一方、第2のチューナIC800bが受信中ではない、すなわち第1の状態であると判定すると(ステップS121のNo)、CPU120は、図7に示すステップS112aおよびS112bの処理を実行することによって、チューナ装置200を高速モードに設定する。そして、CPU120は、ステップS104からの処理を繰り返し実行する。
 このように、CPU120は、図9に示すフローチャートに基づいて、第1のチューナIC800aを制御するが、第2のチューナIC800bも同様に制御する。つまり、CPU120は、第2のチューナIC800bを制御するときには、ステップS121では、第1のチューナIC800aが受信中であるか否かを判定し、他の各ステップでは、第2のチューナIC800bに対応する処理を実行する。
 [効果など]
 以上のように、本実施の形態では、第1のチューナIC800aおよび第2のチューナIC800bのいずれからも中間周波数信号が出力されていないときには、バスのクロック周波数が高いため、チューナ装置200の起動を高速に行うことができる。さらに、第1のチューナIC800aおよび第2のチューナIC800bのうちの少なくとも一方から中間周波数信号が出力されているときには、バスのクロック周波数が低いため、その中間周波数信号を出力しているチューナICがバスから受けるノイズを低減することができる。例えば、第1のチューナIC800aがチャンネル変更のために中間周波数信号の出力を停止していても、第2のチューナIC800bが中間周波数信号を出力していれば、低いクロック周波数に切り替えられる。したがって、中間周波数信号を出力している第2のチューナIC800bがバスから受けるノイズを低減することができる。
 また、本実施の形態では、第1のチューナIC800aおよび第2のチューナIC800bのいずれからも中間周波数信号が出力されていないときには、静電容量が小さい値に切り替えられるため、バスを介して送受信される信号の立ち上がり時間を短くすることができる。その結果、バスのクロック周波数をより高くすることができ、チューナ装置200の起動をより高速に行うことができる。また、第1のチューナIC800aおよび第2のチューナIC800bのうちの少なくとも一方から中間周波数信号が出力されているときには、静電容量が大きい値に切り替えられるため、バスを介して送受信される信号から多くのノイズを除くことができる。その結果、映像音声信号に基づく映像および音声のそれぞれの品質低下をより抑えることができる。
 (その他の実施の形態)
 以上、本開示のチューナ装置について、各実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれてもよい。
 例えば、上記各実施の形態におけるチューナ装置は、バスリピータ922を備えているが、このバスリピータ922を備えていなくてもよい。つまり、上記各実施の形態におけるチューナ装置では、チューナICは、復調IC850を介してCPU120に接続されているが、復調IC850を介さずに、CPU120に接続されていてもよい。
 図10は、本開示のチューナ装置の構成の一例を示すブロック図である。
 例えば、本開示の一態様に係るチューナ装置300は、静電容量切替部110と、CPU120と、チューナIC800と、映像音声処理回路130とを備える。ここで、チューナIC800は、バスを介してCPU120にダイレクトに接続されている。このようなチューナ装置300であっても、上記各実施の形態と同様の処理を行い、同様の作用効果を奏することができる。
 また、上記各実施の形態では、チューナ装置は静電容量切替部110を備えているが、この静電容量切替部110を備えていなくてもよい。静電容量を切り替えず、バスのクロック周波数を切り替えるだけでも、本開示の効果を奏することができるが、静電容量を切り替えることによって、その効果をより高めることができる。
 また、上記各実施の形態では、バスの一例としてIICバスをあげたが、これに限らずどのようなバスであってもよい。
 また、上記各実施の形態では、第1の周波数が400kHzであり、第2の周波数および第3の周波数が100kHzであるが、これらの周波数は一例であって、第1~第3の周波数のそれぞれはこれに限定されない。
 また、実施の形態2では、チューナ装置200は、2つのチューナICを備えたが、3つ以上のチューナICを備えてもよい。このような場合でも、CPU120は、少なくとも1つのチューナICから中間周波数信号が出力されていれば、チューナ装置を低速モードに設定し、何れのチューナICからも中間周波数信号が出力されていなければ、チューナ装置を高速モードに設定する。
 本開示のチューナ装置は、例えばテレビなどに備えられるチューナ装置として利用可能である。
 10  テレビ受像機
 20  ディスプレイ
 30  スピーカ
 100、200、300  チューナ装置
 110  静電容量切替部
 111  スイッチ
 120  CPU
 121、822、923、924、931  I/O部
 122  クロック切替部
 130  映像音声処理回路
 800  チューナIC
 801、806  増幅器
 802  第1のフィルタ
 803  ミキサ
 804  発信器
 805  第2のフィルタ
 807  ADC
 810  DSP
 811  AGC検出部
 812  アナログ復調部
 813  DC除去部
 821  DAC
 823  ROM
 824  RAM
 850  復調IC
 922  バスリピータ
 923  I/O部
 924  I/O部
 930  デコーダIC
 990  アンテナ
 C1  コンデンサ
 C2  コンデンサ

Claims (9)

  1.  アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、
     前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、
     前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、
     前記チューナ回路は、さらに、
     自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、
     前記制御回路は、
     前記チューナ回路が、前記中間周波数信号の出力を停止している第1の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第1の周波数に切り替え、
     前記チューナ回路が、前記中間周波数信号を出力している第2の状態であるときには、前記クロック周波数を前記第1の周波数未満の周波数に切り替える、
     チューナ装置。
  2.  前記チューナ装置は、さらに、
     前記バスにおける前記チューナ回路と前記制御回路との間の部位と、グランドとの間の静電容量を第1の値と、前記第1の値よりも大きい値とに切り替える静電容量切替部を備え、
     前記制御回路は、さらに、
     前記チューナ回路が前記第1の状態であるときには、前記静電容量切替部に、前記静電容量を第1の値に切り替えさせ、
     前記チューナ回路が前記第2の状態であるときには、前記静電容量切替部に、前記静電容量を前記第1の値よりも大きい値に切り替えさせる、
     請求項1に記載のチューナ装置。
  3.  前記チューナ回路は、第1のチューナ回路と第2のチューナ回路とを備え、
     前記制御回路は、
     前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第1の状態であるときには、
     前記クロック周波数を前記第1の周波数に切り替え、
     前記第1のチューナ回路および前記第2のチューナ回路のうちの一方だけが前記第2の状態であるときには、
     前記クロック周波数を前記第1の周波数未満の第2の周波数に切り替え、
     前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第2の状態であるときには、
     前記クロック周波数を前記第1の周波数未満の第3の周波数に切り替える、
     請求項2に記載のチューナ装置。
  4.  前記第2の周波数と前記第3の周波数とは実質的に等しい
     請求項3に記載のチューナ装置。
  5.  前記制御回路は、
     前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第1の状態であるときには、
     前記静電容量切替部に、前記静電容量を前記第1の値に切り替えさせ、
     前記第1のチューナ回路および前記第2のチューナ回路のうちの一方だけが前記第2の状態であるときには、
     前記静電容量切替部に、前記静電容量を前記第1の値よりも大きい第2の値に切り替えさせ、
     前記第1のチューナ回路および前記第2のチューナ回路のそれぞれが前記第2の状態であるときには、
     前記静電容量切替部に、前記静電容量を前記第1の値よりも大きい第3の値に切り替えさせる、
     請求項3または4に記載のチューナ装置。
  6.  前記第2の値と前記第3の値とは実質的に等しい
     請求項5に記載のチューナ装置。
  7.  請求項1~6の何れか1項に記載のチューナ装置と、
     前記チューナ装置から出力される前記映像音声信号に基づく映像を表示するディスプレイと、
     前記映像音声信号に基づく音声を出力するスピーカと
     を備えるテレビジョン受像機。
  8.  チューナ装置を制御する制御方法であって、
     前記チューナ装置は、
     アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、
     前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、
     前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、
     前記チューナ回路は、さらに、
     自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、
     前記制御方法では、
     前記チューナ回路が、前記中間周波数信号の出力を停止している第1の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を、前記制御回路によって第1の周波数に切り替え、
     前記チューナ回路が、前記中間周波数信号を出力している第2の状態であるときには、前記制御回路によって、前記クロック周波数を前記第1の周波数未満の周波数に切り替える、
     制御方法。
  9.  チューナ装置を制御するためのプログラムであって、
     前記チューナ装置は、
     アンテナを介して放送波を受信し、受信された放送波の周波数を他の周波数に変換することによって中間周波数信号を生成して出力するチューナ回路と、
     前記チューナ回路から出力される中間周波数信号に対して復調および復号を行うことにより、映像音声信号を出力する映像音声処理回路と、
     前記チューナ回路および前記映像音声処理回路にバスを介して接続され、前記チューナ回路および前記映像音声処理回路を制御する制御回路とを備え、
     前記チューナ回路は、さらに、
     自動利得制御機能を有し、前記映像音声処理回路に出力される前記中間周波数信号の信号レベルを前記自動利得制御機能によって目標レベルに調整し、
     前記プログラムは、
     前記チューナ回路が、前記中間周波数信号の出力を停止している第1の状態であるときには、前記バスを介して前記チューナ回路および前記映像音声処理回路を制御するためのクロック周波数を第1の周波数に切り替え、
     前記チューナ回路が、前記中間周波数信号を出力している第2の状態であるときには、前記クロック周波数を前記第1の周波数未満の周波数に切り替える、
     ことを前記制御回路に実行させるプログラム。
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