JP2002190838A - シリアルデータ転送方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 消費電力の低減および安定した高速転送を可
能にするシリアルデータ転送方法を提供する。 【解決手段】 送信側で、シリアルデータ転送すべき送
信データの各ビットに送信データを論理反転した反転デ
ータを付加して転送し、受信側で、送信データと反転デ
ータの論理値の変化タイミングに論理遷移するパルスを
生成し、反転データが付加された送信データを所定の時
間遅延し、パルスの論理遷移に基づき、反転データが付
加された送信データから送信データを抽出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子機器等に用い
られるシリアルデータ転送技術に関する。

【０００２】

【従来の技術】近年、各方面で用いられている電子機器
のデータ転送には、低消費電力や小型化の点で有利とい
う理由から、シリアルデータ転送手法が多く採用されて
いる。特に、携帯機器では、消費電力を低減した回路設
計と回路基盤の小型化が、それぞれ、連続使用時間の延
長と製品の軽量化につながり、商品の大きな付加価値と
なっている。また、近年では、高速通信時に問題となる
ノイズにも対策が求められている。

【０００３】従来、シリアルデータ転送装置は、各ビッ
ト毎に送信データの直前に、送信クロックに同期する短
いパルスを送信するために、遅延回路、モノマルチバイ
ブレータ、微分回路、整流器、およびアンドゲートから
構成したものであった（たとえば、特開平３−１７２０
３７号公報を参照）。

【０００４】次に、このように構成された従来のシリア
ルデータ転送装置の動作について、図６を用いて説明す
る。図６（ａ）および図６（ｂ）は、それぞれ、送信側
から受信側に転送される転送信号の波形および論理値を
示す図である。

【０００５】図６に示すように、送信側では、転送しよ
うとする送信データの１ビット毎に、クロック成分（Ｃ
ＬＫ）として、転送の直前に論理値“０”から論理値
“１”への変化が与えられ、送信データとクロック成分
を時分割合成した転送信号が受信側に転送される。受信
側では、入力された転送信号に含まれるクロック成分を
遅延回路により所定の時間だけ遅延させることで、この
クロック成分により転送信号に含まれる送信データがラ
ッチされる。

【０００６】

【発明が解決しようとする課題】しかし、上記従来の構
成では、送信データを１ビット転送する度に、クロック
成分として、論理値“０”から論理値“１”への変化が
与えられるため、転送路において論理値が変動する頻度
が高くなる。これによって、転送路の浮遊容量に対する
充放電電流が増加し、シリアルデータ転送回路全体の消
費電力を増大させてしまう。

【０００７】また、高速転送になれば、ノイズの発生源
となり、高周波成分が周辺機器へ誤動作などの悪影響を
及ぼす原因となる。

【０００８】さらに、受信装置へ入力するクロックライ
ンに遅延回路を挿入しているため、高速転送時にクロッ
クの立ち上がりおよび立ち下がりが鈍ってしまい、転送
エラーの原因ともなる。

【０００９】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、消費電力の低減および安定し
た高速転送を可能にするシリアルデータ転送方法および
装置を提供することにある。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るシリアルデータ転送方法は、送信側
で、シリアルデータ転送すべき送信データの各ビットに
送信データを論理反転した反転データを付加して転送
し、受信側で、送信データと反転データの論理値の変化
タイミングに論理遷移するパルスを生成し、反転データ
が付加された送信データを所定の時間遅延し、パルスの
論理遷移に基づき、反転データが付加された送信データ
から送信データを抽出することを特徴とする。

【００１１】前記の目的を達成するため、本発明に係る
シリアルデータ転送装置は、シリアルデータを送信部か
ら受信部に転送するシリアルデータ転送装置であって、
送信部は、送信すべきシリアルデータを第１のクロック
に同期して保持および出力する送信レジスタと、送信レ
ジスタからの出力信号が一方の入力端子に入力され、送
信レジスタからの出力信号を反転させた反転信号が他方
の入力端子に入力され、第１のクロックに同期した第２
のクロックの論理状態に基づき、送信レジスタからの出
力信号および反転信号のいずれかを選択出力するセレク
タとを備え、受信部は、セレクタから出力される信号の
論理値が変化するタイミングに論理遷移するパルスを生
成する制御部と、セレクタからの出力信号を所定の時間
遅延させる遅延回路と、パルスの論理遷移に基づき、遅
延回路から出力される信号を保持し、受信データとして
出力する受信レジスタとを備えたことを特徴とする。

【００１２】上記の方法および構成によれば、送信側か
ら転送したいデータを転送信号の変化を利用して受信側
でラッチすることで、転送路における論理値の変動頻度
を低下させることができ、必要最低限の付加回路で、消
費電力を低減するとともに、高速転送時のノイズによる
誤動作を防止して、安定した高速転送を達成することが
できる。

【００１３】本発明に係るシリアルデータ転送装置にお
いて、制御部は、セレクタからの出力信号を論理反転す
るインバータと、セレクタからの出力信号を遅延させる
遅延素子と、インバータからの出力信号が一方の入力端
子に入力され、遅延素子からの出力信号が他方の入力端
子に入力され、パルスを生成して出力する排他的反転論
理和ゲートとを備えることが好ましい。

【００１４】これにより、非常に簡単な論理回路で制御
部を構成することができ、シリアルデータ転送装置のコ
ストを低減することができる。

【００１５】または、制御部は、セレクタからの出力信
号をクロック同期で所定時間ずつ順次遅延させる複数の
遅延回路と、複数の遅延回路の各々からの出力信号が入
力され、該各出力信号の論理値が異なる期間を検出する
ことで、パルスを生成して出力する比較器とを備えるこ
とが好ましい。

【００１６】これにより、制御部から出力されるパルス
のエッジ鈍りを低減することができるので、受信レジス
タにおけるラッチの安定度を向上させ、高速転送時にお
ける転送エラーを解消することができる。

【００１７】

【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。

【００１８】図１は、本発明の一実施形態に係るシリア
ルデータ転送方法および装置において送信側から受信側
に転送される転送信号の波形（ａ）および論理値（ｂ）
を示す図である。

【００１９】図１は、第１転送サイクルにおいて論理値
“０”、第２転送サイクルにおいて論理値“０”、第３
転送サイクルにおいて論理値“１”、等を有する送信デ
ータを転送する場合を想定している。

【００２０】まず、第１転送サイクルでは、第１転送サ
イクルの送信データである論理値“０”に続けてその送
信データの反転信号である論理値“１”を付加して転送
する。

【００２１】次に、第２転送サイクルでは、第２転送サ
イクルの送信データである論理値“０”に続けてその送
信データの反転信号である論理値“１”を付加して転送
する。

【００２２】同様に、第３転送サイクルでは、第３転送
サイクルの送信データである論理値“１”に続けてその
送信データの反転信号である論理値“０”を付加して転
送する。

【００２３】このような転送サイクルで受信側に転送さ
れた転送信号から、送信データとその反転信号の論理値
の変化タイミングに論理遷移する受信クロック（パル
ス）を生成することで、転送信号を遅延させた信号か
ら、受信クロックの論理遷移に基づいて送信データを受
信データとして抽出する。

【００２４】このような転送方法によれば、図６に示す
従来の方法に比べて、転送路における論理値変動の頻度
を低減することができ、消費電力とノイズ発生を低減す
ることができる。

【００２５】図２は、本実施形態によるシリアルデータ
転送装置の構成を示すブロック図である。

【００２６】図２を参照して、まず、送信側の構成につ
いて説明する。

【００２７】送信側から受信側に転送されたシリアルデ
ータである送信データＴＤは、送信レジスタ１におい
て、第１の送信クロックＴＣ１の立ち上がりエッジでラ
ッチされ出力される。この第１の送信クロックＴＣ１
は、送信データＴＤを送信側から受信側に転送するため
の周波数を有し、転送サイクルの最初に立ち上がりエッ
ジがある。

【００２８】送信レジスタ１から出力された信号ＴＤＱ
は、セレクタ３の一方のデータ入力端子（Ａ）に入力さ
れるとともに、インバータ２に入力され論理反転された
反転信号／ＴＤＱとなり、セレクタ３の他方のデータ入
力端子（Ｂ）に入力される。

【００２９】セレクタ３からは、第２の送信クロックＴ
Ｃ２の論理値が“０”である場合、送信レジスタ１から
の出力信号ＴＤＱが、第２の送信クロックＴＣ２の論理
値が“１”である場合には、インバータ５からの反転信
号／ＴＤＱが、転送信号ＴＳとして選択出力される。こ
の第２の送信クロックＴＣ２は、第１の送信クロックＴ
Ｃ１と同じ周波数を有し、転送サイクルの後半に立ち上
がりエッジがある。

【００３０】次に、受信側の構成について説明する。

【００３１】セレクタ３から選択出力された転送信号Ｔ
Ｓは、制御部４および遅延回路５に入力される。制御部
４では、入力された転送信号ＴＳの論理値が一定間隔以
上の時間を置いて変化するタイミングを検出し、検出し
た変化タイミングに立ち上がりエッジを有するパルスを
受信クロックＲＣとして出力する。遅延回路５に入力さ
れた転送信号ＴＳは、所定の時間だけ遅延され、遅延信
号ＴＳＤとして出力される。この遅延信号ＴＳＤは、受
信レジスタ６に入力され、制御部４からの受信クロック
ＲＣの立ち上がりエッジでラッチされて、受信レジスタ
６から受信データＲＤとして出力される。

【００３２】以上のように構成されたシリアルデータ転
送装置の詳細な動作について、図３から図５を用いて説
明する。図３は、図２のシリアルデータ転送装置におけ
る各部信号のタイミングチャート、図４および図５は、
それぞれ、制御部４の一つの内部構成例および他の内部
構成例を示す回路図である。

【００３３】まず、図３の第１転送サイクルにおいて、
送信側では、送信データＴＤの１番目のデータである論
理値“０”が、第１の送信クロックＴＣ１の立ち上がり
エッジに連動して送信レジスタ１にラッチされる。

【００３４】次に、セレクタ３では、送信レジスタ１か
ら出力された信号ＴＤＱと、インバータ２により出力信
号ＴＤＱを論理反転した反転信号／ＴＤＱが入力され、
第２の送信クロックＴＣ２が、論理値“０”の時は、送
信レジスタ１からの出力信号ＴＤＱを、論理値“１”の
時は、反転信号／ＴＤＱを、転送信号ＴＳとして出力す
る。

【００３５】これにより、転送信号ＴＳは、図３に示す
ように、第１転送サイクルの先頭から第２の送信クロッ
クＴＣ２の立ち上がりエッジまでの期間Ｔ１は、送信デ
ータＴＤ（送信レジスタ１からの信号ＴＤＱ）と同じ論
理値“０”を有し、第２の送信クロックＴＣ２の立ち上
がりエッジから第１転送サイクルの最後までの期間Ｔ２
は、反転信号／ＴＤＱと同じ論理値“１”を有する。

【００３６】ここで、前者の期間Ｔ１で転送される転送
信号ＴＳをデータ成分、後者の期間Ｔ２で転送される転
送信号ＴＳをクロック（ＣＬＫ）成分とする。図３から
分かるように、同じ転送サイクルにおいて、データ成分
とクロック成分の論理値は常に異なことになる。

【００３７】次に、受信側に入力された転送信号ＴＳは
制御部４へ入力され、制御部４は、例えば、図４または
図５に示す回路構成で、転送信号ＴＳに含まれるデータ
成分とクロック成分の論理値の変化タイミングを検出
し、検出した変化タイミングに立ち上がりエッジを有す
る受信クロックＲＣとして出力する。

【００３８】遅延回路５では、転送信号ＴＳに含まれる
データ成分の論理値が安定している期間に、受信クロッ
クＲＣの立ち上がりエッジが存在するように、入力され
た転送信号ＴＳを所定の期間遅延させ、遅延信号ＴＳＤ
として出力する。遅延信号ＴＳＤに含まれるデータ成分
は、同じ転送サイクルで発生させた受信クロックＲＣの
立ち上がりエッジによって、受信レジスタ６で安定して
ラッチし、受信データＲＤとして出力される。

【００３９】同様にして、続く第２から第３転送サイク
ルでも、転送信号ＴＳに含まれるデータ成分が受信デー
タＲＤとして出力される。

【００４０】ここで、制御部３を、図４に示すように、
遅延素子（ＤＬ）４１、インバータ４２、および排他的
ＮＯＲゲート４３という非常に簡単な論理回路で構成
し、転送信号ＴＳに含まれるデータ成分とクロック成分
の論理変化タイミングに論理遷移する受信クロックＲＣ
を生成することで、低コストで制御部３の上記機能を実
現することが可能になる。

【００４１】一方、制御部３を、図５に示すように、複
数のフリップフロップ５１、５２、５３によりクロック
（ＣＬＫ）同期で転送信号ＴＳを所定時間ずつ順次遅延
させ、比較器５４により、順次遅延させた転送信号ＴＳ
の論理値が異なる期間を検出して、受信クロックＲＣを
生成することで、図４の構成に比べて論理回路は複雑に
なるが、制御部３から出力される受信クロックＲＣのエ
ッジ鈍りを低減することができ、受信レジスタ６におけ
るラッチの安定度を向上させることが可能になる。

【００４２】以上のように、本実施形態によれば、連続
転送する場合に、ある１サイクル目の送信データＴＤの
論理値と、その次に来る２サイクル目の送信データＴＤ
の論理値が異なれば、１サイクル目の転送信号ＴＳに含
まれるクロック成分と、２サイクル目の転送信号ＴＳに
含まれるデータ成分とが同じ論理値を有するため、転送
信号ＴＳの論理値変動頻度が低くなり、必要最低限の付
加回路で、シリアルデータ転送回路全体の低消費電力化
だけでなく、高速転送時に問題となるノイズ発生の低減
をも実現することができる。消費電力に関して言えば、
例えば、シリアルデータの配列によって異なるが、消費
電力を約５０％低減することが可能である。

【００４３】さらに、本実施形態では、従来とは異なり
遅延回路５を経由させないで、受信クロックＲＣを生成
する構成をとるため、高速転送時の受信クロックＲＣの
立ち上がりエッジの鈍りを増大させること無く、受信レ
ジスタ６で安定して転送信号ＴＳをラッチすることがで
き、高速転送時における転送エラーを解消することがで
きる。

【００４４】なお、本発明の実施形態の説明では、転送
ビット幅を例示していないが、同様の回路構成を並列に
設置することで、任意ビット幅のシリアルデータ転送に
おける場合においても、本発明は応用可能である。ま
た、本発明は、シリアルデータの送信回路および受信回
路の両方に採用可能である。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
送信側から転送したいデータを転送信号の変化を利用し
て受信側でラッチすることで、転送路の論理値変動頻度
を低下させることができ、必要最低限の付加回路で、消
費電力の低減と安定した高速転送を達成したシリアルデ
ータ転送の実現が可能になる。

【図面の簡単な説明】

【図１】 本発明の一実施形態に係るシリアルデータ転
送方法において送信側から受信側に転送される転送信号
の波形（ａ）および論理値（ｂ）を示す図

【図２】 本発明の一実施形態に係るシリアルデータ転
送装置の構成例を示すブロック図

【図３】 図２のシリアルデータ転送装置における各部
信号のタイミングチャート

【図４】 図２の制御部４の一内部構成例を示す回路図

【図５】 図２の制御部４の他の内部構成例を示す回路
図

【図６】 従来のシリアルデータ転送装置において送信
側から受信側に転送される転送信号の波形（ａ）および
論理値（ｂ）を示す図

【符号の説明】

１ 送信レジスタ ２ インバータ ３ セレクタ ４ 制御部 ５ 遅延回路 ６ 受信レジスタ ４１ 遅延素子 ４２ インバータ ４３ 排他的ＮＯＲゲート ５１、５２、５３ フリップフロップ ５４ 比較器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 送信側で、シリアルデータ転送すべき送
   信データの各ビットに前記送信データを論理反転した反
   転データを付加して転送し、受信側で、前記送信データ
   と前記反転データの論理値の変化タイミングに論理遷移
   するパルスを生成し、前記反転データが付加された送信
   データを所定の時間遅延し、前記パルスの論理遷移に基
   づき、前記反転データが付加された送信データから前記
   送信データを抽出することを特徴とするシリアルデータ
   転送方法。
2. 【請求項２】 シリアルデータを送信部から受信部に転
   送するシリアルデータ転送装置であって、 前記送信部は、 送信すべきシリアルデータを第１のクロックに同期して
   保持および出力する送信レジスタと、 前記送信レジスタからの出力信号が一方の入力端子に入
   力され、前記送信レジスタからの出力信号を反転させた
   反転信号が他方の入力端子に入力され、前記第１のクロ
   ックに同期した第２のクロックの論理状態に基づき、前
   記送信レジスタからの出力信号および前記反転信号のい
   ずれかを選択出力するセレクタとを備え、 前記受信部は、 前記セレクタから出力される信号の論理値が変化するタ
   イミングに論理遷移するパルスを生成する制御部と、 前記セレクタからの出力信号を所定の時間遅延させる遅
   延回路と、 前記パルスの論理遷移に基づき、前記遅延回路から出力
   される信号を保持し、受信データとして出力する受信レ
   ジスタとを備えたことを特徴とするシリアルデータ転送
   装置。
3. 【請求項３】 前記制御部は、 前記セレクタからの出力信号を論理反転するインバータ
   と、 前記セレクタからの出力信号を遅延させる遅延素子と、 前記インバータからの出力信号が一方の入力端子に入力
   され、前記遅延素子からの出力信号が他方の入力端子に
   入力され、前記パルスを生成して出力する排他的反転論
   理和ゲートとを備えた請求項２記載のシリアルデータ転
   送装置。
4. 【請求項４】 前記制御部は、 前記セレクタからの出力信号をクロック同期で所定時間
   ずつ順次遅延させる複数の遅延回路と、 前記複数の遅延回路の各々からの出力信号が入力され、
   該各出力信号の論理値が異なる期間を検出することで、
   前記パルスを生成して出力する比較器とを備えた請求項
   ２記載のシリアルデータ転送装置。