CN114070304A - 全数字锁相环 - Google Patents

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CN114070304A CN202110863975.7A CN202110863975A CN114070304A CN 114070304 A CN114070304 A CN 114070304A CN 202110863975 A CN202110863975 A CN 202110863975A CN 114070304 A CN114070304 A CN 114070304A
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China
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李锺硕
金永福
孙忠焕
吴锡载
贾艺株
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Silicon Works Co Ltd
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Abstract

本公开内容公开了一种全数字锁相环。全数字锁相环可包括：时间‑数字转换电路、数字环路滤波器、数控振荡器以及分频器，其中，数字转换电路配置为将参考信号和反馈信号之间的相位差转换为相应的数字值，并输出与相应的数字值相对应的第一数据信号和第二数据信号；数字环路滤波器配置为选择第一数据信号和第二数据信号中的一个作为有效数据，并通过对有效数据和第一寄存器信号进行运算来输出控制信号；数控振荡器配置为生成振荡信号并响应于控制信号控制振荡信号的频率；以及分频器配置为对振荡信号进行分频并将反馈信号输出到时间‑数字转换电路。

Description

全数字锁相环
技术领域
本公开涉及全数字锁相环，更具体地，涉及能够通过使用数字环路滤波器容易且高速地验证的全数字锁相环。
背景技术
通常，锁相环输出具有与参考信号相同频率的稳定振荡信号。
锁相环可用于显示设备的源极驱动器，并可用于通过输入信号的倍频来恢复时钟信号。
数字锁相环可包括数字环路滤波器。数字环路滤波器可通过使用与参考信号和反馈信号之间的相位差相对应的数字信号来输出确定数控振荡器的振荡频率的控制信号。
然而，根据传统技术的数字环路滤波器是使用用于数字编码的信号合成块、积分器和加法器来实现的，并且因此具有这样的问题：由于在验证锁相环时用于数字编码的信号合成块和电路的混合，复杂性和计算时间增加。
发明内容
各种实施例旨在提供一种能够通过使用数字环路滤波器容易且高速地验证的全数字锁相环。
在实施例中，全数字锁相环中的数字环路滤波器可包括选择电路、第一运算电路、第一寄存器电路、第二运算电路以及第二寄存器电路，其中，选择电路配置为输出第一数据信号和第二数据信号中的一个作为有效数据；第一运算电路配置为通过将有效数据和第一寄存器信号相加或相减来输出第一运算信号；第一寄存器电路配置为存储第一运算信号并输出第一运算信号作为第一寄存器信号；第二运算电路配置为通过将有效数据的至少一个比特的值与第一寄存器信号相加或相减来输出第二运算信号；第二寄存器电路配置为存储第二运算信号并输出第二运算信号作为控制信号。
在实施例中，全数字锁相环中的数字环路滤波器可包括选择电路、频率积分路径和比例路径，其中，选择电路配置为接收与参考信号和反馈信号之间的相位差对应的第一数据信号和第二数据信号，并输出第一数据信号和第二数据信号中的一个作为有效数据；频率积分路径配置为存储通过将有效数据的值与第一寄存器信号相加或相减而获得的第一运算信号并输出与第一寄存器信号相对应的第一寄存器信号；比例路径配置为存储通过将有效数据的至少一个低比特的值与第一寄存器信号相加或相减而获得的第二运算信号并输出与第二运算信号相对应的控制信号。
在实施例中，全数字锁相环可包括时间-数字转换电路、数字环路滤波器、数控振荡器以及除法器，其中，时间-数字转换电路配置为将参考信号和反馈信号之间的相位差转换为数字值并输出与数字值相对应的第一数据信号和第二数据信号；数字环路滤波器配置为选择第一数据信号和第二数据信号中的一个作为有效数据并通过运算有效数据和第一寄存器信号来输出控制信号；数控振荡器配置为生成振荡信号并响应于控制信号来控制振荡信号的频率；除法器配置为通过对振荡信号进行分频来将反馈信号输出到时间-数字转换电路。
在实施例中，全数字锁相环可包括时钟发生器、第一时间-数字转换电路、第二时间-数字转换电路、数字环路滤波器和数控振荡器，其中，时钟发生器配置为通过使用参考信号来生成第一时钟信号、第二时钟信号和第三时钟信号；第一时间-数字转换电路配置为当参考信号具有比反馈信号早的相位时响应于第一时钟信号输出与数字值相对应的第一数据信号；第二时间-数字转换电路配置为当参考信号具有比反馈信号晚的相位时响应于第一时钟信号输出与数字值相对应的第二数据信号；数字环路滤波器配置为响应于第二时钟信号通过使用第一数据信号或第二数据信号来执行操作以及响应于第三时钟信号输出控制信号；数控振荡器配置为响应于控制信号控制振荡信号的频率并输出振荡信号。
如上所述，根据实施例，因为数字环路滤波器可使用数字电路来实现而不需要用于数字编码的信号合成块，所以数字环路滤波器可容易且高速地验证全数字锁相环。
附图说明
图1是根据实施例的全数字锁相环中的数字环路滤波器的框图。
图2是根据实施例的全数字锁相环中的数字环路滤波器的详细框图。
图3是根据实施例的用于描述全数字锁相环中的数字环路滤波器的操作的流程图。
图4是图1和图2所示的运算电路的电路图。
图5是根据实施例的全数字锁相环的框图。
图6是根据实施例的全数字锁相环的详细框图。
图7是根据实施例的用于描述全数字锁相环的操作的流程图。
具体实施方式
实施例提供了一种能够容易且高速地验证全数字锁相环的数字环路滤波器和包括该数字环路滤波器的全数字锁相环。
数字环路滤波器可配置为通过使用与参考信号REF和反馈信号FEB之间的相位差相对应的数字信号来输出确定数控振荡器的振荡频率的控制信号VCON。在这种情况下，可参考将在后面描述的图5和图6理解参考信号REF和反馈信号FEB。参考信号REF可理解为数字环路滤波器的输入信号。反馈信号FEB可理解为来自数字环路滤波器的输出信号的反馈信号。
在实施例中，当参考信号具有比反馈信号早的相位时，第一数据信号可被定义为与参考信号和反馈信号之间的相位差相对应的数字值。当参考信号具有比反馈信号晚的相位时，第二数据信号可被定义为与参考信号和反馈信号之间的相位差相对应的数字值。
在实施例中，诸如第一和第二的术语可用于区分各种元件。这些元件不受诸如第一和第二的术语的限制。
图1是根据实施例的全数字锁相环中的数字环路滤波器20的框图。
数字环路滤波器20可通过使用第一数据信号IN1和第二数据信号IN2来输出确定数控振荡器的振荡频率的控制信号VCON。
在这种情况下，第一数据信号IN1和第二数据信号IN2中的每个是与参考信号REF和反馈信号FEB之间的相位差相对应的数字值，并且可从时间-数字转换电路10接收该第一数据信号IN1和第二数据信号IN2中的每个(涉及参考图5给出的描述)。
参考图1，数字环路滤波器20可包括选择电路21、第一运算电路FAFS1、第一寄存器电路REG1、第二运算电路FAFS2和第二寄存器电路REG2。
首先，选择电路21可基于第一数据信号IN1的值来选择第一数据信号IN1和第二数据信号IN2中的一个作为有效数据VDATA。
选择电路21可从时间-数字转换电路10接收第一数据信号IN1和第二数据信号IN2(参考图5)。时间-数字转换电路10可将参考信号REF和反馈信号FEB之间的相位差转换为数字值，可存储数字值，并且可响应于第一时钟信号CLK1向数字环路滤波器20提供与数字值对应的第一数据信号IN1和第二数据信号IN2。
当参考信号REF具有比反馈信号FEB早的相位时，选择电路21可接收第一数据信号IN1作为与参考信号REF和反馈信号FEB之间的相位差相对应的数字值，并且当参考信号REF具有比反馈信号FEB晚的相位时，选择电路21可接收第二数据信号IN2作为与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。
选择电路21可基于第一数据信号IN1的值(即，与参考信号REF和反馈信号FEB之间的相位差相对应的数字值)，来选择第一数据信号IN1或第二数据信号IN2作为有效数据VDATA。
例如，当参考信号REF具有比反馈信号FEB早的相位时，选择电路21可选择第一数据信号IN1作为有效数据VDATA。此外，当参考信号REF具有比反馈信号FEB晚的相位时，选择电路21可选择第二数据信号IN2作为有效数据VDATA。
选择电路21可包括逻辑电路24和多路复用器22。
逻辑电路24可输出与第一数据信号IN1的比特的值的逻辑运算结果对应的选择信号SEL。例如，逻辑电路24可包括NOR运算电路。
多路复用器22可响应于选择信号SEL输出第一数据信号IN1或第二数据信号IN2作为有效数据VDATA。
例如，当参考信号REF具有比反馈信号FEB晚的相位时，选择电路21可接收具有值“0000...”的第一数据信号IN1，并且选择电路21可接收第二数据信号IN2作为与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。
通过对具有值“00000...”的第一数据信号IN1执行NOR运算，逻辑电路24可输出具有高逻辑电平的选择信号SEL。
多路复用器22可响应于具有高逻辑电平的选择信号SEL输出第二数据信号IN2作为有效数据VDATA。
此外，当参考信号REF具有比反馈信号FEB早的相位时，选择电路21可接收第一数据信号IN1作为与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。
当参考信号REF具有比反馈信号FEB早的相位时，因为逻辑电路24对具有与相位差相对应的数字值的第一数据信号IN1执行NOR运算，所以逻辑电路24可输出具有低逻辑电平的选择信号SEL。
多路复用器22可响应于具有低逻辑电平的选择信号SEL而输出第一数据信号IN1作为有效数据VDATA。
第一运算电路FAFS1可通过将有效数据VDATA与存储的值相加或相减来输出第一运算信号。可理解，存储的值与从第一寄存器电路REG1接收的第一寄存器信号REGS1相对应。
第一寄存器电路REG1可存储第一运算信号，并且可响应于第二时钟信号CLK2输出第一运算信号作为第一寄存器信号REGS1。当第一运算电路FAFS1的运算终止时，可接收第二时钟信号CLK2。
第一寄存器电路REG1可将第一寄存器信号REGS1提供给第一运算电路FAFS1和第二运算电路FAFS2。
第二运算电路FAFS2可通过将有效数据VDATA的至少一个比特的值与第一寄存器信号REGS1相加或相减来输出第二运算信号。可将至少一个比特的值设置为有效数据VDATA的最低有效比特(LSB)的值。
第二寄存器电路REG2可存储第二运算信号，并且可响应于第三时钟信号CLK3输出第二运算信号作为控制信号VCON。当第二运算电路FAFS2的运算终止时，可接收第三时钟信号CLK3。
第一运算电路FAFS1和第二运算电路FAFS2可根据选择第一数据信号IN1还是第二数据信号IN2作为有效数据VDATA，来各自作为加法器或减法器进行运算。
当选择第一数据信号IN1作为有效数据VDATA时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为加法器进行运算，并且当选择第二数据信号IN2作为有效数据VDATA时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为减法器进行运算。
第一运算电路FAFS1和第二运算电路FAFS2可从选择电路21的逻辑电路24接收选择信号SEL，并且可各自响应于选择信号SEL的逻辑电平作为加法器或减法器进行运算。
因此，当参考信号REF具有比反馈信号FEB早的相位时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为加法器进行运算，并且当参考信号REF具有比反馈信号FEB晚的相位时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为减法器进行运算。
第一运算电路FAFS1和第一寄存器电路REG1可用作频率积分路径。第二运算电路FAFS2和第二寄存器电路REG2可用作比例路径。
在频率积分路径中，第一运算电路FAFS1可将有效数据VDATA和第一寄存器信号REGS1相加或相减，以便生成第一运算信号。第一运算信号可存储在第一寄存器电路REG1中。响应于第二时钟信号CLK2，可输出第一寄存器电路REG1的第一运算信号作为第一寄存器信号REGS1。
在比例路径中，第二运算电路FAFS2可将有效数据VDATA的最低有效比特(LSB)的值和第一寄存器信号REGS1相加或相减，以便生成第二运算信号。第二运算信号可存储在第二寄存器电路REG2中。响应于第三时钟信号CLK3，可输出第二寄存器电路REG2的第二运算信号作为控制信号VCON。
在频率积分路径和比例路径中，当参考信号REF具有比反馈信号FEB早的相位时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为加法器进行运算，以及当参考信号REF具有比反馈信号FEB晚的相位时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为减法器进行运算。
图2是根据实施例的全数字锁相环中的数字环路滤波器20的详细框图。
参考图2，当参考信号REF具有比反馈信号FEB早的相位时，数字环路滤波器20可从第一时间-数字转换电路TDC_P接收第一数据信号IN1作为与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。
此外，当参考信号REF具有比反馈信号FEB晚的相位时，数字环路滤波器20可从第二时间-数字转换电路TDC_N接收第二数据信号IN2作为与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。
选择电路21可基于第一数据信号IN1的值，通过使用逻辑电路24和多路复用器22选择第一数据信号IN1或第二数据信号IN2作为有效数据VDATA。
第一运算电路FAFS1可通过将有效数据VDATA的预设比特VDATA[0:n-2]的值与从第一寄存器电路REG1接收到的作为第一寄存器信号REGS1的存储值相加或相减来输出第一运算信号FAS1[0:n-1]。第一运算电路FAFS1可从第一寄存器电路REG1接收所存储的值(即，第一寄存器信号REGS1[0:n-1]的值)。
第一寄存器电路REG1可存储第一运算信号FAS1[0:n-1]，并且可响应于第二时钟信号CLK2输出第一运算信号FAS1[0:n-1]作为第一寄存器信号REGS1[0:n-1]。
当第一运算电路FAFS1的运算终止时，第一寄存器电路REG1可接收第二时钟信号CLK2。
第一寄存器电路REG1可将第一寄存器信号REGS1[0:n-1]提供给第一运算电路FAFS1和第二运算电路FAFS2。
第二运算电路FAFS2可通过将有效数据VDATA的LSB VDATA[0]的值与第一寄存器信号REGS1[0:n-1]相加或相减来将第二运算信号FAS2[0:n-1]输出到第二寄存器电路REG2。
第二寄存器电路REG2可存储第二运算信号FAS2[0:n-1]，并且可响应于第三时钟信号CLK3输出第二运算信号FAS2[0:n-1]作为控制信号VCON。
当第二运算电路FAFS2的运算终止时，第二寄存器电路REG2可接收第三时钟信号CLK3。
第一运算电路FAFS1和第二运算电路FAFS2可从选择电路21的逻辑电路24接收选择信号SEL，并且可响应于选择信号SEL的逻辑电平各自作为加法器或减法器进行运算。
当选择第一数据信号IN1作为有效数据VDATA时，第一运算电路FAFS1和第二运算电路FAFS2可响应于具有低逻辑电平的选择信号SEL各自作为加法器进行运算。
当选择第二数据信号IN2作为有效数据VDATA时，第一运算电路FAFS1和第二运算电路FAFS2可响应于具有高逻辑电平的选择信号SEL各自作为减法器进行运算。
即，当参考信号REF具有比反馈信号FEB早的相位时，可选择第一数据信号IN1作为有效数据VDATA，并且第一运算电路FAFS1和第二运算电路FAFS2可各自作为加法器进行运算。当参考信号REF具有比反馈信号FEB晚的相位时，可选择第二数据信号IN2作为有效数据VDATA，并且第一运算电路FAFS1和第二运算电路FAFS2可各自作为减法器进行运算。
如上所述，因为数字环路滤波器20可使用诸如加法器、减法器和寄存器之类的数字电路来实现，而不需要用于数字编码的信号合成块，所以数字环路滤波器20可容易且高速地验证数字锁相环。
在第一运算电路FAFS1和第二运算电路FAFS2中，A[0]和A[1：n]与第一输入信号A相对应，以及B[0：n-1]和B[n]与第二输入信号B相对应。将参考图4描述第一输入信号A和第二输入信号B。可理解，第一输入信号A和第二输入信号B中的比特数相同。此外，VSS可被理解为分别与A[1：n]和B[n]相对应的固定值。
图3是根据实施例的用于描述全数字锁相环中的数字环路滤波器20的操作的流程图。
首先，数字环路滤波器20通过时间-数字转换电路接收第一数据信号IN1和第二数据信号IN2，即，分别与参考信号REF和反馈信号FEB之间的相位差相对应的数字值(S11)。
接下来，数字环路滤波器20通过选择电路21选择有效数据VDATA(S12)。例如，当第一数据信号IN1的值为“0”时，数字环路滤波器20输出第二数据信号IN2作为有效数据VDATA，以及当第一数据信号IN1的值不为“0”时，数字环路滤波器20输出第一数据信号IN1作为有效数据VDATA。
在频率积分路径中，第一运算电路FAFS1将有效数据VDATA的预设比特VDATA[0：n-2]的值与第一寄存器电路REG1的存储值相加或相减，并将第一运算信号FAS1[0：n-1]存储在第一寄存器电路REG1中(S13)。
此外，在比例路径中，当第一运算电路FAFS1的运算终止时，第二运算电路FAFS2接收响应于第二时钟信号CLK2而提供的第一寄存器信号REGS1[0：n-1]，将第一寄存器信号REGS1[0：n-1]和有效数据VDATA的LSB的值相加或相减，并且将第二运算信号FAS2[0：n-1]存储在第二寄存器电路REG2中(S14)。
在第二运算电路FAFS2的运算之后，数字环路滤波器20响应于第三时钟信号CLK3输出控制信号VCON(S15)。
图4是图1和图2所示的运算电路的电路图。
参照图4，响应于选择信号SEL，运算电路可作为加法器或减法器进行运算。
例如，当接收到具有低逻辑电平的选择信号SEL时，运算电路可作为加法器进行运算，用于将第一输入信号A和第二输入信号B相加，并且当接收到具有高逻辑电平的选择信号SEL时，运算电路可作为减法器进行运算，用于将第一输入信号A的反相信号和第二输入信号B相加，即，将第一输入信号A和第二输入信号B相减。
图4中，FA是加法器。A0、A1、A2和A3中的每个与第一输入信号A相对应。B0、B1、B2和B3中的每个与第二输入信号B相对应。S0、S1、S2和S3中的每个与运算电路的输出信号相对应。此外，Cn、C0、C1、C2、C3和C4中的每个与用于控制加法器FA的选择信号SEL的移位信号对应。
图5是根据实施例的全数字锁相环的框图。
参照图5，数字锁相环可包括时间-数字转换电路10、数字环路滤波器20、数控振荡器(DCO)30、除法器40和时钟发生器50。
时间-数字转换电路10可将参考信号REF和反馈信号FEB之间的相位差转换为数字值，并且可将第二数据信号IN2和与数字值相对应的第一数据信号IN1输出到数字环路滤波器20。
当参考信号REF具有比反馈信号FEB早的相位时，时间-数字转换电路10可输出第一数据信号IN1作为数字值，以及当参考信号REF具有比反馈信号FEB晚的相位时，时间-数字转换电路10可输出第二数据信号IN2作为数字值。
数字环路滤波器20可选择第一数据信号IN1和第二数据信号IN2中的一个作为有效数据VDATA，并且可通过对有效数据VDATA和所存储的值进行运算来输出控制信号VCON。
DCO 30可生成振荡信号DCO_OUT，并且可响应于控制信号VCON来控制振荡信号DCO_OUT的频率。
除法器40可通过按预设的分频比N(N是自然数)对振荡信号DCO_OUT进行分频来生成反馈信号FEB，并且可将反馈信号FEB输出到时间-数字转换电路10。分频比N可根据外部装置和采用锁相环的应用之间的协议来确定。
时钟发生器50可接收参考信号REF，并且可通过使用参考信号REF来生成第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3。
时钟发生器50可将第一时钟信号CLK1提供给时间-数字转换电路10，并且可将第二时钟信号CLK2和第三时钟信号CLK3提供给数字环路滤波器20。
响应于第一时钟信号CLK1，时间-数字转换电路10可向数字环路滤波器20输出第一数据信号IN1和第二数据信号IN2。
数字环路滤波器20可响应于第二时钟信号CLK2执行操作，并且可响应于第三时钟信号CLK3向DCO 30提供控制信号VCON。
图6是根据实施例的全数字锁相环的详细框图。
参照图6，数字锁相环可包括时间-数字转换电路10、数字环路滤波器20、DCO 30、除法器40和时钟发生器50。
时间-数字转换电路10可包括第一时间-数字转换电路和第二时间-数字转换电路。第一时间-数字转换电路与图2的第一时间-数字转换电路TDC_P相对应，以及第二时间-数字转换电路与图2的第二时间-数字转换电路TDC_N相对应。
当参考信号REF具有比反馈信号FEB早的相位时，第一时间-数字转换电路可输出第一数据信号IN1作为数字值。当参考信号REF具有比反馈信号FEB晚的相位时，第二时间-数字转换电路可输出第二数据信号IN2作为数字值。
第一时间-数字转换电路可包括正时间-数字转换器TDC_PS 11、第一编码器13和第一寄存器15。
正时间-数字转换器11可将参考信号REF和反馈信号FEB之间的相位差转换为数字值。第一编码器13可将正时间-数字转换器11的数字值转换为二进制数。
第一寄存器15可存储第一编码器13的二进制数，并且可响应于第一时钟信号CLK1输出第一编码器13的二进制数作为第一数据信号IN1。
第二时间-数字转换电路可包括负时间-数字转换器TDC_NS 12、第二编码器14和第二寄存器16。
负时间-数字转换器12可将参考信号REF和反馈信号FEB之间的相位差转换为数字值。第二编码器14可将负时间-数字转换器12的数字值转换为二进制数。
第二寄存器16可存储第二编码器14的二进制数，并且可响应于第一时钟信号CLK1输出第二编码器14的二进制数作为第二数据信号IN2。
数字环路滤波器20可包括选择电路21、第一运算电路FAFS1、第一寄存器电路REG1、第二运算电路FAFS2和第二寄存器电路REG2。
选择电路21可基于第一数据信号IN1的值来选择第一数据信号IN1和第二数据信号IN2中的一个作为有效数据VDATA。
当参考信号REF具有比反馈信号FEB早的相位时，选择电路21可选择第一数据信号IN1作为有效数据VDATA。此外，当参考信号REF具有比反馈信号FEB晚的相位时，选择电路21可选择第二数据信号IN2作为有效数据VDATA。
第一运算电路FAFS1可通过将有效数据VDATA和第一寄存器电路REG1的存储值相加或相减来输出第一运算信号。
第一寄存器电路REG1可存储第一运算信号，并且可响应于第二时钟信号CLK2将第一运算信号作为第一寄存器信号REGS1输出到第二运算电路FAFS2。
第二运算电路FAFS2可通过将有效数据VDATA的LSB的值和第一寄存器电路REG1的输出信号相加或相减来输出第二运算信号。
第二寄存器电路REG2可存储第二运算信号，并且可响应于第三时钟信号CLK3输出第二运算信号作为控制信号VCON。
根据选择第一数据信号IN1还是第二数据信号IN2作为有效数据VDATA，第一运算电路FAFS1和第二运算电路FAFS2可各自作为加法器或减法器进行运算。
当选择第一数据信号IN1作为有效数据VDATA时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为加法器进行运算，以及当选择第二数据信号IN2作为有效数据VDATA时，第一运算电路FAFS1和第二运算电路FAFS2可各自作为减法器进行运算。
DCO 30可响应于控制信号VCON来控制振荡信号DCO_OUT的频率，并且可将振荡信号DCO_OUT提供给除法器40。
除法器40可向时间-数字转换电路10提供通过按预设的分频比N对振荡信号DCO_OUT进行分频而获得的反馈信号FEB。
时钟发生器50可通过使用参考信号REF生成第一时钟信号CLK1、第二时钟信号CLK2和第三时钟信号CLK3，可将第一时钟信号CLK1提供给时间-数字转换电路10，并且可将第二时钟信号CLK2和第三时钟信号CLK3提供给数字环路滤波器20。
时间-数字转换电路10可响应于时钟发生器50的第一时钟信号CLK1，向数字环路滤波器20提供第一数据信号IN1和第二数据信号IN2。
数字环路滤波器20可响应于时钟发生器50的第二时钟信号CLK2执行操作，并且可响应于第三时钟信号CLK3向DCO 30提供控制信号VCON。
图7是根据实施例的用于描述全数字锁相环的操作的流程图。
参照图7，全数字锁相环可分别通过正时间-数字转换器TDC_PS11和负时间-数字转换器TDC_NS 12检测参考信号REF和反馈信号FEB的上升沿，并且可输出与两个上升沿之间的时间差相对应的数字值(S21)。
当参考信号REF具有比反馈信号FEB早的相位时，正时间-数字转换器TDC_PS 11输出与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。当参考信号REF具有比反馈信号FEB晚的相位时，负时间-数字转换器TDC_NS 12输出与参考信号REF和反馈信号FEB之间的相位差相对应的数字值。
接下来，全数字锁相环可分别通过编码器13和14将与相位差相对应的数字值转换为二进制数(S22)。
接下来，响应于在时间-数字转换器11和12以及编码器13和14的操作之后接收到的第一时钟信号CLK1，全数字锁相环可将存储在第一寄存器15和第二寄存器16中的二进制数分别作为第一数据信号IN1和第二数据信号IN2输出到数字环路滤波器20(S23)。
接下来，全数字锁相环可通过选择电路21基于第一数据信号IN1的值来选择第一数据信号IN1和第二数据信号IN2中的一个作为有效数据VDATA(S24)。
接下来，在第二运算电路FAFS2的运算之后，全数字锁相环可响应于第三时钟信号CLK3向DCO 30输出与第二运算电路FAFS2的运算信号相对应的控制信号VCON(S25)。
如上所述，根据实施例，因为数字环路滤波器可使用数字电路来实现，而不需要用于数字编码的信号合成块，所以数字环路滤波器可容易且高速地验证全数字锁相环。

Claims (16)

1.一种全数字锁相环，包括：
时间-数字转换电路，配置为将参考信号和反馈信号之间的相位差转换为数字值，并且输出与所述数字值相对应的第一数据信号和第二数据信号；
数字环路滤波器，配置为选择所述第一数据信号和所述第二数据信号中的一个作为有效数据，并且通过对所述有效数据和第一寄存器信号进行运算来输出控制信号；
数控振荡器，配置为生成振荡信号并响应于所述控制信号控制所述振荡信号的频率；以及
分频器，配置为对所述振荡信号进行分频，并且将所述反馈信号输出到所述时间-数字转换电路。
2.根据权利要求1所述的全数字锁相环，其中，所述时间-数字转换电路：
当所述参考信号具有比所述反馈信号早的相位时，输出所述第一数据信号作为第一数字值，以及
当所述参考信号具有比所述反馈信号晚的相位时，输出所述第二数据信号作为第二数字值。
3.根据权利要求2所述的全数字锁相环，其中，所述时间-数字转换电路包括：
正时间-数字转换器，配置为将所述相位差转换为所述第一数字值；
第一编码器，配置为将所述第一数字值转换为二进制数；以及
第一寄存器，配置为存储所述第一编码器的二进制数并响应于第一时钟信号输出所存储的值作为所述第一数据信号。
4.根据权利要求2所述的全数字锁相环，其中，所述时间-数字转换电路包括：
负时间-数字转换器，配置为将所述相位差转换为所述第二数字值；
第二编码器，配置为将所述第二数字值转换为二进制数；以及
第二寄存器，配置为存储所述第二编码器的二进制数并响应于第一时钟信号输出所存储的值作为所述第二数据信号。
5.根据权利要求1所述的全数字锁相环，其中，所述数字环路滤波器包括：
选择电路，配置为选择所述第一数据信号和所述第二数据信号中的一个作为所述有效数据；
第一运算电路，配置为通过对所述有效数据和所述第一寄存器信号进行运算来输出第一运算信号；
第一寄存器电路，配置为存储所述第一运算信号并响应于第二时钟信号输出所述第一运算信号作为所述第一寄存器信号；
第二运算电路，配置为通过对所述有效数据的至少一个比特的值和所述第一寄存器信号进行运算来输出第二运算信号；以及
第二寄存器电路，配置为存储所述第二运算信号并响应于第三时钟信号输出所述第二运算信号作为所述控制信号。
6.根据权利要求5所述的全数字锁相环，其中，所述第一运算电路和所述第二运算电路：
当所述参考信号具有比所述反馈信号早的相位时，所述第一运算电路和所述第二运算电路各自作为加法器进行运算；以及
当所述参考信号具有比所述反馈信号晚的相位时，所述第一运算电路和所述第二运算电路各自作为减法器进行运算。
7.根据权利要求1所述的全数字锁相环，其中，还包括时钟发生器，所述时钟发生器配置为通过使用所述参考信号生成第一时钟信号、第二时钟信号和第三时钟信号，将所述第一时钟信号输出到所述时间-数字转换电路，以及将所述第二时钟信号和所述第三时钟信号输出到所述数字环路滤波器。
8.根据权利要求7所述的全数字锁相环，其中，所述时间-数字转换电路响应于所述第一时钟信号将所述第一数据信号和所述第二数据信号输出到所述数字环路滤波器。
9.根据权利要求7所述的全数字锁相环，其中，所述数字环路滤波器：
响应于所述第二时钟信号，将第一运算电路的第一运算信号作为所述第一寄存器信号输出到第二运算电路，以及
响应于所述第三时钟信号，将第二运算电路的第二运算信号作为所述控制信号输出到所述数控振荡器。
10.一种全数字锁相环，包括：
时钟发生器，配置为通过使用参考信号生成第一时钟信号、第二时钟信号和第三时钟信号；
第一时间-数字转换电路，配置为当所述参考信号具有比反馈信号早的相位时，响应于所述第一时钟信号输出与第一数字值相对应的第一数据信号；
第二时间-数字转换电路，配置为当所述参考信号具有比所述反馈信号晚的相位时，响应于所述第一时钟信号输出与第二数字值相对应的第二数据信号；
数字环路滤波器，配置为响应于所述第二时钟信号，通过使用所述第一数据信号或所述第二数据信号来执行操作，以及响应于所述第三时钟信号输出运算信号作为控制信号；以及
数控振荡器，配置为响应于所述控制信号，控制振荡信号的频率并输出所述振荡信号。
11.根据权利要求10所述的全数字锁相环，其中，所述第一时间-数字转换电路包括：
正时间-数字转换器，配置为将所述参考信号和所述反馈信号之间的相位差转换为所述第一数字值；
第一编码器，配置为将所述第一数字值转换为二进制数；以及
第一寄存器，配置为存储所述第一编码器的二进制数并响应于所述第一时钟信号输出所存储的二进制数作为所述第一数据信号。
12.根据权利要求10所述的全数字锁相环，其中，所述第二时间-数字转换电路包括：
负时间-数字转换器，配置为将所述参考信号和所述反馈信号之间的相位差转换为所述第二数字值；
第二编码器，配置为将所述第二数字值转换为二进制数；以及
第二寄存器，配置为存储所述第二编码器的二进制数并响应于所述第一时钟信号输出所存储的值作为所述第二数据信号。
13.根据权利要求10所述的全数字锁相环，其中，所述数字环路滤波器包括：
选择电路，配置为选择所述第一数据信号和所述第二数据信号中的一个作为有效数据；
第一运算电路，配置为通过对所述有效数据和第一寄存器信号进行运算来输出第一运算信号；
第一寄存器电路，配置为存储所述第一运算信号并响应于所述第二时钟信号输出所述第一运算信号作为所述第一寄存器信号；
第二运算电路，配置为通过对所述有效数据的至少一个比特的值和所述第一寄存器信号进行运算来输出第二运算信号；以及
第二寄存器电路，配置为存储所述第二运算信号并响应于所述第三时钟信号输出所述第二运算信号作为所述控制信号。
14.根据权利要求13所述的全数字锁相环，其中，当所述参考信号具有比所述反馈信号早的相位时，所述第一运算电路和所述第二运算电路各自作为加法器进行运算。
15.根据权利要求13所述的全数字锁相环，其中，当所述参考信号具有比所述反馈信号晚的相位时，所述第一运算电路和所述第二运算电路各自作为减法器进行运算。
16.根据权利要求10所述的全数字锁相环，还包括分频器，所述分频器配置为对所述振荡信号进行分频，并将所述反馈信号输出到所述第一时间-数字转换电路和所述第二时间-数字转换电路。
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