JP3316873B2 - 変調装置 - Google Patents
変調装置Info
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- JP3316873B2 JP3316873B2 JP14245192A JP14245192A JP3316873B2 JP 3316873 B2 JP3316873 B2 JP 3316873B2 JP 14245192 A JP14245192 A JP 14245192A JP 14245192 A JP14245192 A JP 14245192A JP 3316873 B2 JP3316873 B2 JP 3316873B2
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Description
【０００１】
【産業上の利用分野】本発明は、無線機等の伝送装置に
おける制御信号のＭＳＫ（最小シフトキーイング）変調
を行う変調装置に関するものである。
おける制御信号のＭＳＫ（最小シフトキーイング）変調
を行う変調装置に関するものである。
【０００２】
【従来の技術】従来、この種の変調装置は、Ｄ／Ａ変換
器へ出力する繰返しの間隔において、マイクロプロセッ
サ（以下ＣＰＵという）のマシンサイクル数を一定数と
した変調装置であり、ＣＰＵのマシンサイクル数に基づ
いて一定数を算出し、ＭＳＫ信号の周波数偏差を所定範
囲内に押えていた。
器へ出力する繰返しの間隔において、マイクロプロセッ
サ（以下ＣＰＵという）のマシンサイクル数を一定数と
した変調装置であり、ＣＰＵのマシンサイクル数に基づ
いて一定数を算出し、ＭＳＫ信号の周波数偏差を所定範
囲内に押えていた。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
の変調装置では、ＣＰＵが代わる毎に、その都度ＣＰＵ
のマシンサイクル数から、一定数を算出し、ＭＳＫ信号
の周波数許容偏差を±２００ＰＰＭ及び±１００ＰＰＭ
の範囲に押さえるために、プログラム開発に多くの時間
と労力を要し、コストアップの要因となり、問題があっ
た。
の変調装置では、ＣＰＵが代わる毎に、その都度ＣＰＵ
のマシンサイクル数から、一定数を算出し、ＭＳＫ信号
の周波数許容偏差を±２００ＰＰＭ及び±１００ＰＰＭ
の範囲に押さえるために、プログラム開発に多くの時間
と労力を要し、コストアップの要因となり、問題があっ
た。
【０００４】本発明は、このような従来の問題を解決す
るものであり、使用するＣＰＵが代わった場合でも、プ
ログラム開発の負担を軽減できる優れた変調装置を提供
することを目的とするものである。
るものであり、使用するＣＰＵが代わった場合でも、プ
ログラム開発の負担を軽減できる優れた変調装置を提供
することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＣＰＵにＣＰＵ制御クロック同期シリア
ルポートを結合し、又はＣＰＵ制御クロック同期シリア
ルを内蔵したＣＰＵを利用することにより、クロック同
期シリアルを動作させるクロックを、ＣＰＵ動作クロッ
クを活用する構成とする。
成するために、ＣＰＵにＣＰＵ制御クロック同期シリア
ルポートを結合し、又はＣＰＵ制御クロック同期シリア
ルを内蔵したＣＰＵを利用することにより、クロック同
期シリアルを動作させるクロックを、ＣＰＵ動作クロッ
クを活用する構成とする。
【０００６】
【作用】したがって、本発明によれば、伝送速度１２０
０ＢＰＳのディジタル信号の１単位を２４ビットのビッ
トデータに等分割し、伝送するディジタル信号のデー
タ″１″に対しては１２００Ｈｚ信号に対応し、デー
タ″０″に対しては１８００Ｈｚ信号に対応するビット
データのテーブルを作成し、位相を連続に保ちながら、
２４ビットデータを８ビット単位でクロック同期シリア
ルポートにセットし、２８８００Ｈｚのクロックでフィ
ルタ部へ入力し、ＭＳＫ変調するので、ＣＰＵの種類に
依存することなくＭＳＫ信号の周波数許容偏差を±２０
０ＰＰＭ及び±１００ＰＰＭに押さえることが可能とな
る。
０ＢＰＳのディジタル信号の１単位を２４ビットのビッ
トデータに等分割し、伝送するディジタル信号のデー
タ″１″に対しては１２００Ｈｚ信号に対応し、デー
タ″０″に対しては１８００Ｈｚ信号に対応するビット
データのテーブルを作成し、位相を連続に保ちながら、
２４ビットデータを８ビット単位でクロック同期シリア
ルポートにセットし、２８８００Ｈｚのクロックでフィ
ルタ部へ入力し、ＭＳＫ変調するので、ＣＰＵの種類に
依存することなくＭＳＫ信号の周波数許容偏差を±２０
０ＰＰＭ及び±１００ＰＰＭに押さえることが可能とな
る。
【０００７】
【実施例】以下、本発明の実施例を図を参照して説明す
る。
る。
【０００８】図１は本発明の変調装置の実施例における
概略ブロック図であり、１は同期シリアル内蔵ＣＰＵで
あり、制御手段としてのＣＰＵ１１及び伝送速度１２０
０ＢＰＳ（ビット／秒）のディジタル信号を生成する、
シリアル伝送手段としてのクロック同期シリアルポート
１２を有している。また、２は同期シリアル内蔵ＣＰＵ
１から供給されるディジタル信号の″１″又は″０″
を、１２００Ｈｚ又は１８００ＨｚのＭＳＫ信号に変換
するフィルタ部である。
概略ブロック図であり、１は同期シリアル内蔵ＣＰＵで
あり、制御手段としてのＣＰＵ１１及び伝送速度１２０
０ＢＰＳ（ビット／秒）のディジタル信号を生成する、
シリアル伝送手段としてのクロック同期シリアルポート
１２を有している。また、２は同期シリアル内蔵ＣＰＵ
１から供給されるディジタル信号の″１″又は″０″
を、１２００Ｈｚ又は１８００ＨｚのＭＳＫ信号に変換
するフィルタ部である。
【０００９】次に、図１の構成の動作について、図２な
いし図４を参照して説明する。ＣＰＵ１１は伝送するデ
ィジタル信号の１単位を２４ビットのビットデータに等
分割し、このビットデータの８ビット単位のデータで構
成されるデータテーブルを生成して、メモリ（図示せ
ず）に格納する。そして、伝送すべきディジタル信号に
応じて、このデータテーブルを読み出して８ビット単位
でクロック同期シリアルポート１２に供給する。クロッ
ク同期シリアルポート１２は、この８ビット単位のデー
タに基づいて、１２００ＢＰＳのディジタル信号をフィ
ルタ部２に供給する。
いし図４を参照して説明する。ＣＰＵ１１は伝送するデ
ィジタル信号の１単位を２４ビットのビットデータに等
分割し、このビットデータの８ビット単位のデータで構
成されるデータテーブルを生成して、メモリ（図示せ
ず）に格納する。そして、伝送すべきディジタル信号に
応じて、このデータテーブルを読み出して８ビット単位
でクロック同期シリアルポート１２に供給する。クロッ
ク同期シリアルポート１２は、この８ビット単位のデー
タに基づいて、１２００ＢＰＳのディジタル信号をフィ
ルタ部２に供給する。
【００１０】図２及び図３は１２００ＢＰＳの伝送デー
タの１単位の期間におけるディジタル信号と、ＣＰＵ１
１から供給されるデータテーブルからのビットデータを
示すものである。
タの１単位の期間におけるディジタル信号と、ＣＰＵ１
１から供給されるデータテーブルからのビットデータを
示すものである。
【００１１】図２は伝送するディジタル信号が″１″の
場合を示しており、この図で（ａ）及び（ｄ）は位相が
１８０度異なる１２００Ｈｚのディジタル信号の波形で
あり、（ｂ）及び（ｅ）はそれぞれに対応する２４ビッ
トデータである。（ｃ）及び（ｆ）はこの２４ビットデ
ータの８ビット単位を１６進で示したものである。すな
わち、図２（ａ）のディジタル信号を送出するには、Ｃ
ＰＵ１１は（００H）、（０ＦH）、（ＦＦH）の８ビッ
ト単位のデータを与える。また、図２（ｄ）のディジタ
ル信号を送出するには、ＣＰＵ１１は（ＦＦH）、（Ｆ
０H）、（００H）の８ビット単位のデータを与える。こ
のように、データテーブルは、１８０度異なる位相のＭ
ＳＫ信号の位相に応じて２系統のテーブルで構成し、Ｃ
ＰＵ１１は、ＭＳＫ信号の位相の連続性を保つように、
この２系統の内の１系統のテーブルから、８ビット単位
のデータを選択しつつ、クロック同期シリアルポート１
２に送出する。
場合を示しており、この図で（ａ）及び（ｄ）は位相が
１８０度異なる１２００Ｈｚのディジタル信号の波形で
あり、（ｂ）及び（ｅ）はそれぞれに対応する２４ビッ
トデータである。（ｃ）及び（ｆ）はこの２４ビットデ
ータの８ビット単位を１６進で示したものである。すな
わち、図２（ａ）のディジタル信号を送出するには、Ｃ
ＰＵ１１は（００H）、（０ＦH）、（ＦＦH）の８ビッ
ト単位のデータを与える。また、図２（ｄ）のディジタ
ル信号を送出するには、ＣＰＵ１１は（ＦＦH）、（Ｆ
０H）、（００H）の８ビット単位のデータを与える。こ
のように、データテーブルは、１８０度異なる位相のＭ
ＳＫ信号の位相に応じて２系統のテーブルで構成し、Ｃ
ＰＵ１１は、ＭＳＫ信号の位相の連続性を保つように、
この２系統の内の１系統のテーブルから、８ビット単位
のデータを選択しつつ、クロック同期シリアルポート１
２に送出する。
【００１２】図３は伝送するディジタル信号が″０″の
場合の、１８００Ｈｚの信号波形と２４ビットデータ及
びその１６進数を示すものである。図２の場合と同様
に、ＣＰＵ１１からは、（００H）、（ＦＦH）、（００
H）又は（ＦＦH）、（００H）、（ＦＦH）の８ビット単
位のデータが、位相の連続を保つようにクロック同期シ
リアルポート１２に与えられる。
場合の、１８００Ｈｚの信号波形と２４ビットデータ及
びその１６進数を示すものである。図２の場合と同様
に、ＣＰＵ１１からは、（００H）、（ＦＦH）、（００
H）又は（ＦＦH）、（００H）、（ＦＦH）の８ビット単
位のデータが、位相の連続を保つようにクロック同期シ
リアルポート１２に与えられる。
【００１３】図４は、伝送するディジタル信号が「１０
１１０１０」の場合の、１２００Ｈｚ及び１８００Ｈｚ
の信号波形及びそれに対応する８ビット単位の１６進表
示のデータを示すものである。
１１０１０」の場合の、１２００Ｈｚ及び１８００Ｈｚ
の信号波形及びそれに対応する８ビット単位の１６進表
示のデータを示すものである。
【００１４】このように、ＭＳＫ変調方式に必要なＮＲ
Ｚ信号をソフトウェアで実現することにより、変調装置
のコスト低減を図ることができる。
Ｚ信号をソフトウェアで実現することにより、変調装置
のコスト低減を図ることができる。
【００１５】
【発明の効果】上記実施例より明らかなように、本発明
は、以下に示す効果が得られるものである。
は、以下に示す効果が得られるものである。
【００１６】（１）ＭＳＫ信号の周波数許容偏差を、Ｃ
ＰＵのクロック信号を生成する水晶発振子精度で、所定
範囲内に抑えることができる。
ＰＵのクロック信号を生成する水晶発振子精度で、所定
範囲内に抑えることができる。
【００１７】（２）ＣＰＵが代わった場合でも、その都
度マシンサイクル数から、一定数を算出するプログラム
開発が不要となる。
度マシンサイクル数から、一定数を算出するプログラム
開発が不要となる。
【００１８】（３）ＭＳＫ変調方式に必要なＮＲＺ信号
をソフトウェアで実現できるようになったので、低コス
ト化が図られる。
をソフトウェアで実現できるようになったので、低コス
ト化が図られる。
【図１】本発明の実施例における変調装置の概略ブロッ
ク図
ク図
【図２】図１において生成される１２００Ｈｚのディジ
タル信号及びそれに対応するビットデータを表す図
タル信号及びそれに対応するビットデータを表す図
【図３】図１において生成される１８００Ｈｚのディジ
タル信号及びそれに対応するビットデータを表す図
タル信号及びそれに対応するビットデータを表す図
【図４】図１において生成される伝送データ及びそれに
対応するビットデータのテーブルを示す図
対応するビットデータのテーブルを示す図
１ クロック同期シリアル内蔵マイクロプロセッサ ２ フィルタ部 １１ マイクロプロセッサ １２ クロック同期シリアルポート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 H04L 25/00
Claims (2)
- 【請求項１】 伝送速度が１２００ＢＰＳのＭＳＫ信号
を生成する変調装置であって、 前記ＭＳＫ信号の″１″又は″０″を示すディジタル信
号の単位長を２４ビットのビットデータに等分割する手
段と、前記ビットデータを８ビット単位で構成するデー
タテーブルを生成する手段と、伝送すべき前記ディジタ
ル信号の″１″及び″０″に応じて前記データテーブル
から前記８ビット単位のデータを送出する手段とを備え
たことを特徴とする変調装置。 - 【請求項２】 前記データテーブルは１８０度異なる位
相のＭＳＫ信号の位相に応じて２系統のテーブルで構成
され、前記ＭＳＫ信号の位相の連続性を保つように前記
２系統の内の１のテーブルから前記８ビット単位のデー
タを送出することを特徴とする請求項１記載の変調装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14245192A JP3316873B2 (ja) | 1992-06-03 | 1992-06-03 | 変調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14245192A JP3316873B2 (ja) | 1992-06-03 | 1992-06-03 | 変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05336179A JPH05336179A (ja) | 1993-12-17 |
| JP3316873B2 true JP3316873B2 (ja) | 2002-08-19 |
Family
ID=15315620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14245192A Expired - Fee Related JP3316873B2 (ja) | 1992-06-03 | 1992-06-03 | 変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3316873B2 (ja) |
-
1992
- 1992-06-03 JP JP14245192A patent/JP3316873B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05336179A (ja) | 1993-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |