JP2002208973A

JP2002208973A - ディジタル変調装置

Info

Publication number: JP2002208973A
Application number: JP2001000451A
Authority: JP
Inventors: Seiji Yamadera; 清治山寺
Original assignee: Ueda Japan Radio Co Ltd
Current assignee: Ueda Japan Radio Co Ltd
Priority date: 2001-01-05
Filing date: 2001-01-05
Publication date: 2002-07-26

Abstract

(57)【要約】【課題】マイクロコンピュータの処理によりＭＳＫ変
調等の変調処理を実現する装置において、マイクロコン
ピュータの処理負荷を低減する。【解決手段】論理値“１”に１２００Ｈｚを、論理値
“０”に１８００Ｈｚをそれぞれ割り当てて、１２００
ｂ／ｓの送信データをＭＳＫ変調する場合を考える。デ
ータ変換処理部１４は送信データ“１”をビット列“０
００１１１”又は“１１１０００”に、送信データ
“０”を“１１００１１”又は“００１１００”に変換
し、この変換結果をシフトレジスタ１６にセットする。
シフトレジスタ１６は、セットされたデータをシフトレ
ジスタ駆動クロック発生部１８からの７２００Ｈｚのク
ロックに従ってシフトし、シリアル出力する。この出力
をローパスフィルタ２０で平滑化することにより、所望
のＭＳＫ変調信号が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、送信すべきデータ
をディジタル変調するための装置に関する。

【０００２】

【従来の技術】ディジタル変調方式の一つに、送信すべ
きディジタル信号に従って搬送波の周波数を変化させる
ＦＳＫ（Frequency Shift Keying）変調がある。連続位
相ＦＳＫ（ＣＰＦＳＫ）は、単一の発振器（ＶＣＯな
ど）をディジタルデータに従って周波数変調することで
ＦＳＫ信号を作り出す方式であり、シンボル間で位相が
連続的になり急激な変化がなくなるというメリットがあ
る。ＭＳＫ（Minimum Shift Keying）は、変調指数が
０．５となるように搬送波を選択したＣＰＦＳＫであ
り、直交化したＦＳＫの一種である。

【０００３】従来、ＭＳＫ方式を採用した通信装置とし
ては、ＭＳＫモデム（ＩＣモデム）を内蔵したものが一
般的であったが、このＭＳＫモデムは消費電力が大きい
ため、電池駆動の装置では連続使用期間が短くなってし
まうという問題があった。

【０００４】このような問題を解決しようとする装置と
して、特許第３０８５６１３号に係る装置がある。この
装置は、変調処理をマイクロコンピュータで行うことに
より低消費電力化を図るものであり、送信すべきデータ
のＭＳＫ変調結果と同様のオンオフパターンの信号をマ
イクロコンピュータで生成し、その信号をローパスフィ
ルタで平滑化することで、ＭＳＫ変調された信号を得
る。この従来の装置では、例えば論理値「１」、「０」
に１２００Ｈｚ、１８００Ｈｚをそれぞれ割り当てて１
２００ｂ／ｓの入力データをＭＳＫ変調する場合、マイ
クロコンピュータの出力信号のＨ（ハイ）・Ｌ（ロー）
の切換回数として、論理値「１」には２を、論理値
「０」には３を割り当てる。そして、送信データのビッ
トレート１２００ｂ／ｓに対して、それら切換回数２及
び３の最小公倍数６を乗じて得られる７２００Ｈｚの割
込クロック信号を生成し、論理値「１」の場合はその割
込クロック３回ごとに出力信号のレベルを反転させ、
「０」の場合は割込クロック２回ごとに出力信号のレベ
ルを反転させる。したがって、送信データの１ビット
は、論理値「１」の場合は割込クロック３回分の切換周
期が２回（すなわちＨＬ又はＬＨ）で、論理値「０」の
場合は割込クロック２回分の切換周期が３回（すなわち
ＨＬＨ又はＬＨＬ）で表される。このような出力レベル
の切換のために、この従来技術では、割込クロックのタ
イミングごとに、割込ルーチンを実行して出力レベル切
換のタイミングが到来したかどうかを判定し、切換タイ
ミングが到来した場合に出力レベルを反転させている。

【０００５】

【発明が解決しようとする課題】しかしながら、この従
来装置では、割込クロックごと（上述の例では７２００
Ｈｚ、すなわち１３８μｓごと）に割込ルーチンを実行
する必要があるため、μプロセッサの処理付加が大きく
なり、変調処理だけでマイクロコンピュータの能力のほ
とんどを消費してしまうという問題があった。

【０００６】また、割込ルーチン実行時のレジスタ退避
やアドレス退避などの処理にいくらかの時間がかかるた
め、マイクロコンピュータ出力レベルの切換タイミング
の正確さがあまり高くなく、これが変調結果に悪影響を
与えるおそれがあった。

【０００７】本発明は、このような問題に鑑みなされた
ものであり、マイクロコンピュータの処理負荷が少な
く、しかも正確な変調結果が得られるディジタル変調装
置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、所定のシンボルレートで送信すべき送信
データをディジタル変調するディジタル変調装置であっ
て、前記送信データの各シンボルの値を順に判別し、こ
の判別結果に応じ、当該シンボルの値に対して予め割り
当てられたＭビットのビット列を生成するデータ変換手
段と、前記データ変換手段で生成されたビット列を取得
し、前記所定シンボルレートのＭ倍のレートでシフト動
作してそのビット列をシリアル出力するシフトレジスタ
と、前記シフトレジスタの出力を送信に適した波形に整
形する手段と、を備えるディジタル変調装置を提供す
る。

【０００９】この構成では、送信シンボルを判別するご
とにそれをそのシンボル値に対応したＭビットの列に変
換し、そのビット列をシンボルレートのＭ倍のレートで
動作するシフトレジスタからシリアル出力することによ
り、変換結果のＭビットの列を１送信シンボルと同じ期
間でシリアル出力できる。これをローパスフィルタ等の
波形整形手段により、所望の伝送波形に整形することに
より、所望のディジタル変調結果が得られる。この構成
によれば、クロックにより正確にデータをシフトするシ
フトレジスタのシリアル出力により変調結果を得るの
で、そのシフトクロックと同じ頻度で割込ルーチンを実
行してその出力レベルの切換（即ち変調処理）を行って
いた上記従来装置に比して、変調処理のためのマイクロ
コンピュータの処理負荷を低減することができると共
に、従来装置よりも正確なタイミングの変調結果を得る
ことができる。

【００１０】また、本発明の好適な態様は、前記データ
変換手段において各シンボル値に対応して生成される前
記Ｍビットのビット列は、各シンボル値ごとにそれぞれ
異なるビット数ごとに論理値が反転するＭビットの列で
あり、それら論理値反転周期のビット数はいずれもＭの
約数であることを特徴とする。この態様によれば、ＭＳ
ＫやＦＳＫなどに従って変調結果を得ることができる。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態（以下
実施形態という）について、図面に基づいて説明する。

【００１２】本実施形態では、送信すべきデータのシン
ボル（符号）を、上記従来装置の割込クロックのレート
に対応した複数ビットのビット列に変換し、その割込ク
ロックと同じレートのクロックで駆動されるシフトレジ
スタを用いてその変換結果をシリアル出力することによ
り、上記従来装置の出力のＨ・Ｌ（ハイ・ロー）パター
ンの出力を実現する。

【００１３】例えば、ビットレート１２００ｂ／ｓの送
信データを、１２００Ｈｚと１８００Ｈｚの２つの周波
数を用いて２相ＭＳＫ変調する場合を考える。便宜上前
者を論理値“１”に、後者を“０”に割り当てると、本
実施形態の装置では、送信データ“１”はビット列“０
００１１１”又は“１１１０００”に、送信データ
“０”は“１１００１１”又は“００１１００”にそれ
ぞれ変換される。この変換結果をシフトレジスタにセッ
トし、７２００Ｈｚのクロックに従って（すなわち７２
００ｂ／ｓのレートで）シリアル出力することにより、
上記従来技術のマイクロコンピュータ出力ポートの出力
と同じパターンの出力が得られる。

【００１４】この例を図１を参照して説明する。１２０
０ｂｐｓの送信データのビット論理値に１２００Ｈｚと
１８００Ｈｚを割り当てた場合、（ｃ）に示すように、
１２００Ｈｚの周波数は１シンボル（この場合は１ビッ
ト）期間を２分割してＨＬ又はＬＨと出力レベルを切り
換えることで生成でき、１８００Ｈｚの周波数は１シン
ボル期間を３分割してＨＬＨ又はＬＨＬとレベル切り替
えすることで実現できる。これを本実施形態では、
（ｂ）に示すように、１２００Ｈｚの信号は“１１１０
００”等の６ビットの列で、１８００Ｈｚは“１１００
１１”等の６ビットの列で表現する。ここでの６ビット
は、各ビット値に対応する出力信号パターンの１シンボ
ル期間におけるＨＬの切換回数（すなわち１２００Ｈｚ
（“１”）は２、１８００Ｈｚ（“０”）は３）同士の
最小公倍数である。もちろんこれは最小公倍数に限ら
ず、それら切換回数同士の公倍数であればよい。例えば
６ビットの代わりに１２ビットのビット列に変換する場
合には、例えば論理値“０”は“１１１１００００１１
１１”等と変換することになる。公倍数のビット数で表
現することにより、どの値のシンボルに対応する出力信
号も、同じビット数のビット列で表現できる。このよう
に切換回数同士の公倍数のビット列に変換した結果は、
元の送信データとの同期のために、その送信データのシ
ンボルレートをその公倍数倍したビットレートで出力す
る。この例では、送信データ１ビットを６ビットのデー
タに変換するので、変換結果の出力レートは７２００ｂ
ｐｓとする。

【００１５】したがって、図１の（ａ）に示す送信デー
タが送られてきた場合、本実施形態の装置では、そのデ
ータの各ビットの論理値（より一般的にはシンボル値）
を判別するごとに、（ｂ）に示すように、その値に対応
する６ビットのビット列を生成する。そして、それを１
２００ｂｐｓの６倍の７２００Ｈｚのクロックに従っ
て、シフトレジスタからシリアル出力することにより、
（ｃ）で示すような変調出力が得られる。これをローパ
スフィルタ等で帯域制限することで、ＭＳＫ変調信号が
得られる。

【００１６】次に、図２を参照して、本実施形態のディ
ジタル変調装置の全体構成を説明する。本実施形態の装
置は、マイクロコンピュータ１０によりディジタル変調
を行い、出力をローパスフィルタ２０で平滑化し、ＲＦ
アンプ３０で増幅してアンテナ４０から送信するという
点では、上記従来技術と同様である。本実施形態が従来
技術と異なるのは、マイクロコンピュータ１０における
処理内容である。

【００１７】本実施形態の装置では、送信データ発生部
１２から順次発生する送信すべきデータの各シンボル
を、データ変換処理部１４により上述の原理に従って所
定ビット数のビット列に変換し、その変換結果をシフト
レジスタ１６にセットする。バッファ１５は、データ変
換処理部１４の変換速度とシフトレジスタ１６の出力速
度の差を吸収するためのバッファメモリであり、変換処
理部１４の変換結果はこのバッファ１５に蓄積され、順
次その先頭から読み出されてシフトレジスタ１６にセッ
トされる。

【００１８】シフトレジスタ１６は、パラレル入力シリ
アル出力が可能であり、セットされたデータを、シフト
レジスタ駆動クロック発生部１８から供給されるクロッ
クに従ってシリアル出力する。この出力はマイクロコン
ピュータ１０のシリアル出力ポート１７に接続されたロ
ーパスフィルタ２０に入力される。

【００１９】シフトレジスタ駆動クロック発生部１８
は、マイクロコンピュータ１０のシステムクロックを分
周して、シフトレジスタ１６のシフト駆動用クロック、
及びデータ変換処理部１４からシフトレジスタ１６への
データセット処理のタイミングを示すクロックを生成す
る。

【００２０】シフトレジスタ１６駆動用のクロックの周
波数は、送信データのシンボルレートに対し、それら各
シンボル（符号）に対応する１シンボル期間におけるシ
リアル出力ポート１７のＨ・Ｌレベルの切換回数の公倍
数を乗じたビットレートを実現できる周波数とする。す
なわち、第１のシンボルについての切換回数をｍ、第２
のシンボルについての切換回数をｍとすると、シフトレ
ジスタ１６は、それらｍ、ｎの公倍数をＭとしたとき、
送信データのシンボルレートのＭ倍のビットレートでデ
ータを出力するように駆動される。前述の例では、１２
００ｂ／ｓの送信データの２種類のシンボル（この例で
は１ビット）をそれぞれ切換回数２回と３回の各パター
ンで表し、それら各パターンを最小公倍数の６ビットの
データで表現するので、シフトレジスタ１６のクロック
は１２００×６＝７２００Ｈｚとすればよい。

【００２１】また、シフトレジスタ１６へのデータセッ
トのタイミングを示すクロック（以下「データセット信
号」と呼ぶ）は、そのシフトレジスタ駆動クロックの周
期を、シフトレジスタ１６の段数倍した周期のクロック
である。例えば、シフトレジスタ１６として一般的な８
段のものを用いた場合、駆動クロック発生部１８は、シ
フトレジスタ駆動クロック８回ごとに１つのデータセッ
ト信号パルスを発生させる。このデータセット信号に応
じて、バッファ１５に蓄積されたデータの先頭８ビット
が、シフトレジスタ１６に並列的にセットされる。図３
はこの例のシフトレジスタ１６を模式的に示したもので
ある。この例では、８段のフリップフロップに論理値
“１”に対応する６ビット値と、それに続く論理値
“０”に対応する６ビット値の最初の２ビットがセット
されており、それが７２００Ｈｚのクロックでシフトさ
れ、シリアル出力される。

【００２２】次に、図４を参照して、この実施形態の装
置のデータ変換処理部１４のデータ変換処理の手順を説
明する。図示の手順は、上述の１２００ｂｐｓの送信デ
ータのビットを６ビット列に変換して出力する例につい
てのものである。

【００２３】まず、変換処理部１４は、送信すべきデー
タのうち未処理のものがあるかどうかを判定し（Ｓ１
０）、未処理データがあればその先頭の１ビットを取得
し（Ｓ１２）、その論理値を判定する（Ｓ１４）。その
ビットの論理値が“１”の場合、１つ前のビットの変換
結果（６ビット列）の末尾が“０”かどうかを判別し
（Ｓ１６）、末尾が“０”であれば今回の変換結果とし
て“１１１０００”を選択してバッファ１５の蓄積デー
タの末尾に追加し（Ｓ１８）、末尾が“１”であれば変
換結果として“０００１１１”を選択してバッファ１５
に追加する（Ｓ２０）。また、Ｓ１２で取り出したビッ
トの値が“０”の場合は、１つ前のビットの変換結果末
尾が“０”かどうかを判別し（Ｓ２２）、末尾が“０”
であれば今回の変換結果として“１１００１１”を選択
してバッファ１５に追加し（Ｓ２４）、末尾が“１”で
あれば変換結果として“００１１００”をバッファ１５
に追加する（Ｓ２６）。変換処理部１４は、一連の送信
データの全ビットが変換し終わるまで、このような処理
を繰り返す（Ｓ１０）。このような処理により、図１
（ｂ）に示したような変換結果が得られる。この変換結
果を、７２００Ｈｚのクロックに従ってシリアル出力
し、それをローパスフィルタ２０で平滑化することによ
り、所望のＭＳＫ変調信号が得られる。

【００２４】なお、データ変換処理部１４は、１シンボ
ルの変換を１シンボル周期以内の時間で実行すればよい
が、変換処理は上述のように単純な演算なので問題なく
実行できる。

【００２５】以上、本発明の好適な実施形態を説明し
た。以上の説明から分かるように、本実施形態の装置に
よれば、実質的な変調処理をマイクロコンピュータ１０
で実行できるので、従来装置同様省電力化を実現でき
る。

【００２６】また、本実施形態では、シリアル出力ポー
トの出力レベル切換を、シフトレジスタからのデータの
シリアル出力というハードウエア構成により実現した。
これにより、そのシフトクロックと同じレートで割込ル
ーチンを実行してソフトウエア的に出力レベル切換を行
っていた従来装置よりも、マイクロコンピュータ１０の
変調処理に関する負荷を低減することができる。基本的
には、変調処理に関するマイクロコンピュータ１０の処
理は、図４に例示したようなデータ変換処理と、シフト
レジスタ１６へのデータセット処理だけであり、これら
の処理の頻度は従来装置の割込処理の頻度よりも大幅に
少ないので、マイクロコンピュータ１０の処理能力に大
幅な余裕が生まれ、この余裕分を他の処理に振り向ける
ことが可能になる。また、従来装置では、所望の変換出
力を実現するために、レベルの切換周期の到来や切換回
数を監視する必要があったが、本実施形態では、シンボ
ル値の判定結果に応じてビット列を決定すれば、後は何
ら監視処理を行わなくても、シリアル出力ポート１７か
ら所望の信号が出力される。

【００２７】また、本実施形態では、シリアル出力ポー
ト１７からの出力は、シフトレジスタ駆動クロック発生
部１８のシフトクロックに応じて、ハードウエア的に正
確に制御されるので、出力切換を割込ルーチンで実行し
ていた従来装置よりも遙かに正確な出力信号が得られ
る。

【００２８】なお、通信用のマイクロコンピュータは、
一般にシリアル通信用のシフトレジスタを備えているの
で、本実施形態の装置は、現在の一般的な通信用マイク
ロコンピュータに対してあまり改変を加えずに実現する
ことができる。

【００２９】以上説明した本実施形態のディジタル変調
装置は、無線式エンジン始動装置や無線式キーレスエン
トリー装置などの無線式遠隔制御装置を初めとする、各
種のディジタル通信装置に利用可能である。

【００３０】なお、本実施形態の変調方式は、図４等に
例示した周波数関係以外の周波数を用いたＭＳＫ変調に
も適用可能であることは明らかであろう。更に、本実施
形態の装置は、１シンボル期間におけるＨＬレベルの切
換回数が異なる複数の出力パターンを生成できるので、
ＦＳＫ変調にも利用可能である。

【００３１】また、以上では２相の変調を例に取った
が、多ビットを１シンボルとする多相変調の場合にも、
上記実施形態の方式は容易に適用できる。この場合、デ
ータ変換処理部１４は、シンボルの種類（シンボル値）
ごとに、そのシンボル値に対応する同一ビット数のビッ
ト列に変換すればよく、その場合のビット列のビット数
Ｍは、ｐ種類（ｐは用いるシンボル値の総数）の各シン
ボル値Ｓ₁，Ｓ₂，・・・，Ｓ_pに割り当てたＨＬレベル
の切換回数ｍ₁，ｍ₂，…，ｍ_pの公倍数に定める。ま
た、各シンボル値Ｓ_k（ｋ＝１，２，…，ｐ）に対応す
るビット列は、ｎ_kビット（ｎ_k＝Ｍ／ｍ_k）ずつ論理値
（Ｈ，Ｌ）が反転するＭビットの列である。例えば、デ
ータ変換処理部１４に各シンボル値とそれに対応するＭ
ビット列との対応関係情報を持たせておき、送信データ
の各シンボルを判別するごとに、その対応情報から、変
換すべきＭビットのビット列を求めるようにすればよ
い。

【図面の簡単な説明】

【図１】実施形態における変調方式の原理を説明する
ための図である。

【図２】実施形態のディジタル変調装置の全体構成の
一例を示す図である。

【図３】シフトレジスタの動作を説明するための図で
ある。

【図４】データ変換処理部の処理手順の一例を示すフ
ローチャートである。

【符号の説明】

１０マイクロコンピュータ、１２送信データ発生
部、１４データ変換処理部、１５バッファ、１６
シフトレジスタ、１７シリアル出力ポート、１８シ
フトレジスタ駆動クロック発生部。

Claims

【特許請求の範囲】

【請求項１】所定のシンボルレートで送信すべき送信
データをデジタル変調するディジタル変調装置であっ
て、前記送信データの各シンボルの値を順に判別し、この判
別結果に応じ、当該シンボルの値に対して予め割り当て
られたＭビットのビット列を生成するデータ変換手段
と、前記データ変換手段で生成されたビット列を取得し、前
記所定シンボルレートのＭ倍のレートでシフト動作して
そのビット列をシリアル出力するシフトレジスタと、前記シフトレジスタの出力を送信に適した波形に整形す
る手段と、を備えるディジタル変調装置。
【請求項２】前記データ変換手段において各シンボル
値に対応して生成される前記Ｍビットのビット列は、各
シンボル値ごとにそれぞれ異なるビット数ごとに論理値
が反転するＭビットの列であり、それら論理値反転周期
のビット数はいずれもＭの約数であることを特徴とする
請求項１記載のディジタル変調装置。
【請求項３】前記送信データの１シンボルは１ビット
であり、前記データ変換手段は、それら各ビットを、そ
の論理値に対応するＭビットのビット列に変換すること
を特徴とする請求項１又は２に記載のディジタル変調装
置。
【請求項４】送信すべきデータの各シンボルの値を順
に判別し、この判別結果に応じ、当該シンボルの値に対
して予め割り当てられたＭビットのビット列を生成する
データ変換手段と、前記データ変換手段で生成されたビット列を取得し、前
記送信すべきデータのシンボルレートのＭ倍のレートで
シフト動作してそのビット列をシリアル出力するシフト
レジスタと、を備えるディジタル変調用前処理装置。
【請求項５】請求項１〜４のいずれかに記載の装置を
送信機側に備える無線式遠隔制御装置。