JP2001168720A - ディジタル制御信号の発生装置及び方法 - Google Patents
ディジタル制御信号の発生装置及び方法Info
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- H05B41/26—Circuit arrangements in which the lamp is fed by power derived from dc by means of a converter, e.g. by high-voltage dc
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- H05B41/288—Circuit arrangements in which the lamp is fed by power derived from dc by means of a converter, e.g. by high-voltage dc using static converters with semiconductor devices and specially adapted for lamps without preheating electrodes, e.g. for high-intensity discharge lamps, high-pressure mercury or sodium lamps or low-pressure sodium lamps
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】改善されたディジタル制御信号の発生装置及び
方法を提供する。 【解決手段】発振器１０と、発振器１０の出力端子１１
に接続されたクロック入力端子２２を有しディジタル的
コード化変数の値を記憶する１６ビットデータラッチ２
０と、発振器１０の出力端子１１に接続されたクロック
入力端子３１を有しディジタル的コード化変数の値を記
憶する１６ビットデータラッチ３０と、加算器４０とを
備え、加算器４０の第１データ入力端子４１が１６ビッ
トデータラッチ２０の出力端子２３に、加算器４０の第
２データ入力端子４２が１６ビットデータラッチ３０の
出力端子３３に、加算器４０のデータ出力端子４３が１
６ビットデータラッチ３０のデータ入力端子３２に、加
算器４０の桁上げ出力端子４４がパルスディバイダ５０
に接続される。
方法を提供する。 【解決手段】発振器１０と、発振器１０の出力端子１１
に接続されたクロック入力端子２２を有しディジタル的
コード化変数の値を記憶する１６ビットデータラッチ２
０と、発振器１０の出力端子１１に接続されたクロック
入力端子３１を有しディジタル的コード化変数の値を記
憶する１６ビットデータラッチ３０と、加算器４０とを
備え、加算器４０の第１データ入力端子４１が１６ビッ
トデータラッチ２０の出力端子２３に、加算器４０の第
２データ入力端子４２が１６ビットデータラッチ３０の
出力端子３３に、加算器４０のデータ出力端子４３が１
６ビットデータラッチ３０のデータ入力端子３２に、加
算器４０の桁上げ出力端子４４がパルスディバイダ５０
に接続される。
Description
【０００１】
【発明の属する技術分野】本発明は請求項１に記載され
たディジタル制御信号の発生装置及び請求項７に記載さ
れたディジタル制御信号の発生方法に関する。
たディジタル制御信号の発生装置及び請求項７に記載さ
れたディジタル制御信号の発生方法に関する。
【０００２】特に、本発明は例えば高周波発生器のパル
ス幅変調駆動に適するディジタル制御信号の発生装置に
関する。ここで「高周波発生器」なる用語は特に、例え
ば蛍光ランプ又は高圧放電ランプを高周波点灯するため
のいわゆる電子安定器で使用されるハーフブリッジイン
バータ、フルブリッジインバータ及びプッシュ−プルイ
ンバータである。このようなインバータによって発生さ
れた高周波交流電圧の周波数は例えばマイクロプロセッ
サ及び集積回路を用いてインバータのスイッチングトラ
ンジスタに対してパルス幅変調された駆動信号を発生す
ることによって蛍光ランプの種々の点灯状態に合わせら
れるか又は欧州特許出願公開第０７０８５７９号明細書
によれば周波数変調された交流電流を用いて高圧放電ラ
ンプを点灯するために使用される。マイクロプロセッサ
を用いて当然ディジタル制御信号を発生させることがで
きる。それゆえ、高周波発生器の周波数は非連続的な変
更幅で変えることができる。
ス幅変調駆動に適するディジタル制御信号の発生装置に
関する。ここで「高周波発生器」なる用語は特に、例え
ば蛍光ランプ又は高圧放電ランプを高周波点灯するため
のいわゆる電子安定器で使用されるハーフブリッジイン
バータ、フルブリッジインバータ及びプッシュ−プルイ
ンバータである。このようなインバータによって発生さ
れた高周波交流電圧の周波数は例えばマイクロプロセッ
サ及び集積回路を用いてインバータのスイッチングトラ
ンジスタに対してパルス幅変調された駆動信号を発生す
ることによって蛍光ランプの種々の点灯状態に合わせら
れるか又は欧州特許出願公開第０７０８５７９号明細書
によれば周波数変調された交流電流を用いて高圧放電ラ
ンプを点灯するために使用される。マイクロプロセッサ
を用いて当然ディジタル制御信号を発生させることがで
きる。それゆえ、高周波発生器の周波数は非連続的な変
更幅で変えることができる。
【０００３】
【従来の技術】最少に設定可能な周波数変更は従来の駆
動装置においては高周波発生器の動作周波数によって制
限されていた。以下の例でこのことを詳細に説明する。
動装置においては高周波発生器の動作周波数によって制
限されていた。以下の例でこのことを詳細に説明する。
【０００４】マイクロプロセッサ内に内蔵されたオート
・リロード・タイマを用いて高周波発生器を駆動するこ
とは知られている。このオート・リロード・タイマは主
として、事前設定される周波数を有する発振器によって
駆動され事前設定可能な計数値を与えられる計数機構で
ある。オート・リロード・タイマが計数値Ｎを与えら
れ、計数クロックを事前設定される発振器の周波数をＦ
とすると、このオート・リロード・タイマを用いて、公
式ｆ＝Ｆ／２Ｎによって与えられる動作周波数ｆを発生
することができる。次位の動作周波数は計数値Ｎ−１に
よって達成される。従って、最少周波数変更幅ΔｆはΔ
ｆ＝ｆ／（Ｎ−１）である。Ｎ＝１００及びＦ＝１０Ｍ
Ｈｚの場合、５０ｋＨｚの達成可能な動作周波数と５０
５Ｈｚの最少周波数変更幅とが得られる。これは多数の
用途にとっては、特に、蛍光ランプを高周波点灯し蛍光
ランプの微細に段付けされた調光を可能にしなければな
らない高周波発生器の駆動のためには十分ではない。
・リロード・タイマを用いて高周波発生器を駆動するこ
とは知られている。このオート・リロード・タイマは主
として、事前設定される周波数を有する発振器によって
駆動され事前設定可能な計数値を与えられる計数機構で
ある。オート・リロード・タイマが計数値Ｎを与えら
れ、計数クロックを事前設定される発振器の周波数をＦ
とすると、このオート・リロード・タイマを用いて、公
式ｆ＝Ｆ／２Ｎによって与えられる動作周波数ｆを発生
することができる。次位の動作周波数は計数値Ｎ−１に
よって達成される。従って、最少周波数変更幅ΔｆはΔ
ｆ＝ｆ／（Ｎ−１）である。Ｎ＝１００及びＦ＝１０Ｍ
Ｈｚの場合、５０ｋＨｚの達成可能な動作周波数と５０
５Ｈｚの最少周波数変更幅とが得られる。これは多数の
用途にとっては、特に、蛍光ランプを高周波点灯し蛍光
ランプの微細に段付けされた調光を可能にしなければな
らない高周波発生器の駆動のためには十分ではない。
【０００５】
【発明が解決しようとする課題】本発明の課題は改善さ
れたディジタル制御信号の発生装置を提供することにあ
る。特に本発明による装置は微細に段付けされたパルス
幅変調駆動に適するようにしたい。さらに、本発明の課
題は改善されたディジタル制御信号の発生方法を提供す
ることにある。
れたディジタル制御信号の発生装置を提供することにあ
る。特に本発明による装置は微細に段付けされたパルス
幅変調駆動に適するようにしたい。さらに、本発明の課
題は改善されたディジタル制御信号の発生方法を提供す
ることにある。
【０００６】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１もしくは７に記載された構成によって解決さ
れる。本発明の特に有利な実施態様は従属請求項に記載
されている。
ば請求項１もしくは７に記載された構成によって解決さ
れる。本発明の特に有利な実施態様は従属請求項に記載
されている。
【０００７】本発明によるディジタル制御信号の発生装
置は、ディジタル出力端子を有する発振器と、この発振
器のディジタル出力端子に接続されたクロック入力端
子、データ入力端子及びデータ出力端子を有しディジタ
ル的にコード化された変数の値を記憶する第１の記憶手
段と、発振器のディジタル出力端子に接続されたクロッ
ク入力端子、データ入力端子及びデータ出力端子を有し
ディジタル的にコード化された変数の値を記憶する第２
の記憶手段と、２つのデータ入力端子、データ出力端子
及び桁上げ出力端子を有する加算器とを備え、加算器の
第１データ入力端子が第１の記憶手段のデータ出力端子
に接続され、加算器の第２データ入力端子が第２の記憶
手段のデータ出力端子に接続され、加算器のデータ出力
端子が第２の記憶手段のデータ入力端子に接続され、加
算器の桁上げ出力端子がパルスディバイダに接続されて
いることを特徴とする。
置は、ディジタル出力端子を有する発振器と、この発振
器のディジタル出力端子に接続されたクロック入力端
子、データ入力端子及びデータ出力端子を有しディジタ
ル的にコード化された変数の値を記憶する第１の記憶手
段と、発振器のディジタル出力端子に接続されたクロッ
ク入力端子、データ入力端子及びデータ出力端子を有し
ディジタル的にコード化された変数の値を記憶する第２
の記憶手段と、２つのデータ入力端子、データ出力端子
及び桁上げ出力端子を有する加算器とを備え、加算器の
第１データ入力端子が第１の記憶手段のデータ出力端子
に接続され、加算器の第２データ入力端子が第２の記憶
手段のデータ出力端子に接続され、加算器のデータ出力
端子が第２の記憶手段のデータ入力端子に接続され、加
算器の桁上げ出力端子がパルスディバイダに接続されて
いることを特徴とする。
【０００８】本発明による装置を用いると、かなり微細
に周波数段付けされたディジタル制御信号を発生するこ
とができ、この制御信号によって例えば高周波発生器の
相応する精密なパルス幅変調駆動が可能になる。本発明
による装置を用いて発生された２つの制御信号を有する
最少周波数差は発振器のクロック周波数が事前設定され
る場合には加算器並びに両記憶手段の記憶量もしくはワ
ード幅によってのみ制限される。加算器のレジスタにお
ける追加的な各ビットは２つの隣接する周波数の最少周
波数差もしくは間隔を半分にする。
に周波数段付けされたディジタル制御信号を発生するこ
とができ、この制御信号によって例えば高周波発生器の
相応する精密なパルス幅変調駆動が可能になる。本発明
による装置を用いて発生された２つの制御信号を有する
最少周波数差は発振器のクロック周波数が事前設定され
る場合には加算器並びに両記憶手段の記憶量もしくはワ
ード幅によってのみ制限される。加算器のレジスタにお
ける追加的な各ビットは２つの隣接する周波数の最少周
波数差もしくは間隔を半分にする。
【０００９】本発明による装置が１つの１６ビット加算
器と２つの１６ビットラッチとを備えていると有利であ
る。１６ビット要素を使用すると、周波数を非常に微細
に段付け可能であるディジタル制御信号を発生すること
ができる。発振器のクロック周波数が例えば１０ＭＨｚ
である場合、上記１６ビット要素を用いると約７６．３
Ｈｚ〜４．９９ＭＨｚの周波数範囲の制御信号を発生す
ることができる。最少周波数変更幅は全周波数範囲にお
いて約７６．３Ｈｚである。本発明による装置において
はパルスディバイダとしてＴフリップフロップが使用さ
れる。このＴフリップフロップは桁上げ信号をパルス幅
変調された制御信号に変換するのに特に良く適してい
る。というのは、Ｔフリップフロップの出力状態は桁上
げ信号の辺において（この実施例においては立上がり辺
の生起時に）正確に変わるからである。本発明による装
置をマイクロプロセッサの構成要素として形成すると有
利である。例えば多数の独立した制御パルスを発生する
ために、本発明による複数の装置をマイクロプロセッサ
内に内蔵させることも可能である。この種のマイクロプ
ロセッサが高周波発生器の駆動装置内で使用されると有
利である。本発明による装置が高周波発生器、特にハー
フブリッジインバータ、フルブリッジインバータ及びプ
ッシュ−プルインバータのグループから成る高周波発生
器の周波数制御又はパルス幅変調を行うために使用され
ると有利である。
器と２つの１６ビットラッチとを備えていると有利であ
る。１６ビット要素を使用すると、周波数を非常に微細
に段付け可能であるディジタル制御信号を発生すること
ができる。発振器のクロック周波数が例えば１０ＭＨｚ
である場合、上記１６ビット要素を用いると約７６．３
Ｈｚ〜４．９９ＭＨｚの周波数範囲の制御信号を発生す
ることができる。最少周波数変更幅は全周波数範囲にお
いて約７６．３Ｈｚである。本発明による装置において
はパルスディバイダとしてＴフリップフロップが使用さ
れる。このＴフリップフロップは桁上げ信号をパルス幅
変調された制御信号に変換するのに特に良く適してい
る。というのは、Ｔフリップフロップの出力状態は桁上
げ信号の辺において（この実施例においては立上がり辺
の生起時に）正確に変わるからである。本発明による装
置をマイクロプロセッサの構成要素として形成すると有
利である。例えば多数の独立した制御パルスを発生する
ために、本発明による複数の装置をマイクロプロセッサ
内に内蔵させることも可能である。この種のマイクロプ
ロセッサが高周波発生器の駆動装置内で使用されると有
利である。本発明による装置が高周波発生器、特にハー
フブリッジインバータ、フルブリッジインバータ及びプ
ッシュ−プルインバータのグループから成る高周波発生
器の周波数制御又はパルス幅変調を行うために使用され
ると有利である。
【００１０】本発明によるディジタル制御信号の発生方
法は Ａ）第１の変数の事前設定される値を第１の記憶手段に
記憶するステップと、 Ｂ）第１の記憶手段に記憶された第１の変数の値を第１
の被加数として加算器に供給するステップと、 Ｃ）第２の記憶手段に記憶された第２の変数の瞬時値を
第２の被加数として加算器に供給するステップと、 Ｄ）加算器において第１の被加数と第２の被加数との和
を求めパルスディバイダに桁上げ信号を伝送するステッ
プと、 Ｅ）加算器によって求められた加算の結果を第２の記憶
手段に第２の変数の新しい瞬時値として記憶するステッ
プと、 Ｆ）発振器によって予め定められたサイクルで上記ステ
ップＢ）〜Ｆ）を繰り返すステップと、を有することを
特徴とする。
法は Ａ）第１の変数の事前設定される値を第１の記憶手段に
記憶するステップと、 Ｂ）第１の記憶手段に記憶された第１の変数の値を第１
の被加数として加算器に供給するステップと、 Ｃ）第２の記憶手段に記憶された第２の変数の瞬時値を
第２の被加数として加算器に供給するステップと、 Ｄ）加算器において第１の被加数と第２の被加数との和
を求めパルスディバイダに桁上げ信号を伝送するステッ
プと、 Ｅ）加算器によって求められた加算の結果を第２の記憶
手段に第２の変数の新しい瞬時値として記憶するステッ
プと、 Ｆ）発振器によって予め定められたサイクルで上記ステ
ップＢ）〜Ｆ）を繰り返すステップと、を有することを
特徴とする。
【００１１】上記動作ステップによって、周波数を比較
的小さい変更幅で段付け可能でありパルス幅変調駆動に
使用可能であるディジタル制御信号が発生される。本発
明による方法に基づいて発生されたディジタル制御信号
の周波数は、発振器周波数が事前設定されかつハードウ
エア特性が事前設定される場合、第１の変数の数値の設
定によって決定される。本発明による方法に基づいて発
生されたディジタル制御信号の周波数変更が、第１の記
憶手段に記憶された第１の変数の値を変更しステップ
Ａ）〜Ｆ）を実行することによって生ぜしめられると有
利である。
的小さい変更幅で段付け可能でありパルス幅変調駆動に
使用可能であるディジタル制御信号が発生される。本発
明による方法に基づいて発生されたディジタル制御信号
の周波数は、発振器周波数が事前設定されかつハードウ
エア特性が事前設定される場合、第１の変数の数値の設
定によって決定される。本発明による方法に基づいて発
生されたディジタル制御信号の周波数変更が、第１の記
憶手段に記憶された第１の変数の値を変更しステップ
Ａ）〜Ｆ）を実行することによって生ぜしめられると有
利である。
【００１２】
【発明の実施の形態】以下において本発明を優れた実施
例に基づいて詳細に説明する。
例に基づいて詳細に説明する。
【００１３】図１は本発明による装置の優れた実施例の
概略図を示す。本発明による装置は発振器１０と、第１
の１６ビットデータラッチ２０と、第２の１６ビットデ
ータラッチ３０と、１６ビット加算器４０と、Ｔフリッ
プフロップ５０とを有している。発振器１０のディジタ
ル出力端子１１は第１の１６ビットデータラッチ２０の
クロック入力端子２２と第２の１６ビットデータラッチ
３０のクロック入力端子３１とに接続されている。第１
の１６ビットデータラッチ２０のデータ出力端子２３は
１６ビットデータラインを介して１６ビット加算器４０
の第１データ入力端子４１に接続されている。第２の１
６ビットデータラッチ３０のデータ出力端子３３は１６
ビットデータラインを介して加算器４０の第２データ入
力端子４２に接続されている。１６ビット加算器４０の
データ出力端子４３は第２の１６ビットデータラッチ３
０のデータ入力端子３２に接続されている。１６ビット
加算器４０の桁上げ出力端子４４はＴフリップフロップ
５０の入力端子５１に接続されている。Ｔフリップフロ
ップ５０の出力端子５２は本発明による装置の信号出力
端子５２を形成している。第１の１６ビットデータラッ
チ２０のデータ入力端子２１は本発明による装置の入力
信号端子２１を形成している。この入力信号端子２１は
１６ビットデータラインを介してマイクロプロセッサの
データ入力端子に接続される。
概略図を示す。本発明による装置は発振器１０と、第１
の１６ビットデータラッチ２０と、第２の１６ビットデ
ータラッチ３０と、１６ビット加算器４０と、Ｔフリッ
プフロップ５０とを有している。発振器１０のディジタ
ル出力端子１１は第１の１６ビットデータラッチ２０の
クロック入力端子２２と第２の１６ビットデータラッチ
３０のクロック入力端子３１とに接続されている。第１
の１６ビットデータラッチ２０のデータ出力端子２３は
１６ビットデータラインを介して１６ビット加算器４０
の第１データ入力端子４１に接続されている。第２の１
６ビットデータラッチ３０のデータ出力端子３３は１６
ビットデータラインを介して加算器４０の第２データ入
力端子４２に接続されている。１６ビット加算器４０の
データ出力端子４３は第２の１６ビットデータラッチ３
０のデータ入力端子３２に接続されている。１６ビット
加算器４０の桁上げ出力端子４４はＴフリップフロップ
５０の入力端子５１に接続されている。Ｔフリップフロ
ップ５０の出力端子５２は本発明による装置の信号出力
端子５２を形成している。第１の１６ビットデータラッ
チ２０のデータ入力端子２１は本発明による装置の入力
信号端子２１を形成している。この入力信号端子２１は
１６ビットデータラインを介してマイクロプロセッサの
データ入力端子に接続される。
【００１４】上述の装置をマイクロプロセッサの構成要
素として実施することも可能である。信号出力端子５２
は直接に又は増幅器装置を介して高周波発生器（例え
ば、インバータ）に接続することができる。
素として実施することも可能である。信号出力端子５２
は直接に又は増幅器装置を介して高周波発生器（例え
ば、インバータ）に接続することができる。
【００１５】以下において、図１に示された装置の動作
態様を詳細に説明する。第１の１６ビットデータラッチ
２０はデータ入力端子２１を介して事前設定される値Ｎ
を与えられる。第１の１６ビットデータラッチ２０に記
憶された値Ｎは１６ビット加算器４０の第１データ入力
端子４１に供給され、第１回目の加算のための第１の被
加数として加算器４０に記憶される。第２の１６ビット
データラッチ３０の記憶内容の瞬時値はゼロである。こ
の瞬時値は１６ビット加算器４０の第２データ入力端子
４２に第１回目の加算のための第２の被加数として供給
される。加算器４０で実行された加算の結果は第２の１
６ビットデータラッチ３０に供給され、このデータラッ
チ３０に次回に実行される加算のための新しい瞬時値と
して記憶される。第２回目の加算及びそれ以降の各加算
を実行するために、加算器４０には第１の１６ビットデ
ータラッチ２０に記憶された値Ｎが第１の被加数とし
て、直前に実行された加算の結果と同じである第２の１
６ビットデータラッチ３０の記憶内容の瞬時値が第２の
被加数として供給される。両データラッチ２０，３０の
記憶内容の加算器４０への伝送は発振器１０によって予
め定められたスイッチングサイクルで行われる。発振器
１０はこの優れた実施例においては１０ＭＨｚの周波数
で発振している。これは、加算器４０が０．１μｓの時
間間隔にてその都度の次回の加算のために新しい第１及
び第２の被加数を記憶することを意味している。第１の
被加数は全ての加算においてその値を維持している。第
２の被加数Ｗの値はそれとは逆に常に変化している。こ
の値Ｗはｋ回目の加算に対してはＷ＝（ｋ−１）Ｎモジ
ュロ２16である。所定の回数の加算が行われた後、すな
わち前に実行された加算の結果が値２16＝６５５３６に
到達するか又は上回る場合、加算器４０にはカウンタオ
ーバフローが発生する。加算器４０の各カウンタオーバ
フロー時にその桁上げ出力端子４４が論理状態“１”に
される。カウンタオーバフローが行われない場合、桁上
げ出力端子４４は論理状態“０”を維持するかもしくは
この状態にリセットされる。桁上げ出力端子４４の状態
はＴフリップフロップ５０の入力端子５１によって検知
される。すなわち、カウンタオーバフローが行われない
場合、Ｔフリップフロップ５０の入力端子５１は論理状
態“０”を検知する。ＪＫフリップフロップ５０の出力
端子５２は従ってその瞬時的な出力状態を維持する。そ
れとは逆にカウンタオーバフローが発生すると、Ｔフリ
ップフロップ５０の入力端子５１が論理状態“１”を検
知する。Ｔフリップフロップ５０の出力端子５２は従っ
て他の論理的出力状態に切換えられる。Ｔフリップフロ
ップ５０は桁上げ信号の立上がり辺に反応する。桁上げ
出力端子４４における桁上げ信号の経過及びＴフリップ
フロップ５０の出力端子５２における出力信号の経過は
図２に示されている。このようにして、桁上げ信号はＴ
フリップフロップ５０によって例えばインバータのパル
ス幅変調に使用可能なディジタル信号に変換される。桁
上げパルスの時間間隔はカウンタオーバフローを惹き起
すのに必要である加算回数に関係し、従って値Ｎの設定
によって的確に調整することができる。桁上げパルスの
時間的な連続性によって、Ｔフリップフロップ５０の出
力端子５２における出力信号の周波数が決定される。こ
の装置の出力端子５２における出力信号の平均周波数Ｆ
は次の公式によって算出される。 Ｆ＝０．５ＣＮ／２16 （但し、Ｃは発振器１０のク
ロック周波数） この装置を用いて発生される最低周波数はＮ＝１及びＣ
＝１０ＭＨｚの場合Ｆ＝７６．３Ｈｚであり、最高周波
数はＮ＝６５５３５の場合Ｆ＝４．９９ＭＨｚである。
上記公式に応じて、この装置の出力端子５２における出
力信号の平均周波数Ｆは第１の１６ビットデータラッチ
２０に与えられる値Ｎを適当に選定することによって的
確に設定することができる。出力端子５２における出力
信号の平均周波数Ｆは非連続的な変更幅で値Ｎを相応し
て設定することによって変えられる。値Ｎの設定は例え
ばマイクロプロセッサを用いてプログラム制御されて行
われる。最少に設定可能な周波数変更幅ΔｆはΔｆ＝
０．５Ｃ／２16であり、この実施例においては従って約
７６．３Ｈｚである。上記公式から、加算器４０及び記
憶手段２０，３０での追加的な各ビットを用いて最少周
波数変更幅Δｆのさらなる半分化が達成されることが分
かる。
態様を詳細に説明する。第１の１６ビットデータラッチ
２０はデータ入力端子２１を介して事前設定される値Ｎ
を与えられる。第１の１６ビットデータラッチ２０に記
憶された値Ｎは１６ビット加算器４０の第１データ入力
端子４１に供給され、第１回目の加算のための第１の被
加数として加算器４０に記憶される。第２の１６ビット
データラッチ３０の記憶内容の瞬時値はゼロである。こ
の瞬時値は１６ビット加算器４０の第２データ入力端子
４２に第１回目の加算のための第２の被加数として供給
される。加算器４０で実行された加算の結果は第２の１
６ビットデータラッチ３０に供給され、このデータラッ
チ３０に次回に実行される加算のための新しい瞬時値と
して記憶される。第２回目の加算及びそれ以降の各加算
を実行するために、加算器４０には第１の１６ビットデ
ータラッチ２０に記憶された値Ｎが第１の被加数とし
て、直前に実行された加算の結果と同じである第２の１
６ビットデータラッチ３０の記憶内容の瞬時値が第２の
被加数として供給される。両データラッチ２０，３０の
記憶内容の加算器４０への伝送は発振器１０によって予
め定められたスイッチングサイクルで行われる。発振器
１０はこの優れた実施例においては１０ＭＨｚの周波数
で発振している。これは、加算器４０が０．１μｓの時
間間隔にてその都度の次回の加算のために新しい第１及
び第２の被加数を記憶することを意味している。第１の
被加数は全ての加算においてその値を維持している。第
２の被加数Ｗの値はそれとは逆に常に変化している。こ
の値Ｗはｋ回目の加算に対してはＷ＝（ｋ−１）Ｎモジ
ュロ２16である。所定の回数の加算が行われた後、すな
わち前に実行された加算の結果が値２16＝６５５３６に
到達するか又は上回る場合、加算器４０にはカウンタオ
ーバフローが発生する。加算器４０の各カウンタオーバ
フロー時にその桁上げ出力端子４４が論理状態“１”に
される。カウンタオーバフローが行われない場合、桁上
げ出力端子４４は論理状態“０”を維持するかもしくは
この状態にリセットされる。桁上げ出力端子４４の状態
はＴフリップフロップ５０の入力端子５１によって検知
される。すなわち、カウンタオーバフローが行われない
場合、Ｔフリップフロップ５０の入力端子５１は論理状
態“０”を検知する。ＪＫフリップフロップ５０の出力
端子５２は従ってその瞬時的な出力状態を維持する。そ
れとは逆にカウンタオーバフローが発生すると、Ｔフリ
ップフロップ５０の入力端子５１が論理状態“１”を検
知する。Ｔフリップフロップ５０の出力端子５２は従っ
て他の論理的出力状態に切換えられる。Ｔフリップフロ
ップ５０は桁上げ信号の立上がり辺に反応する。桁上げ
出力端子４４における桁上げ信号の経過及びＴフリップ
フロップ５０の出力端子５２における出力信号の経過は
図２に示されている。このようにして、桁上げ信号はＴ
フリップフロップ５０によって例えばインバータのパル
ス幅変調に使用可能なディジタル信号に変換される。桁
上げパルスの時間間隔はカウンタオーバフローを惹き起
すのに必要である加算回数に関係し、従って値Ｎの設定
によって的確に調整することができる。桁上げパルスの
時間的な連続性によって、Ｔフリップフロップ５０の出
力端子５２における出力信号の周波数が決定される。こ
の装置の出力端子５２における出力信号の平均周波数Ｆ
は次の公式によって算出される。 Ｆ＝０．５ＣＮ／２16 （但し、Ｃは発振器１０のク
ロック周波数） この装置を用いて発生される最低周波数はＮ＝１及びＣ
＝１０ＭＨｚの場合Ｆ＝７６．３Ｈｚであり、最高周波
数はＮ＝６５５３５の場合Ｆ＝４．９９ＭＨｚである。
上記公式に応じて、この装置の出力端子５２における出
力信号の平均周波数Ｆは第１の１６ビットデータラッチ
２０に与えられる値Ｎを適当に選定することによって的
確に設定することができる。出力端子５２における出力
信号の平均周波数Ｆは非連続的な変更幅で値Ｎを相応し
て設定することによって変えられる。値Ｎの設定は例え
ばマイクロプロセッサを用いてプログラム制御されて行
われる。最少に設定可能な周波数変更幅ΔｆはΔｆ＝
０．５Ｃ／２16であり、この実施例においては従って約
７６．３Ｈｚである。上記公式から、加算器４０及び記
憶手段２０，３０での追加的な各ビットを用いて最少周
波数変更幅Δｆのさらなる半分化が達成されることが分
かる。
【００１６】本発明の重要な観点をこの点に関して詳細
に説明する。既に上記において説明したように、第２の
１６ビットデータラッチ３０に記憶されｋ回目の加算を
実行するために使用される第２の被加数の値Ｗは次の公
式 Ｗ＝（ｋ−１）Ｎモジュロ２16 に基づいて算出される。この公式から、第２の被加数の
値Ｗはカウンタオーバフロー後に通常の場合にはゼロに
リセットされないことが分かる。カウンタオーバフロー
の直後に行われる加算は、従って通常（値Ｎが２のべき
乗である場合にのみ例外ケースが発生する）、各カウン
タオーバフロー後に変えられゼロとは異なっている値Ｗ
を有する第２の被加数を用いて実行される。その結果、
次回のカウンタオーバフローを発生させるために加算は
必要ない。それゆえ、図２に概略的に示された桁上げパ
ルスは通常は一定の時間間隔で続かない。２つの連続す
る桁上げパルスの時間間隔は従って加算のために必要な
期間（この実施例においてこの期間は０．１μｓであ
る）だけ変えられる。出力端子５２におけるディジタル
出力信号はこの理由から通常は僅かしかパルス幅変調さ
れない。その点では出力端子５２に発生した出力信号の
周波数Ｆの上記公式を用いると平均値しか与えられな
い。
に説明する。既に上記において説明したように、第２の
１６ビットデータラッチ３０に記憶されｋ回目の加算を
実行するために使用される第２の被加数の値Ｗは次の公
式 Ｗ＝（ｋ−１）Ｎモジュロ２16 に基づいて算出される。この公式から、第２の被加数の
値Ｗはカウンタオーバフロー後に通常の場合にはゼロに
リセットされないことが分かる。カウンタオーバフロー
の直後に行われる加算は、従って通常（値Ｎが２のべき
乗である場合にのみ例外ケースが発生する）、各カウン
タオーバフロー後に変えられゼロとは異なっている値Ｗ
を有する第２の被加数を用いて実行される。その結果、
次回のカウンタオーバフローを発生させるために加算は
必要ない。それゆえ、図２に概略的に示された桁上げパ
ルスは通常は一定の時間間隔で続かない。２つの連続す
る桁上げパルスの時間間隔は従って加算のために必要な
期間（この実施例においてこの期間は０．１μｓであ
る）だけ変えられる。出力端子５２におけるディジタル
出力信号はこの理由から通常は僅かしかパルス幅変調さ
れない。その点では出力端子５２に発生した出力信号の
周波数Ｆの上記公式を用いると平均値しか与えられな
い。
【００１７】上述したこの装置は例えばハーフブリッジ
インバータのスイッチングトランジスタの駆動信号を発
生するために使用することができる。ハーフブリッジイ
ンバータには主として共振コンデンサと共振インダクタ
ンスとから構成された例えば直列共振回路が後置接続さ
れる。共振コンデンサに並列に放電ランプ（例えば蛍光
ランプ又は高圧放電ランプ）が配置される。放電ランプ
はハーフブリッジインバータから２０ｋＨｚ以上の周波
数を持つ高周波交流電圧を与えられる。ランプ電流もし
くはランプ電圧の周波数はハーフブリッジインバータの
交互にスイッチングされるトランジスタのスイッチング
周波数によって決定され、従って上述した本発明による
装置によって直接制御することができる。その際、ハー
フブリッジインバータの両スイッチングトランジスタの
駆動信号を上述した実施例による単一の装置又は独立し
た２つの装置によって発生することが可能である。点灯
される放電ランプが蛍光ランプである場合、値Ｎの適当
な設定及び上記動作ステップＡ）〜Ｆ）の実行によっ
て、ハーフブリッジインバータのトランジスタのスイッ
チング周波数が直列共振回路の共振周波数の近くに置か
れ、蛍光ランプのガス放電の点弧が共振増大法によって
開始される。ガス放電の点弧が行われた後、ハーフブリ
ッジインバータのスイッチング周波数は、値Ｎを変更し
第１の１６ビットデータラッチ２０に記憶された第１の
変数の新しい値Ｎを用いて上記動作ステップＡ）〜Ｆ）
を実行することによって高められる。蛍光ランプの調光
のために、ランプ電流の周波数は値Ｎを変えることによ
って変更することができる。
インバータのスイッチングトランジスタの駆動信号を発
生するために使用することができる。ハーフブリッジイ
ンバータには主として共振コンデンサと共振インダクタ
ンスとから構成された例えば直列共振回路が後置接続さ
れる。共振コンデンサに並列に放電ランプ（例えば蛍光
ランプ又は高圧放電ランプ）が配置される。放電ランプ
はハーフブリッジインバータから２０ｋＨｚ以上の周波
数を持つ高周波交流電圧を与えられる。ランプ電流もし
くはランプ電圧の周波数はハーフブリッジインバータの
交互にスイッチングされるトランジスタのスイッチング
周波数によって決定され、従って上述した本発明による
装置によって直接制御することができる。その際、ハー
フブリッジインバータの両スイッチングトランジスタの
駆動信号を上述した実施例による単一の装置又は独立し
た２つの装置によって発生することが可能である。点灯
される放電ランプが蛍光ランプである場合、値Ｎの適当
な設定及び上記動作ステップＡ）〜Ｆ）の実行によっ
て、ハーフブリッジインバータのトランジスタのスイッ
チング周波数が直列共振回路の共振周波数の近くに置か
れ、蛍光ランプのガス放電の点弧が共振増大法によって
開始される。ガス放電の点弧が行われた後、ハーフブリ
ッジインバータのスイッチング周波数は、値Ｎを変更し
第１の１６ビットデータラッチ２０に記憶された第１の
変数の新しい値Ｎを用いて上記動作ステップＡ）〜Ｆ）
を実行することによって高められる。蛍光ランプの調光
のために、ランプ電流の周波数は値Ｎを変えることによ
って変更することができる。
【００１８】放電ランプが高圧放電ランプである場合、
ハーフブリッジインバータとハーフブリッジインバータ
に対する本発明による駆動装置とによって、例えば欧州
特許出願公開第０７０８５７９号明細書に開示されてい
るように、ランプ交流電流の周波数変調が行われる。ハ
ーフブリッジインバータのトランジスタのスイッチング
周波数、従ってランプ電流周波数は、高圧放電ランプの
放電媒体に音響共振が発生するのを回避するために、値
Ｎをプログラム制御により変更し新しい各値Ｎについて
上記動作ステップＡ）〜Ｆ）を実行することによって変
調される。
ハーフブリッジインバータとハーフブリッジインバータ
に対する本発明による駆動装置とによって、例えば欧州
特許出願公開第０７０８５７９号明細書に開示されてい
るように、ランプ交流電流の周波数変調が行われる。ハ
ーフブリッジインバータのトランジスタのスイッチング
周波数、従ってランプ電流周波数は、高圧放電ランプの
放電媒体に音響共振が発生するのを回避するために、値
Ｎをプログラム制御により変更し新しい各値Ｎについて
上記動作ステップＡ）〜Ｆ）を実行することによって変
調される。
【００１９】本発明は上記において詳細に説明した実施
例に限定されない。例えば、当業者の裁量の範囲内で、
実施例において示された１６ビットデータラッチ及び１
６ビット加算器の代わりに他の適当な記憶手段又は他の
加算器を使用することができる。さらに、１つ又は複数
の本発明による装置をマイクロプロセッサの構成要素と
して実施することもできる。
例に限定されない。例えば、当業者の裁量の範囲内で、
実施例において示された１６ビットデータラッチ及び１
６ビット加算器の代わりに他の適当な記憶手段又は他の
加算器を使用することができる。さらに、１つ又は複数
の本発明による装置をマイクロプロセッサの構成要素と
して実施することもできる。
【図１】本発明による装置のブロック図の概略図
【図２】加算器の桁上げ出力端子とパルスディバイダの
出力端子とに発生されたディジタル信号の概略図
出力端子とに発生されたディジタル信号の概略図
１０ 発振器 ２０ 第１の１６ビットデータラッチ ３０ 第２の１６ビットデータラッチ ４０ 加算器 ５０ Ｔフリップフロップ
フロントページの続き (71)出願人 391045794 パテント−トロイハント−ゲゼルシヤフト フユア エレクトリツシエ グリユーラ ンペン ミツト ベシユレンクテル ハフ ツング ＰＡＴＥＮＴ−ＴＲＥＵＨＡＮＤ−ＧＥＳ ＥＬＬＳＣＨＡＦＴ ＦＵＲ ＥＬＥＫＴ ＲＩＳＣＨＥ ＧＬＵＨＬＡＭＰＥＮ Ｍ ＩＴ ＢＥＳＣＨＲＡＮＫＴＥＲ ＨＡＦ ＴＵＮＧ ドイツ連邦共和国ミユンヘン （番地な し) (72)発明者 オラフ ブッセ ドイツ連邦共和国 80686 ミュンヘン グレーフェルフィンガーシュトラーセ 115
Claims (9)
- 【請求項１】 ディジタル出力端子（１１）を有する発
振器（１０）と、発振器（１０）のディジタル出力端子
（１１）に接続されたクロック入力端子（２２）、デー
タ入力端子（２１）及びデータ出力端子（２３）を有し
ディジタル的にコード化された変数の値を記憶する第１
の記憶手段（２０）と、発振器（１０）のディジタル出
力端子（１１）に接続されたクロック入力端子（３
１）、データ入力端子（３２）及びデータ出力端子（３
３）を有しディジタル的にコード化された変数の値を記
憶する第２の記憶手段（３０）と、２つのデータ入力端
子（４１，４２）、データ出力端子（４３）及び桁上げ
出力端子（４４）を有する加算器（４０）とを備え、加
算器（４０）の第１データ入力端子（４１）が第１の記
憶手段（２０）のデータ出力端子（２３）に接続され、
加算器（４０）の第２データ入力端子（４２）が第２の
記憶手段（３０）のデータ出力端子（３３）に接続さ
れ、加算器（４０）のデータ出力端子（４３）が第２の
記憶手段（３０）のデータ入力端子（３２）に接続さ
れ、加算器（４０）の桁上げ出力端子（４４）がパルス
ディバイダ（５０）に接続されていることを特徴とする
ディジタル制御信号の発生装置。 - 【請求項２】 第１の記憶手段（２０）及び第２の記憶
手段（３０）が１６ビットラッチとして形成され、加算
器（４０）が１６ビット加算器として形成されているこ
とを特徴とする請求項１記載の装置。 - 【請求項３】 パルスディバイダ（５０）がＴフリップ
フロップであることを特徴とする請求項１記載の装置。 - 【請求項４】 請求項１に記載された装置を少なくとも
１つ備えていることを特徴とするマイクロプロセッサ。 - 【請求項５】 請求項４に記載されたマイクロプロセッ
サを備えていることを特徴とする高周波発生器用駆動装
置。 - 【請求項６】 高周波発生器、特にハーフブリッジイン
バータ、フルブリッジインバータ及びプッシュ−プルイ
ンバータのグループから成る高周波発生器の周波数制御
又はパルス幅変調を行うために使用されることを特徴と
する請求項１に記載の装置。 - 【請求項７】 Ａ）第１の変数の事前設定される値を第
１の記憶手段（２０）に記憶するステップと、 Ｂ）第１の記憶手段（２０）に記憶された第１の変数の
値を第１の被加数として加算器（４０）に供給するステ
ップと、 Ｃ）第２の記憶手段（３０）に記憶された第２の変数の
瞬時値を第２の被加数として加算器（４０）に供給する
ステップと、 Ｄ）加算器（４０）において第１の被加数と第２の被加
数との和を求めパルスディバイダ（５０）に桁上げ信号
を伝送するステップと、 Ｅ）加算器（４０）によって求められた加算の結果を第
２の記憶手段（３０）に第２の変数の新しい瞬時値とし
て記憶するステップと、 Ｆ）発振器（１０）によって予め定められたサイクルで
上記ステップＢ）〜Ｆ）を繰り返すステップと、 を有することを特徴とする請求項１に記載された装置を
用いたディジタル制御信号の発生方法。 - 【請求項８】 パルスディバイダ（５０）が桁上げ信号
をパルス幅変調された駆動信号に変換することを特徴と
する請求項７記載の方法。 - 【請求項９】 パルス幅変調された駆動信号の周波数を
変えるために、第１の記憶手段（２０）に記憶された第
１の変数の事前設定される値が変えられ、ステップＡ）
〜Ｆ）が第１の変数の変えられた値を用いて実行される
ことを特徴とする請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19946007A DE19946007C2 (de) | 1999-09-27 | 1999-09-27 | Vorrichtung zur Erzeugung von digitalen Steuersignalen |
| DE19946007.8 | 1999-09-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168720A true JP2001168720A (ja) | 2001-06-22 |
Family
ID=7923290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000290280A Pending JP2001168720A (ja) | 1999-09-27 | 2000-09-25 | ディジタル制御信号の発生装置及び方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6404259B1 (ja) |
| EP (1) | EP1087285A3 (ja) |
| JP (1) | JP2001168720A (ja) |
| CA (1) | CA2320643A1 (ja) |
| DE (1) | DE19946007C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101561372B1 (ko) | 2013-01-07 | 2015-10-16 | 가부시키가이샤 리코 | Ｐｗｍ 신호 생성 회로, 프린터, 및 ｐｗｍ 신호 생성 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1987975A (zh) * | 2005-12-22 | 2007-06-27 | 群康科技(深圳)有限公司 | 液晶显示面板电压调整电路 |
| DE102007002932B4 (de) * | 2007-01-19 | 2012-05-16 | Minebea Co., Ltd. | Pulsweitenmodulator und Verfahren zum Erzeugen eines Pulsweitensteuersignals |
| EP2215490B1 (de) * | 2007-12-07 | 2017-01-11 | General Electric Technology GmbH | Verfahren zur detektion von interlaminaren blechschlüssen im stator-blechpaket von elektromaschinen |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4410954A (en) * | 1980-10-08 | 1983-10-18 | Rockwell International Corporation | Digital frequency synthesizer with random jittering for reducing discrete spectral spurs |
| US4513387A (en) * | 1982-07-13 | 1985-04-23 | Lgz Landis & Gyr Zug Ag | Method and an apparatus for generating periodic digital time function signals |
| US4680479A (en) * | 1985-07-29 | 1987-07-14 | New England Digital Corporation | Method of and apparatus for providing pulse trains whose frequency is variable in small increments and whose period, at each frequency, is substantially constant from pulse to pulse |
| GB2196455A (en) * | 1986-10-20 | 1988-04-27 | Plessey Co Plc | Frequency synthesiser |
| US4991188A (en) * | 1988-12-12 | 1991-02-05 | Ncr Corporation | Digital frequency divider |
| US5088057A (en) * | 1990-04-05 | 1992-02-11 | At&T Bell Laboratories | Rational rate frequency generator |
| US5077519A (en) * | 1990-09-28 | 1991-12-31 | Chrysler Corporation | Pulse period to frequency conversion system |
| JP2545008B2 (ja) * | 1991-11-21 | 1996-10-16 | ソニー・テクトロニクス株式会社 | 可変周波数信号発生方法 |
| DE4303730C1 (de) * | 1993-02-04 | 1994-06-01 | Aeg Westinghouse Transport | Digitaler Pulsbreitenmodulator |
| DE4403732C1 (de) * | 1994-02-07 | 1995-10-12 | Siemens Ag | Schaltungsanordnung zur Erzeugung pulsweiten modulierter Ausgangssignale oder zur Messung vom Impulsflankenabständen von Eingangssignalen |
| DE4437453A1 (de) * | 1994-10-19 | 1996-04-25 | Patent Treuhand Ges Fuer Elektrische Gluehlampen Mbh | Verfahren zum Betrieb einer Entladungslampe und Schaltungsanordnung zum Betrieb einer Entladungslampe |
| US5481230A (en) * | 1994-11-14 | 1996-01-02 | Tektronix, Inc. | Phase modulator having individually placed edges |
| US5673005A (en) * | 1995-08-18 | 1997-09-30 | International Business Machine Corporation | Time standard circuit with delay line oscillator |
| US5867050A (en) * | 1995-12-28 | 1999-02-02 | Ando Electric Co., Ltd. | Timing generator circuit |
| US6003053A (en) * | 1996-11-29 | 1999-12-14 | Matsushita Electric Works, Ltd. | Pulse signal generation circuit and pulse signal generation method |
-
1999
- 1999-09-27 DE DE19946007A patent/DE19946007C2/de not_active Expired - Fee Related
-
2000
- 2000-07-08 EP EP00114745A patent/EP1087285A3/de not_active Ceased
- 2000-09-20 US US09/666,594 patent/US6404259B1/en not_active Expired - Lifetime
- 2000-09-25 JP JP2000290280A patent/JP2001168720A/ja active Pending
- 2000-09-26 CA CA002320643A patent/CA2320643A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101561372B1 (ko) | 2013-01-07 | 2015-10-16 | 가부시키가이샤 리코 | Ｐｗｍ 신호 생성 회로, 프린터, 및 ｐｗｍ 신호 생성 방법 |
Also Published As
| Publication number | Publication date |
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| CA2320643A1 (en) | 2001-03-27 |
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