JP3181396B2 - クロック発生回路 - Google Patents
クロック発生回路Info
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- signal
- clock signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、調歩同期式通信の伝
送速度などを決めるためのクロック信号を発生するクロ
ック発生回路、特に１チップマイクロコントローラ（１
チップマイクロコンピュータ）におけるＣＰＵ周辺機能
として、集積化に適したクロック発生回路に関するもの
である。
送速度などを決めるためのクロック信号を発生するクロ
ック発生回路、特に１チップマイクロコントローラ（１
チップマイクロコンピュータ）におけるＣＰＵ周辺機能
として、集積化に適したクロック発生回路に関するもの
である。
【０００２】
【従来の技術】調歩同期式の直列通信における伝送速度
は、一般に３００、６００、１２００、２４００、９６
００ｂｐｓ（ｂｉｔ ｐｅｒ ｓｅｃｏｎｄ）などが採
用されている。この伝送速度の単位ｂｐｓは、１秒間に
伝送し得るデータのビット数を示すものである。
は、一般に３００、６００、１２００、２４００、９６
００ｂｐｓ（ｂｉｔ ｐｅｒ ｓｅｃｏｎｄ）などが採
用されている。この伝送速度の単位ｂｐｓは、１秒間に
伝送し得るデータのビット数を示すものである。
【０００３】近年、１チップマイクロコントローラは、
調歩同期式直列通信機能を備えたものが開発されてい
る。この調歩同期式直列通信を行なうため、１チップマ
イクロコントローラは、伝送速度に対応する周波数の通
信用クロック信号（例えば、９６００ｂｐｓの伝送速度
の場合は、９６００Ｈｚのクロック信号）を発生するク
ロック発生回路を内蔵する必要がある。
調歩同期式直列通信機能を備えたものが開発されてい
る。この調歩同期式直列通信を行なうため、１チップマ
イクロコントローラは、伝送速度に対応する周波数の通
信用クロック信号（例えば、９６００ｂｐｓの伝送速度
の場合は、９６００Ｈｚのクロック信号）を発生するク
ロック発生回路を内蔵する必要がある。
【０００４】ここで、安定な周波数１０ＭＨｚのＣＰＵ
クロックで高速に動作するマイクロコントローラが高速
伝送９６００ｂｐｓを行なう場合について説明する。こ
の場合、マイクロコントローラは、その内部で、単に１
０ＭＨｚのＣＰＵクロックを１／１０４２の分周比で分
周すれば、周波数精度の高い９６００Ｈｚの通信用クロ
ックを発生させることができる。なお、安定な周波数１
０ＭＨｚのＣＰＵクロックを発生する回路は、１０ＭＨ
ｚの周波数の水晶振動子を使った発振回路により、簡単
に実現することができる。従って、上述の例の如く、伝
送速度より充分高速で安定な周波数のＣＰＵクロックを
発振する発振回路が存在すれば、伝送クロック発生回路
は単純な分周回路で比較的簡単に構成することができ
る。
クロックで高速に動作するマイクロコントローラが高速
伝送９６００ｂｐｓを行なう場合について説明する。こ
の場合、マイクロコントローラは、その内部で、単に１
０ＭＨｚのＣＰＵクロックを１／１０４２の分周比で分
周すれば、周波数精度の高い９６００Ｈｚの通信用クロ
ックを発生させることができる。なお、安定な周波数１
０ＭＨｚのＣＰＵクロックを発生する回路は、１０ＭＨ
ｚの周波数の水晶振動子を使った発振回路により、簡単
に実現することができる。従って、上述の例の如く、伝
送速度より充分高速で安定な周波数のＣＰＵクロックを
発振する発振回路が存在すれば、伝送クロック発生回路
は単純な分周回路で比較的簡単に構成することができ
る。
【０００５】
【発明が解決しようとする課題】低消費電力動作、即ち
低速ＣＰＵクロック動作を行うマイクロコントローラ
が、高速伝送９６００ｂｐｓを行なう場合について説明
する。この場合、低速ＣＰＵクロックとして、例えば、
３２．７６８ＫＨｚの周波数の水晶振動子に接続した発
振回路をＣＰＵクロック発生源として用いたマイクロコ
ントローラは、その内部で単に分周しただけで、９６０
０Ｈｚの通信用クロックを周波数精度良く（例えば、±
１％以内）発生させることは困難である。
低速ＣＰＵクロック動作を行うマイクロコントローラ
が、高速伝送９６００ｂｐｓを行なう場合について説明
する。この場合、低速ＣＰＵクロックとして、例えば、
３２．７６８ＫＨｚの周波数の水晶振動子に接続した発
振回路をＣＰＵクロック発生源として用いたマイクロコ
ントローラは、その内部で単に分周しただけで、９６０
０Ｈｚの通信用クロックを周波数精度良く（例えば、±
１％以内）発生させることは困難である。
【０００６】この解決策として、１つは、低速ＣＰＵク
ロック動作を行なうマイクロコントローラであるにも係
わらず、１０ＭＨｚの周波数の水晶振動子を用いた発振
回路を用い、約３２．７６８ＫＨｚの周波数のＣＰＵク
ロックと９６００Ｈｚの周波数の通信用クロックとを各
々分周して、マイクロコントローラ内部で発生させる方
法がある。この場合は、周波数精度の高いＣＰＵクロッ
ク及び通信用クロックを得ることができるが、消費電力
が非常に大きくなるという欠点がある。具体的には、３
２．７６８ＫＨｚの周波数の水晶振動子を用いたマイク
ロコントローラの消費電力が数μＡであるのに対し、１
０ＭＨｚの水晶振動子を用いたマイクロコントローラの
消費電力が数ｍＡとなる。
ロック動作を行なうマイクロコントローラであるにも係
わらず、１０ＭＨｚの周波数の水晶振動子を用いた発振
回路を用い、約３２．７６８ＫＨｚの周波数のＣＰＵク
ロックと９６００Ｈｚの周波数の通信用クロックとを各
々分周して、マイクロコントローラ内部で発生させる方
法がある。この場合は、周波数精度の高いＣＰＵクロッ
ク及び通信用クロックを得ることができるが、消費電力
が非常に大きくなるという欠点がある。具体的には、３
２．７６８ＫＨｚの周波数の水晶振動子を用いたマイク
ロコントローラの消費電力が数μＡであるのに対し、１
０ＭＨｚの水晶振動子を用いたマイクロコントローラの
消費電力が数ｍＡとなる。
【０００７】また、他の解決策としては、９６００Ｈｚ
の通信用クロックを発生させるために高速の１０ＭＨｚ
水晶振動子による通信用発振回路と、３２．７６８ＫＨ
ｚの水晶振動子によるＣＰＵ用発振回路とをマイクロコ
ントローラに別々に設け、通信動作を行うときのみ、こ
の通信用発振回路を動作させるようにマイクロコントロ
ーラ内のＣＰＵがコントロールする方法がある。この場
合、高価な水晶振動子が２個必要となり、システムのコ
ストアップとなるという欠点がある。
の通信用クロックを発生させるために高速の１０ＭＨｚ
水晶振動子による通信用発振回路と、３２．７６８ＫＨ
ｚの水晶振動子によるＣＰＵ用発振回路とをマイクロコ
ントローラに別々に設け、通信動作を行うときのみ、こ
の通信用発振回路を動作させるようにマイクロコントロ
ーラ内のＣＰＵがコントロールする方法がある。この場
合、高価な水晶振動子が２個必要となり、システムのコ
ストアップとなるという欠点がある。
【０００８】本発明は、以上説明した良い周波数精度を
得るのが困難、消費電力が大きくなる、システムが高価
となるという欠点を同時に解決することを目的とする。
得るのが困難、消費電力が大きくなる、システムが高価
となるという欠点を同時に解決することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、第１のクロッ
ク信号を生成し出力する第１の発振回路と、前記第１の
クロック信号とは周波数の異なる第２のクロック信号を
生成し出力する第２の発振回路と、前記第１のクロック
信号のパルスが所定数出力されるまでの期間に入力され
る第２のクロック信号のパルス数をカウントし、そのカ
ウント値を出力するカウンタと、前記カウンタにリセッ
ト信号を与えるとともに、前記カウント値を受け取り分
周比選択信号を生成し出力する制御手段と、前記分周比
選択信号に応じて前記第２のクロック信号を分周し出力
するプリセッタブル分周回路とを有することを特徴とす
るクロック発生回路であります。
ク信号を生成し出力する第１の発振回路と、前記第１の
クロック信号とは周波数の異なる第２のクロック信号を
生成し出力する第２の発振回路と、前記第１のクロック
信号のパルスが所定数出力されるまでの期間に入力され
る第２のクロック信号のパルス数をカウントし、そのカ
ウント値を出力するカウンタと、前記カウンタにリセッ
ト信号を与えるとともに、前記カウント値を受け取り分
周比選択信号を生成し出力する制御手段と、前記分周比
選択信号に応じて前記第２のクロック信号を分周し出力
するプリセッタブル分周回路とを有することを特徴とす
るクロック発生回路であります。
【００１０】さらに本発明は、目標周波数ｆｘの伝送ク
ロックに近似した周波数ｆｘ′の伝送クロックを生成す
るクロック発生回路において、周波数ｆ０の第１のクロ
ック信号を生成し出力する第１の発振回路と、前記第１
のクロック信号とは異なる周波数ｆ１の第２のクロック
信号を生成し出力する第２の発振回路と、前記第１の発
振回路に接続され、前記第１のクロック信号のパルスを
所定数Ｎ０カウントする期間、第１の論理レベルの信号
を出力する論理手段と、前記第２の発振回路および前記
論理手段に接続され、前記第１の論理レベルの信号を受
信している期間に入力される前記第２のクロック信号の
パルス数をカウントするとともに該カウントしたパルス
数を２進数のカウント値として出力するカウンタと、前
記カウンタから受け取ったカウント値に対してｘビット
（ｘは自然数）シフト処理を施すことにより分周比を求
め出力する制御手段と、前記分周比によって前記第２の
クロック信号を分周し周波数ｆｘ′の伝送クロック信号
を生成するプリセッタブル分周回路とを有することを特
徴とするクロック発生回路であります。
ロックに近似した周波数ｆｘ′の伝送クロックを生成す
るクロック発生回路において、周波数ｆ０の第１のクロ
ック信号を生成し出力する第１の発振回路と、前記第１
のクロック信号とは異なる周波数ｆ１の第２のクロック
信号を生成し出力する第２の発振回路と、前記第１の発
振回路に接続され、前記第１のクロック信号のパルスを
所定数Ｎ０カウントする期間、第１の論理レベルの信号
を出力する論理手段と、前記第２の発振回路および前記
論理手段に接続され、前記第１の論理レベルの信号を受
信している期間に入力される前記第２のクロック信号の
パルス数をカウントするとともに該カウントしたパルス
数を２進数のカウント値として出力するカウンタと、前
記カウンタから受け取ったカウント値に対してｘビット
（ｘは自然数）シフト処理を施すことにより分周比を求
め出力する制御手段と、前記分周比によって前記第２の
クロック信号を分周し周波数ｆｘ′の伝送クロック信号
を生成するプリセッタブル分周回路とを有することを特
徴とするクロック発生回路であります。
【００１１】
【作用】本発明によれば、消費電力を増大させることな
く、かつ高価な水晶振動子を２つ用いることなく、比較
的周波数精度の高い高速通信用クロックを発生させるこ
とができる。また、クロック発生回路の制御回路内にお
ける演算処理を簡素化することができる。
く、かつ高価な水晶振動子を２つ用いることなく、比較
的周波数精度の高い高速通信用クロックを発生させるこ
とができる。また、クロック発生回路の制御回路内にお
ける演算処理を簡素化することができる。
【００１２】
【実施例】図１は、本発明実施例であるクロック発生回
路１００の概略ブロック図である。この本発明に基づく
クロック発生回路１００は、水晶振動子ＸＴの固有振動
周波数に基づいて発振動動作をする発振周波数精度の良
い（安定した周波数のクロックを発生する）一般的な低
速発振回路１０と、例えば、コンデンサＣと抵抗Ｒとで
構成されたＣＲ発振回路等よりなる、発振周波数精度の
悪い（比較的不安定な周波数のクロックを発生する）一
般的な高速発振回路３０とを有している。この水晶振動
子ＸＴの固有振動周波数ｆ0 （例えば、３２．７６８Ｋ
Ｈｚ）によって、低速発振回路１０は、安定な周波数ｆ
0 の低速発振クロック信号φ0 （クロックの周期＝
ｔ0 ）を出力する。一方、高速発振回路は、比較的低い
安定度の発振周波数ｆ1 の高速発振クロック信号φ
1 （クロック周期＝ｔ1 ）を出力するものである。
路１００の概略ブロック図である。この本発明に基づく
クロック発生回路１００は、水晶振動子ＸＴの固有振動
周波数に基づいて発振動動作をする発振周波数精度の良
い（安定した周波数のクロックを発生する）一般的な低
速発振回路１０と、例えば、コンデンサＣと抵抗Ｒとで
構成されたＣＲ発振回路等よりなる、発振周波数精度の
悪い（比較的不安定な周波数のクロックを発生する）一
般的な高速発振回路３０とを有している。この水晶振動
子ＸＴの固有振動周波数ｆ0 （例えば、３２．７６８Ｋ
Ｈｚ）によって、低速発振回路１０は、安定な周波数ｆ
0 の低速発振クロック信号φ0 （クロックの周期＝
ｔ0 ）を出力する。一方、高速発振回路は、比較的低い
安定度の発振周波数ｆ1 の高速発振クロック信号φ
1 （クロック周期＝ｔ1 ）を出力するものである。
【００１３】次に、図２、及び図３のタイムチャートを
参照しつつ、図１に示したクロック発生回路１００の動
作及び構成について詳述する。クロック発生回路１００
の動作を制御するコントローラ６０は、高速伝送を行な
うために、高速発振回路３０を起動させる起動信号ＥＮ
（高論理レベルの時、高速発振回路３０を起動させ、低
論理レベルの時、高速発振回路３０を停止させる。）を
高速発振回路３０へ出力し、この起動信号ＥＮの出力か
ら、一定の期間後、即ち、高速発振回路３０が正常な発
振動作を開始するのに十分な時間経過後に、高論理レベ
ルの１ショット・パルスであるリセット信号ＲＳＴをゲ
ート時間発生回路２０とカウンタ４０とに与える。この
ゲート時間発生回路２０は、図示しないカウンタと論理
回路とで構成されており、そのクロック入力端子２１に
低速発振回路１０からの発振クロック信号φ0 が供給さ
れているものであり、リセット信号ＲＳＴをリセット信
号入力端子２２に受信した後、低速発振クロック信号φ
0 のクロックパルスを所定数回、即ちＮ0 回カウントす
る期間、高論理レベルのゲート信号ＧＡＴＥをカウンタ
４０へ出力するものであり、他の期間は低論理レベルの
ゲート信号ＧＡＴＥを出力する。従って、このゲート信
号ＧＡＴＥが高論理レベルである期間ｔｇは、 ｔｇ＝Ｎ0 ＊ｔ0 ・・・（１） と表わすことができる。
参照しつつ、図１に示したクロック発生回路１００の動
作及び構成について詳述する。クロック発生回路１００
の動作を制御するコントローラ６０は、高速伝送を行な
うために、高速発振回路３０を起動させる起動信号ＥＮ
（高論理レベルの時、高速発振回路３０を起動させ、低
論理レベルの時、高速発振回路３０を停止させる。）を
高速発振回路３０へ出力し、この起動信号ＥＮの出力か
ら、一定の期間後、即ち、高速発振回路３０が正常な発
振動作を開始するのに十分な時間経過後に、高論理レベ
ルの１ショット・パルスであるリセット信号ＲＳＴをゲ
ート時間発生回路２０とカウンタ４０とに与える。この
ゲート時間発生回路２０は、図示しないカウンタと論理
回路とで構成されており、そのクロック入力端子２１に
低速発振回路１０からの発振クロック信号φ0 が供給さ
れているものであり、リセット信号ＲＳＴをリセット信
号入力端子２２に受信した後、低速発振クロック信号φ
0 のクロックパルスを所定数回、即ちＮ0 回カウントす
る期間、高論理レベルのゲート信号ＧＡＴＥをカウンタ
４０へ出力するものであり、他の期間は低論理レベルの
ゲート信号ＧＡＴＥを出力する。従って、このゲート信
号ＧＡＴＥが高論理レベルである期間ｔｇは、 ｔｇ＝Ｎ0 ＊ｔ0 ・・・（１） と表わすことができる。
【００１４】また、カウンタ４０は、リセット信号ＲＳ
Ｔをリセット信号入力端子４４に受信すると、カウンタ
値が０にリセットされ、ゲート信号入力端子４２に高論
理レベルのゲート信号ＧＡＴＥが入力される期間、クロ
ック入力端子４１に入力する高速発振クロックφ1 のク
ロックパルスの数をカウントし、低論理レベルのゲート
信号ＧＡＴＥが入力されるとカウント動作を停止する。
従って、リセット信号ＲＳＴを受信した後、ゲート信号
ＧＡＴＥが高論理レベルである期間ｔｇに、カウンタ４
０のカウント値がＮ1 となったとすると、 ｔｇ＝Ｎ1 ＊ｔ1 ・・・（２） と表わすことができる。上記（１）式と（２）式を整理
すると、 Ｎ0 ＊ｔ0 ＝Ｎ1 ＊ｔ1 ・・・（３） であり、ｆ0 ＝１／ｔ0 ，ｆ1 ＝１／ｔ1 であるので、
高速発振回路の発振周波数ｆ1 は、次式で表わされる。
Ｔをリセット信号入力端子４４に受信すると、カウンタ
値が０にリセットされ、ゲート信号入力端子４２に高論
理レベルのゲート信号ＧＡＴＥが入力される期間、クロ
ック入力端子４１に入力する高速発振クロックφ1 のク
ロックパルスの数をカウントし、低論理レベルのゲート
信号ＧＡＴＥが入力されるとカウント動作を停止する。
従って、リセット信号ＲＳＴを受信した後、ゲート信号
ＧＡＴＥが高論理レベルである期間ｔｇに、カウンタ４
０のカウント値がＮ1 となったとすると、 ｔｇ＝Ｎ1 ＊ｔ1 ・・・（２） と表わすことができる。上記（１）式と（２）式を整理
すると、 Ｎ0 ＊ｔ0 ＝Ｎ1 ＊ｔ1 ・・・（３） であり、ｆ0 ＝１／ｔ0 ，ｆ1 ＝１／ｔ1 であるので、
高速発振回路の発振周波数ｆ1 は、次式で表わされる。
【００１５】
【数１】
【００１６】即ち、高速発振回路３０の発振周波数ｆ1
が未知であったとしても、低速発振クロックφ0 の発振
周波数ｆ0 と、ゲート信号ＧＡＴＥが高論理レベルであ
る期間ｔｇを定めるカウント値Ｎ0 と、期間ｔｇ間に入
力された高速発振クロックφ1のパルス数のカウント値
Ｎ1 より、発振周波数ｆ1 を求めることができる。
が未知であったとしても、低速発振クロックφ0 の発振
周波数ｆ0 と、ゲート信号ＧＡＴＥが高論理レベルであ
る期間ｔｇを定めるカウント値Ｎ0 と、期間ｔｇ間に入
力された高速発振クロックφ1のパルス数のカウント値
Ｎ1 より、発振周波数ｆ1 を求めることができる。
【００１７】コントローラ６０は、あらかじめ決められ
ている低速発振回路１０の発振周波数ｆ0 とカウント値
Ｎ0 と、カウンタ４０からのｎビットのカウント値信号
ＱＡによって与えられるカウント値Ｎ1 とから、ｆ1 を
算出する。さらに、コントローラ６０は、目標とする高
速伝送用クロックφｘのクロック周波数ｆｘ（例えば、
９６００Ｈｚ）と高速発振クロックφ1 のクロック周波
数ｆ1 との比Ｎ2 を次式（５）により算出する。
ている低速発振回路１０の発振周波数ｆ0 とカウント値
Ｎ0 と、カウンタ４０からのｎビットのカウント値信号
ＱＡによって与えられるカウント値Ｎ1 とから、ｆ1 を
算出する。さらに、コントローラ６０は、目標とする高
速伝送用クロックφｘのクロック周波数ｆｘ（例えば、
９６００Ｈｚ）と高速発振クロックφ1 のクロック周波
数ｆ1 との比Ｎ2 を次式（５）により算出する。
【００１８】
【数２】
【００１９】コントローラ６０は、この得られた比Ｎ2
をｍビットの分周比信号ＱＢにより、プリセッタブル分
周回路５０に与える。
をｍビットの分周比信号ＱＢにより、プリセッタブル分
周回路５０に与える。
【００２０】プリセッタブル分周回路５０は、ｍビット
分周比入力端子５２に分周比信号ＱＢにより分周比Ｎ2
が与えられ、かつロード制御入力端子５３に高論理レベ
ルのワンショットパルスであるロード信号ＬＯＡＤがコ
ントローラ６０より与えられると、以後クロック入力端
子５１に入力される高速発振クロック信号φ1 を１／Ｎ
2 で分周した信号を目標とする高速伝送クロック信号φ
ｘに近似した高速伝送クロック信号φｘ′として出力す
る。
分周比入力端子５２に分周比信号ＱＢにより分周比Ｎ2
が与えられ、かつロード制御入力端子５３に高論理レベ
ルのワンショットパルスであるロード信号ＬＯＡＤがコ
ントローラ６０より与えられると、以後クロック入力端
子５１に入力される高速発振クロック信号φ1 を１／Ｎ
2 で分周した信号を目標とする高速伝送クロック信号φ
ｘに近似した高速伝送クロック信号φｘ′として出力す
る。
【００２１】図３は、コントローラ６０が与える分周比
信号ＱＢ及びロード信号ＬＯＡＤと、高速伝送クロック
信号φｘ′との関係を示したタイミングチャートであ
る。図３において、プリセッタブル分周回路５０に、分
周比信号ＱＢにより分周比Ｎ2が与えられ、かつロード
信号ＬＯＡＤが与えられた後の高速発振クロック信号φ
ｘ′の周波数ｆｘ′は、
信号ＱＢ及びロード信号ＬＯＡＤと、高速伝送クロック
信号φｘ′との関係を示したタイミングチャートであ
る。図３において、プリセッタブル分周回路５０に、分
周比信号ＱＢにより分周比Ｎ2が与えられ、かつロード
信号ＬＯＡＤが与えられた後の高速発振クロック信号φ
ｘ′の周波数ｆｘ′は、
【００２２】
【数３】
【００２３】この高速発振クロック信号φｘ′は、プリ
セッタブル分周回路５０から調歩同期通信ポート７０に
供給され、所定の伝送速度を実現するための基準クロッ
クとして使われる。
セッタブル分周回路５０から調歩同期通信ポート７０に
供給され、所定の伝送速度を実現するための基準クロッ
クとして使われる。
【００２４】以上説明したコントローラ６０の動作を、
図４を用いて説明する。ステップ４０１は、高速発振回
路３０を起動させる高論理レベル（Ｈレベル）の起動信
号ＥＮを出力する工程であり、ステップ４０２は、ゲー
ト時間発生回路２０とカウンタ４０とにリセット信号Ｒ
ＳＴを出力する工程であり、ステップ４０３はカウンタ
４０がカウント動作をしている期間、即ちリセット信号
ＲＳＴ発生後期間ｔｇが経過するまで待機する工程であ
り、期間ｔｇ経過後のステップ４０４は、カウンタ４０
が出力するカウント値信号ＱＡを受信し、カウント値Ｎ
1 を取り込む工程であり、以上のステップ４０１ないし
ステップ４０４は、図２のタイミングチャートを参照す
ることにより、より良く理解できるものである。
図４を用いて説明する。ステップ４０１は、高速発振回
路３０を起動させる高論理レベル（Ｈレベル）の起動信
号ＥＮを出力する工程であり、ステップ４０２は、ゲー
ト時間発生回路２０とカウンタ４０とにリセット信号Ｒ
ＳＴを出力する工程であり、ステップ４０３はカウンタ
４０がカウント動作をしている期間、即ちリセット信号
ＲＳＴ発生後期間ｔｇが経過するまで待機する工程であ
り、期間ｔｇ経過後のステップ４０４は、カウンタ４０
が出力するカウント値信号ＱＡを受信し、カウント値Ｎ
1 を取り込む工程であり、以上のステップ４０１ないし
ステップ４０４は、図２のタイミングチャートを参照す
ることにより、より良く理解できるものである。
【００２５】次に、ステップ４０５は、マイクロコント
ローラ６０中での分周比Ｎ2 の演算処理であり、後で詳
細に説明する。
ローラ６０中での分周比Ｎ2 の演算処理であり、後で詳
細に説明する。
【００２６】さらに、ステップ４０６は、演算処理の結
果得られた分周比Ｎ2 をプリセッタブル分周回路５０へ
分周比信号ＱＢとして出力する工程であり、ステップ４
０７は、分周比信号ＱＢを取り込むタイミングを指示す
るロード信号ＬＯＡＤをプリセッタブル分周回路５０へ
出力する工程であり、両ステップ４０６及び４０７は、
図３のタイミングチャートからも理解できるものであ
る。
果得られた分周比Ｎ2 をプリセッタブル分周回路５０へ
分周比信号ＱＢとして出力する工程であり、ステップ４
０７は、分周比信号ＱＢを取り込むタイミングを指示す
るロード信号ＬＯＡＤをプリセッタブル分周回路５０へ
出力する工程であり、両ステップ４０６及び４０７は、
図３のタイミングチャートからも理解できるものであ
る。
【００２７】ここで、本発明実施例のさらなる特徴の１
つであるステップ４０５における演算処理について以上
詳細に説明する。本発明実施例の特徴は、ステップ４０
５における演算処理を簡易化するためにＮ0 値を決める
点にある。簡易化の目的は、ステップ４０５における演
算処理、即ち、
つであるステップ４０５における演算処理について以上
詳細に説明する。本発明実施例の特徴は、ステップ４０
５における演算処理を簡易化するためにＮ0 値を決める
点にある。簡易化の目的は、ステップ４０５における演
算処理、即ち、
【００２８】
【数４】
【００２９】の演算処理の中から、割り算をとり除くこ
とにある。なぜなら、ＣＰＵ処理の中で割り算を行うと
すると、例えば４ビットＣＰＵ、命令語長８ビットで１
２ビットデータ長の割り算に必要な命令ステップ数は、
５０〜８０ステップと非常に大きく、１チップマイクロ
コントローラとして考えると、プログラムが格納される
ＲＯＭの領域に占めるこのプログラムの領域が無視し得
ない大きなものになってしまい、ＲＯＭの自由に使える
領域を制限してしまいかねないからである。
とにある。なぜなら、ＣＰＵ処理の中で割り算を行うと
すると、例えば４ビットＣＰＵ、命令語長８ビットで１
２ビットデータ長の割り算に必要な命令ステップ数は、
５０〜８０ステップと非常に大きく、１チップマイクロ
コントローラとして考えると、プログラムが格納される
ＲＯＭの領域に占めるこのプログラムの領域が無視し得
ない大きなものになってしまい、ＲＯＭの自由に使える
領域を制限してしまいかねないからである。
【００３０】そこで、ステップ４０５の処理、即ち７）
式の演算を簡易化するために、ゲート時間ｔｇを決める
Ｎ0 とｆ0 をある特定な値にする。まず、（７）式を変
形して、次式を得る。
式の演算を簡易化するために、ゲート時間ｔｇを決める
Ｎ0 とｆ0 をある特定な値にする。まず、（７）式を変
形して、次式を得る。
【００３１】
【数５】
【００３２】次に、（８）式の分母を２のべき乗の整数
にする。即ち、
にする。即ち、
【００３３】
【数６】 Ｎ0 ・ｆｘ／ｆ0 ＝２x ・・・（９）
【００３４】ここでｘは正の整数である。この式を、Ｎ
0 について表わすと次式になる。
0 について表わすと次式になる。
【００３５】
【数７】
【００３６】例えば、ｆ0 ＝３２７６８（Ｈｚ），ｆｘ
＝９６００（Ｈｚ），ｘ＝７とすると、 Ｎ0 ≒４３６．９ となりこれを整数化して、 Ｎ0 ＝４３７ とする。これによって、ゲート時間ｔｇ及び、Ｎ1 は次
のようになる。
＝９６００（Ｈｚ），ｘ＝７とすると、 Ｎ0 ≒４３６．９ となりこれを整数化して、 Ｎ0 ＝４３７ とする。これによって、ゲート時間ｔｇ及び、Ｎ1 は次
のようになる。
【００３７】
【数８】
【００３８】即ち、Ｎ0 ，ｆ0 ，ｆｘを以上のようにし
て設定すると（８）式は、
て設定すると（８）式は、
【００３９】
【数９】
【００４０】となり、求めるＮ2 はＮ1 を２x で割った
数になる。ある数Ｎ1 を２のべき乗で割るのは次の方法
によって行うことができる。
数になる。ある数Ｎ1 を２のべき乗で割るのは次の方法
によって行うことができる。
【００４１】Ｎ1 の２進数表現は、Ｎ1 をｎビットの２
進数とすると、 Ｎ1 ＝ａ0 ・２0 ＋ａ1 ・２1 ＋ａ2 ・２2 ＋ａ3 ・２
3 ＋……＋ａ(n-1) ・２(n-1) （ａ0 ，ａ1 ，ａ2 ，ａ3 ，……，ａ(n-1) ：０か１の
数）で表わされる。これを２x で割ると
進数とすると、 Ｎ1 ＝ａ0 ・２0 ＋ａ1 ・２1 ＋ａ2 ・２2 ＋ａ3 ・２
3 ＋……＋ａ(n-1) ・２(n-1) （ａ0 ，ａ1 ，ａ2 ，ａ3 ，……，ａ(n-1) ：０か１の
数）で表わされる。これを２x で割ると
【００４２】
【数１０】
【００４３】となり、これを整数にするために２0 以上
の項以外を切り捨て、それをＮ2 とすると、Ｎ2 は次の
ように表わされる。
の項以外を切り捨て、それをＮ2 とすると、Ｎ2 は次の
ように表わされる。
【００４４】Ｎ2 ＝ａx ・２0 ＋ａ(x+1) ・２1 ＋……
＋ａ(n-1) ・２(n-1-x) 即ち、Ｎ2 は、Ｎ1 の２進数表現のｘ桁目以上をとった
ものであり、図５に示すようにＮ1 の２進数表現のビッ
ト並びを右に最下位桁がくるように並べると、Ｎ2 はＮ
1 を右へｘビットシフトし、シフトした結果最下位桁よ
り右にシフトした桁を全て切り捨てたものである。
＋ａ(n-1) ・２(n-1-x) 即ち、Ｎ2 は、Ｎ1 の２進数表現のｘ桁目以上をとった
ものであり、図５に示すようにＮ1 の２進数表現のビッ
ト並びを右に最下位桁がくるように並べると、Ｎ2 はＮ
1 を右へｘビットシフトし、シフトした結果最下位桁よ
り右にシフトした桁を全て切り捨てたものである。
【００４５】このシフト処理が、２のべき乗による割り
算と等価であるので、図４におけるステップ４０５の割
算処理を単純なシフト処理だけで行うことを可能にす
る。この処理に要するプログラムステップ数は、ｘ＝７
であれば、１０ステップ前後におさめることができる。
このようにすれば、例えば、未知のｆ1 が１ＭＨｚだっ
たとすると、ｆ0 ＝３２７６８（Ｈｚ），Ｎ0 ＝４３７
として、（１１）式よりＮ1 を求めると、
算と等価であるので、図４におけるステップ４０５の割
算処理を単純なシフト処理だけで行うことを可能にす
る。この処理に要するプログラムステップ数は、ｘ＝７
であれば、１０ステップ前後におさめることができる。
このようにすれば、例えば、未知のｆ1 が１ＭＨｚだっ
たとすると、ｆ0 ＝３２７６８（Ｈｚ），Ｎ0 ＝４３７
として、（１１）式よりＮ1 を求めると、
【００４６】
【数１１】
【００４７】ｘ＝７だから（１２）式より、
【００４８】
【数１２】
【００４９】となり、この結果φ1 を１／Ｎ2 分周して
得られるφｘ′の周波数ｆｘ′は、（６）式より次のよ
うになる
得られるφｘ′の周波数ｆｘ′は、（６）式より次のよ
うになる
【００５０】
【数１３】
【００５１】この周波数は、理想値９６００Ｈｚに比べ
０．１６％大き目だが実用上、問題のない周波数であ
る。なお、ｆｘ′の精度は、ｆ1 を大きくする程良くな
る。
０．１６％大き目だが実用上、問題のない周波数であ
る。なお、ｆｘ′の精度は、ｆ1 を大きくする程良くな
る。
【００５２】以上が本発明の実施例の説明で、目標とな
る伝送用クロックの周波数ｆｘが９６００Ｈｚの場合に
ついて説明したが、このことに限らず、一定値であれ
ば、本発明は適用できるものであり、その周波数に応じ
たＮ0 値、あるいは、ｆ0 値を１０）式に基づいて定め
れば良いものである。
る伝送用クロックの周波数ｆｘが９６００Ｈｚの場合に
ついて説明したが、このことに限らず、一定値であれ
ば、本発明は適用できるものであり、その周波数に応じ
たＮ0 値、あるいは、ｆ0 値を１０）式に基づいて定め
れば良いものである。
【００５３】尚、図１において、カウンタ４０と、プリ
セッタブル分周回路５０を別な回路として示したがこれ
ら２つのカウント機能は、同時に動作させる必要がない
ため、これら２つの機能をコントローラ６０からの指定
で切り換えられるプログラマブルカウンタとして１ブロ
ック化することも可能である。
セッタブル分周回路５０を別な回路として示したがこれ
ら２つのカウント機能は、同時に動作させる必要がない
ため、これら２つの機能をコントローラ６０からの指定
で切り換えられるプログラマブルカウンタとして１ブロ
ック化することも可能である。
【００５４】また図１における高速発振回路の実施例と
して図６に示すＣＲ発振回路が考えられる。図６におい
てＣはコンデンサ、Ｒは抵抗、Ｇ１はＮＡＮＤゲート、
Ｇ２〜Ｇ４はインバータ回路でありＧ１の１入力端子に
は、ＥＮ信号が入力され、Ｇ４の出力端子は、高速発振
クロックφ1 につながる。この回路の動作は、ＥＮ＝
“Ｌ”レベルのときには、Ｇ１の出力信号レベルが
“Ｈ”に固定されるため、φ1 は“Ｌ”レベルに固定さ
れこの高速発振回路は停止状態となり、ＥＮ＝“Ｈ”レ
ベルのときにはおよそＣとＲの時定数の２倍の周期で発
振する発振状態となる。この回路全体はＣＭＯＳ ＩＣ
の中には容易に内蔵可能なものであり、外付けに１０Ｍ
Ｈｚの水晶振動子をつなぐような発振回路に比べると、
非常に安価に実現できる発振回路である。
して図６に示すＣＲ発振回路が考えられる。図６におい
てＣはコンデンサ、Ｒは抵抗、Ｇ１はＮＡＮＤゲート、
Ｇ２〜Ｇ４はインバータ回路でありＧ１の１入力端子に
は、ＥＮ信号が入力され、Ｇ４の出力端子は、高速発振
クロックφ1 につながる。この回路の動作は、ＥＮ＝
“Ｌ”レベルのときには、Ｇ１の出力信号レベルが
“Ｈ”に固定されるため、φ1 は“Ｌ”レベルに固定さ
れこの高速発振回路は停止状態となり、ＥＮ＝“Ｈ”レ
ベルのときにはおよそＣとＲの時定数の２倍の周期で発
振する発振状態となる。この回路全体はＣＭＯＳ ＩＣ
の中には容易に内蔵可能なものであり、外付けに１０Ｍ
Ｈｚの水晶振動子をつなぐような発振回路に比べると、
非常に安価に実現できる発振回路である。
【００５５】また、図１のゲート時間発生回路２０は、
実施例中カウンタと論理回路とで構成されていると説明
したが、ソフトウェアで構成することも当業者であれば
可能である。
実施例中カウンタと論理回路とで構成されていると説明
したが、ソフトウェアで構成することも当業者であれば
可能である。
【００５６】以上詳細に説明したようにこの発明によれ
ば、目標となる周波数のクロックを発生させるために、
時間の基準となる発振周波数精度の良い低周波発振回路
と、その発振クロックに基づいて、発振周波数精度が悪
くてもよい従って安価にできる高周波発振回路の発振周
波数を求め、その周波数に応じて、高周波発振クロック
から、目的となる周波数のクロックを発生させるための
分周比を算出するようにしたため、高周波発振回路は、
ＬＳＩの中に全て内蔵させ得ることからも合せ、システ
ム全体のコストダウンをはかることができるという効果
が期待できる。
ば、目標となる周波数のクロックを発生させるために、
時間の基準となる発振周波数精度の良い低周波発振回路
と、その発振クロックに基づいて、発振周波数精度が悪
くてもよい従って安価にできる高周波発振回路の発振周
波数を求め、その周波数に応じて、高周波発振クロック
から、目的となる周波数のクロックを発生させるための
分周比を算出するようにしたため、高周波発振回路は、
ＬＳＩの中に全て内蔵させ得ることからも合せ、システ
ム全体のコストダウンをはかることができるという効果
が期待できる。
【００５７】
【発明の効果】本発明によれば、消費電力を増大させる
ことなく、かつ高価な水晶振動子を２つ用いることな
く、比較的周波数精度の高い高速通信用クロックを発生
させることができる。また、クロック発生回路の制御回
路内における演算処理を簡素化することができる。
ことなく、かつ高価な水晶振動子を２つ用いることな
く、比較的周波数精度の高い高速通信用クロックを発生
させることができる。また、クロック発生回路の制御回
路内における演算処理を簡素化することができる。
【図１】本発明実施例のクロック発生回路である。
【図２】図１に示した回路のタイミングチャートであ
る。
る。
【図３】図１に示した回路のタイミングチャートであ
る。
る。
【図４】図１に示したコントローラ６０の動作を説明す
るフローチャートである。
るフローチャートである。
【図５】本発明実施例におけるシフト処理を説明する説
明図である。
明図である。
【図６】図１に示した高速発振回路３０の具体回路であ
る。
る。
１０ 低速発振回路 ２０ ゲート時間発生回路 ３０ 高速発振回路 ４０ カウンタ ５０ プリセッタブル分周回路 ６０ コントローラ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/00 H04L 7/033
Claims (4)
- 【請求項１】 第１のクロック信号を生成し出力する第
１の発振回路と、 前記第１のクロック信号とは周波数の異なる第２のクロ
ック信号を生成し出力する第２の発振回路と、 前記１のクロック信号のパルスが所定数出力されるまで
の期間に入力される第２のクロック信号のパルス数をカ
ウントし、そのカウント値を出力するカウンタと 、前記カウンタにリセット信号を与えるとともに、前記カ
ウント値を２のべき乗で割り算することにより分周比選
択信号を生成し出力する制御手段と、 前記分周比選択信号に応じて前記第２のクロック信号を
分周し出力するプリセッタブル分周回路とを有すること
を特徴とするクロック発生回路。 - 【請求項２】 目標周波数ｆｘの伝送クロックに近似し
た周波数ｆｘ´の伝送クロックを生成するクロック発生
回路において、 周波数ｆ０の第１のクロック信号を生成し出力する第１
の発振回路と、 前記第１のクロック信号とは異なる周波数ｆ１の第２の
クロック信号を生成し出力する第２の発振回路と、 前記第１の発振回路に接続され、前記第１のクロック信
号のパルスを所定数Ｎ０カウントする期間、第１の論理
レベルの信号を出力する論理手段と、 前記第２の発振回路および前記論理手段に接続され、前
記第１の論理レベルの信号を受信している期間に入力さ
れる前記第２のクロック信号のパルス数をカウントする
とともに該カウントしたパルス数を２進数のカウント値
として出力するカウンタと、 前記カウンタから受け取ったカウント値に対してｘビッ
ト（ｘは自然数）シフト処理を施すことによって分周比
を求め出力する制御手段と、 前記分周比によって前記第２のクロック信号を分周し周
波数ｆｘ´の伝送クロック信号を生成するプリセッタブ
ル分周回路とを有することを特徴とするクロック発生回
路。 - 【請求項３】 前記所定数Ｎ０は、「周波数ｆ０／目標
周波数ｆｘ」に２のべき乗（２ ｘ ：ｘは自然数）を乗じ
た値に近似した自然数とすることを特徴とす る請求項２
記載のクロック発生回路。 - 【請求項４】 前記カウンタは、前記制御手段から出力
されたリセット信号に応じてカウント値をリセットする
ことを特徴とする請求項２記載のクロック発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25945592A JP3181396B2 (ja) | 1992-09-29 | 1992-09-29 | クロック発生回路 |
| DE69320286T DE69320286T2 (de) | 1992-09-29 | 1993-09-28 | Baudratengenerator mit niedriger Leistung |
| EP93115646A EP0590607B1 (en) | 1992-09-29 | 1993-09-28 | Low-power baud rate generator |
| US08/277,704 US5398007A (en) | 1992-09-29 | 1994-07-20 | Low-power baud rate generator including two oscillators |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25945592A JP3181396B2 (ja) | 1992-09-29 | 1992-09-29 | クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06112813A JPH06112813A (ja) | 1994-04-22 |
| JP3181396B2 true JP3181396B2 (ja) | 2001-07-03 |
Family
ID=17334305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25945592A Expired - Fee Related JP3181396B2 (ja) | 1992-09-29 | 1992-09-29 | クロック発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5398007A (ja) |
| EP (1) | EP0590607B1 (ja) |
| JP (1) | JP3181396B2 (ja) |
| DE (1) | DE69320286T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101850615B1 (ko) * | 2016-09-21 | 2018-04-19 | (의료)길의료재단 | 부비동용 풍선 카테터 |
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|---|---|---|---|---|
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| JP2002305443A (ja) * | 2001-04-06 | 2002-10-18 | Texas Instr Japan Ltd | タイマー回路 |
| US20030184066A1 (en) * | 2002-03-22 | 2003-10-02 | Thomas Stierle | Synchronous communication interface sharing for communicating with a plurality of devices |
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| KR101428787B1 (ko) | 2007-02-08 | 2014-08-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 클록 신호 생성 회로 및 반도체 장치 |
| JP2008299731A (ja) * | 2007-06-01 | 2008-12-11 | Panasonic Corp | 半導体集積回路、情報処理システム |
| US8132041B2 (en) * | 2007-12-20 | 2012-03-06 | Qualcomm Incorporated | Method and apparatus for generating or utilizing one or more cycle-swallowed clock signals |
| EP2237423A1 (fr) * | 2009-03-24 | 2010-10-06 | CSEM Centre Suisse d'Electronique et de Microtechnique SA - Recherche et Développement | Synthétiseur de fréquence |
| EP2363960B1 (en) * | 2010-03-01 | 2012-08-22 | Austriamicrosystems AG | Integrated circuit with internal RC-oscillator and method for calibrating an RC-oscillator |
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| FR2978258B1 (fr) * | 2011-07-21 | 2013-08-30 | Inside Secure | Procede et circuit d'ajustement d'une frequence d'horloge |
| CN106201968A (zh) * | 2016-07-22 | 2016-12-07 | 溧阳市华鹏电力仪表有限公司 | 一种uart通讯接口自动调整方法 |
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Family Cites Families (4)
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|---|---|---|---|---|
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| CH643106B (fr) * | 1980-11-26 | Suisse Horlogerie | Garde-temps comprenant une chaine de diviseurs au rapport de division ajustable. | |
| GB2212030A (en) * | 1987-11-02 | 1989-07-12 | Philips Nv | Cellular telephone apparatus |
| JPH02261239A (ja) * | 1989-03-31 | 1990-10-24 | Seiko Instr Inc | クロック発生装置 |
-
1992
- 1992-09-29 JP JP25945592A patent/JP3181396B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-28 DE DE69320286T patent/DE69320286T2/de not_active Expired - Fee Related
- 1993-09-28 EP EP93115646A patent/EP0590607B1/en not_active Expired - Lifetime
-
1994
- 1994-07-20 US US08/277,704 patent/US5398007A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| EP0590607A1 (en) | 1994-04-06 |
| EP0590607B1 (en) | 1998-08-12 |
| DE69320286T2 (de) | 1999-05-06 |
| US5398007A (en) | 1995-03-14 |
| JPH06112813A (ja) | 1994-04-22 |
| DE69320286D1 (de) | 1998-09-17 |
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