JPH09148896A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH09148896A JPH09148896A JP7308022A JP30802295A JPH09148896A JP H09148896 A JPH09148896 A JP H09148896A JP 7308022 A JP7308022 A JP 7308022A JP 30802295 A JP30802295 A JP 30802295A JP H09148896 A JPH09148896 A JP H09148896A
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- signal
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Abstract
(57)【要約】
【課題】ＣＰＵへの割り込み処理や大きなメモリ空間を
不要とし、任意の周波数のパルス信号を発生させること
ができるパルス発生回路を提供する。 【解決手段】基準クロック信号Ｆｃを分周回路１によっ
て予め設定された段数分周して出力し、分周回路１の出
力である基本クロック信号Ｆｂを加減速回路に入力し、
加減速回路２によって基本クロックＦｂを更に分周した
パルス信号である出力信号Ｆout を出力する。加減速回
路２の出力信号Ｆout の周波数は、データレジスタ制御
部３に設定された入力されるデータに基づいて変化す
る。データレジスタ制御部３は初期値レジスタ６で設定
されたデータＳｃを起動周波数ｆsを決定するためのデ
ータとして取り込み、以降、タイミング発生回路７から
の加減算要求信号Ｓｒを受けとると、加減算器４での演
算結果を読み込む。
不要とし、任意の周波数のパルス信号を発生させること
ができるパルス発生回路を提供する。 【解決手段】基準クロック信号Ｆｃを分周回路１によっ
て予め設定された段数分周して出力し、分周回路１の出
力である基本クロック信号Ｆｂを加減速回路に入力し、
加減速回路２によって基本クロックＦｂを更に分周した
パルス信号である出力信号Ｆout を出力する。加減速回
路２の出力信号Ｆout の周波数は、データレジスタ制御
部３に設定された入力されるデータに基づいて変化す
る。データレジスタ制御部３は初期値レジスタ６で設定
されたデータＳｃを起動周波数ｆsを決定するためのデ
ータとして取り込み、以降、タイミング発生回路７から
の加減算要求信号Ｓｒを受けとると、加減算器４での演
算結果を読み込む。
Description
【０００１】
【発明の属する技術分野】本発明は、パルスモータの速
度制御などのため、任意の周波数のパルス信号を出力す
るパルス発生回路に関するものである。
度制御などのため、任意の周波数のパルス信号を出力す
るパルス発生回路に関するものである。
【０００２】
【従来の技術】従来より、一定周期の基準クロック信号
から任意の周波数のパルス信号を発生するパルス発生回
路として、ｎ段（ｎは自然数）のフリップフロップから
なるものが知られている。このようなパルス発生回路に
おいては、初段のフリップフロップに入力した基準クロ
ック信号（パルス入力）はフリップフロップを通過する
度に２分の１に分周されるので、ｎ段のフリップフロッ
プを通過すれば２n 分の１に分周されたパルス信号が出
力される。
から任意の周波数のパルス信号を発生するパルス発生回
路として、ｎ段（ｎは自然数）のフリップフロップから
なるものが知られている。このようなパルス発生回路に
おいては、初段のフリップフロップに入力した基準クロ
ック信号（パルス入力）はフリップフロップを通過する
度に２分の１に分周されるので、ｎ段のフリップフロッ
プを通過すれば２n 分の１に分周されたパルス信号が出
力される。
【０００３】しかし、上記パルス発生回路では、出力信
号として基準クロック信号の２n 分の１に分周されたパ
ルス信号しか得られず、フリップフロップの段数が増え
ると共に分周数の変化が大きくなる。このため、上記パ
ルス発生回路の出力信号を駆動パルスとしてパルスモー
タを駆動する（つまり、パルスモータの速度制御を行
う）と、パルスモータの制御部からの加減速動作指示に
対応して駆動パルスが基準クロック信号の２n 倍の出力
周波数で変化するので、分周による周波数の変化が大き
く、パルスモータが脱調（駆動パルスの周波数にモータ
の回転速度が追いつけない現象）し、加減速ができない
という問題がある。
号として基準クロック信号の２n 分の１に分周されたパ
ルス信号しか得られず、フリップフロップの段数が増え
ると共に分周数の変化が大きくなる。このため、上記パ
ルス発生回路の出力信号を駆動パルスとしてパルスモー
タを駆動する（つまり、パルスモータの速度制御を行
う）と、パルスモータの制御部からの加減速動作指示に
対応して駆動パルスが基準クロック信号の２n 倍の出力
周波数で変化するので、分周による周波数の変化が大き
く、パルスモータが脱調（駆動パルスの周波数にモータ
の回転速度が追いつけない現象）し、加減速ができない
という問題がある。
【０００４】また、その他のパルス発生回路として、基
準クロック信号を任意の周波数に分周するｍビットカウ
ンタ（ｍは自然数）も知られているが、パルスモータの
速度制御を行うために大きな分周数を得るにはｍビット
カウンタは多ビット数を持たせなければならず、パルス
発生回路の回路規模が大きくなってしまうという問題が
ある。
準クロック信号を任意の周波数に分周するｍビットカウ
ンタ（ｍは自然数）も知られているが、パルスモータの
速度制御を行うために大きな分周数を得るにはｍビット
カウンタは多ビット数を持たせなければならず、パルス
発生回路の回路規模が大きくなってしまうという問題が
ある。
【０００５】このため、出力信号を駆動パルスとしてパ
ルスモータを駆動するパルス発生回路としては、図６に
示す構成のものが知られている。なお、図６の加減速回
路２の出力信号Ｆout はパルスモータ（図示せず）に入
力される。図６に示すパルス発生回路は、基準クロック
信号Ｆｃを２n 分の１の周波数に分周して出力する分周
回路１と、分周回路１の出力信号を基本クロック信号Ｆ
ｂとしてデータレジスタ２３のデータに基づいて０（Ｈ
ｚ）〜目標周波数（基本クロック信号Ｆｂの周波数）の
範囲で出力信号Ｆout の周波数を可変することができる
加減速回路２と、基準クロック信号Ｆｃを２m 分の１に
分周しタイミングレジスタ２７に格納されているデータ
に基づいて選択された信号の周期毎にＣＰＵ２４に割り
込み信号Ｓｉを送信するタイミング発生回路２５と、タ
イミング発生回路２５から送信する割り込み信号Ｓｉの
周期を決定するデータレジスタ２７と、タイミング発生
回路２５からの割り込み信号Ｓｉを受け取ると予め設定
されているメモリテーブル２６（パルスモータを加減速
させるために、予め加速、減速用のパルス周期の変更パ
ターンはテーブル形式で格納されている）から所定のデ
ータ（内容）をデータレジスタ２３に書き込むように指
示するＣＰＵ２４とからなるものが知られている。
ルスモータを駆動するパルス発生回路としては、図６に
示す構成のものが知られている。なお、図６の加減速回
路２の出力信号Ｆout はパルスモータ（図示せず）に入
力される。図６に示すパルス発生回路は、基準クロック
信号Ｆｃを２n 分の１の周波数に分周して出力する分周
回路１と、分周回路１の出力信号を基本クロック信号Ｆ
ｂとしてデータレジスタ２３のデータに基づいて０（Ｈ
ｚ）〜目標周波数（基本クロック信号Ｆｂの周波数）の
範囲で出力信号Ｆout の周波数を可変することができる
加減速回路２と、基準クロック信号Ｆｃを２m 分の１に
分周しタイミングレジスタ２７に格納されているデータ
に基づいて選択された信号の周期毎にＣＰＵ２４に割り
込み信号Ｓｉを送信するタイミング発生回路２５と、タ
イミング発生回路２５から送信する割り込み信号Ｓｉの
周期を決定するデータレジスタ２７と、タイミング発生
回路２５からの割り込み信号Ｓｉを受け取ると予め設定
されているメモリテーブル２６（パルスモータを加減速
させるために、予め加速、減速用のパルス周期の変更パ
ターンはテーブル形式で格納されている）から所定のデ
ータ（内容）をデータレジスタ２３に書き込むように指
示するＣＰＵ２４とからなるものが知られている。
【０００６】ここで、加減速回路２は、図７に示すよう
な回路構成であり、リングカウンタＲの出力Ｑ0 〜Ｑ
n-2 はそれぞれ組み合わせ回路Ｃ0 〜Ｃn-1 に入力さ
れ、各組み合わせ回路Ｃ0 〜Ｃn-1 は、それぞれ信号Ｐ
0 〜Ｐn-1 を出力する。例えば、リングカウンタＲが４
ビットカウンタであれば、リングカウンタＲが基本クロ
ック信号Ｆｂを０〜１５までカウントする周期Ｔの間に
（図８（ａ）参照）、組み合わせ回路Ｃ0 は、図８
（ｂ）に示すように、１個のパルスを出力する信号Ｐ0
を出力し、組み合わせ回路Ｃn-1 は、同様に、２n-1 個
のパルスを出力する信号Ｐn-1 を出力する（図８
（ｃ），（ｄ）参照）。
な回路構成であり、リングカウンタＲの出力Ｑ0 〜Ｑ
n-2 はそれぞれ組み合わせ回路Ｃ0 〜Ｃn-1 に入力さ
れ、各組み合わせ回路Ｃ0 〜Ｃn-1 は、それぞれ信号Ｐ
0 〜Ｐn-1 を出力する。例えば、リングカウンタＲが４
ビットカウンタであれば、リングカウンタＲが基本クロ
ック信号Ｆｂを０〜１５までカウントする周期Ｔの間に
（図８（ａ）参照）、組み合わせ回路Ｃ0 は、図８
（ｂ）に示すように、１個のパルスを出力する信号Ｐ0
を出力し、組み合わせ回路Ｃn-1 は、同様に、２n-1 個
のパルスを出力する信号Ｐn-1 を出力する（図８
（ｃ），（ｄ）参照）。
【０００７】更に、加減速回路２は、論理積回路ＡＮＤ
0 〜ＡＮＤn-1 によって信号Ｐ0 〜Ｐn-1 夫々とデータ
レジスタ２３の値（Ｄ0 〜Ｄn-1 ）との論理積をとり、
論理和回路ＯＲによって各論理積回路ＡＮＤ0 〜ＡＮＤ
n-1 の出力の論理和をとり、フリップフロップＦＦを介
して出力信号Ｆout を出力する。従って、加減速回路２
では、データレジスタ２３の値が「０」の時はパルスが
出力されず、データレジスタ２３の値が「１」の時は信
号Ｐ0 が論理和回路ＯＲから出力され、フリップフロッ
プＦＦを介して出力信号Ｆout として出力される。ま
た、データレジスタ２３の値が「３」の時は、信号Ｐ0
と信号Ｐ1 との論理和が論理和回路ＯＲから出力され、
フリップフロップＦＦを介して出力信号Ｆou t として出
力され、この出力信号Ｆout はリングカウンタＲが１周
する間に３個のパルスを出力する。データレジスタ２３
のＤn-1 の論理値が「１」の時は、加減速回路２から基
本クロック信号Ｆｂが出力信号Ｆout として出力され
る。つまり、出力信号Ｆout は、データレジスタ２３の
値が小さいほど周波数が低くなり、データレジスタ２３
の値が大きいほど周波数が高くなるのである。
0 〜ＡＮＤn-1 によって信号Ｐ0 〜Ｐn-1 夫々とデータ
レジスタ２３の値（Ｄ0 〜Ｄn-1 ）との論理積をとり、
論理和回路ＯＲによって各論理積回路ＡＮＤ0 〜ＡＮＤ
n-1 の出力の論理和をとり、フリップフロップＦＦを介
して出力信号Ｆout を出力する。従って、加減速回路２
では、データレジスタ２３の値が「０」の時はパルスが
出力されず、データレジスタ２３の値が「１」の時は信
号Ｐ0 が論理和回路ＯＲから出力され、フリップフロッ
プＦＦを介して出力信号Ｆout として出力される。ま
た、データレジスタ２３の値が「３」の時は、信号Ｐ0
と信号Ｐ1 との論理和が論理和回路ＯＲから出力され、
フリップフロップＦＦを介して出力信号Ｆou t として出
力され、この出力信号Ｆout はリングカウンタＲが１周
する間に３個のパルスを出力する。データレジスタ２３
のＤn-1 の論理値が「１」の時は、加減速回路２から基
本クロック信号Ｆｂが出力信号Ｆout として出力され
る。つまり、出力信号Ｆout は、データレジスタ２３の
値が小さいほど周波数が低くなり、データレジスタ２３
の値が大きいほど周波数が高くなるのである。
【０００８】ところで、図６に示す構成のパルス発生回
路では、タイミング発生回路２５からＣＰＵ２４へ割り
込み信号Ｓｉが送られると、ＣＰＵ２４はメモリテーブ
ル２６に、メモリテーブル２６内の所定のデータをデー
タレジスタ２３へ書き込む（転送する）ように指示する
（割り込み処理を実行する）。つまり、メモリデーブル
２６のデータをデータレジスタ２３に書き込む（転送す
る）度に、データレジスタ２３へ異なる値（内容）のデ
ータが書き込まれ、出力信号Ｆout の周波数が変化する
のである（メモリテーブル２６のデータを、予め、順に
増加又は減少させて設定しておくことによって出力信号
Ｆout の周波数を変化させている）。
路では、タイミング発生回路２５からＣＰＵ２４へ割り
込み信号Ｓｉが送られると、ＣＰＵ２４はメモリテーブ
ル２６に、メモリテーブル２６内の所定のデータをデー
タレジスタ２３へ書き込む（転送する）ように指示する
（割り込み処理を実行する）。つまり、メモリデーブル
２６のデータをデータレジスタ２３に書き込む（転送す
る）度に、データレジスタ２３へ異なる値（内容）のデ
ータが書き込まれ、出力信号Ｆout の周波数が変化する
のである（メモリテーブル２６のデータを、予め、順に
増加又は減少させて設定しておくことによって出力信号
Ｆout の周波数を変化させている）。
【０００９】以下に、上記パルス発生回路において出力
信号Ｆout の周波数を図９に示すように変化させる場合
の動作を説明する。例えば、パルスモータの制御部から
パルスモータをある所定の周波数（目標周波数ｆp ）で
駆動する旨の指示があると、時刻ｔ1 で加減速回路２は
起動周波数ｆs の出力信号Ｆout を出力する。その後、
時間経過に基づいて時刻ｔ2 、ｔ3、ｔ4 ・・・におい
て、タイミング発生回路２５からＣＰＵ２４へ割り込み
信号Ｓｉが送られ、その度にＣＰＵ２４が割り込み処理
を行い、出力信号Ｆout の周波数を段階的に増加させ
る。この時、起動周波数ｆs から目標周波数ｆp まで加
速するのに要する時間を加速時間ｔａとする。
信号Ｆout の周波数を図９に示すように変化させる場合
の動作を説明する。例えば、パルスモータの制御部から
パルスモータをある所定の周波数（目標周波数ｆp ）で
駆動する旨の指示があると、時刻ｔ1 で加減速回路２は
起動周波数ｆs の出力信号Ｆout を出力する。その後、
時間経過に基づいて時刻ｔ2 、ｔ3、ｔ4 ・・・におい
て、タイミング発生回路２５からＣＰＵ２４へ割り込み
信号Ｓｉが送られ、その度にＣＰＵ２４が割り込み処理
を行い、出力信号Ｆout の周波数を段階的に増加させ
る。この時、起動周波数ｆs から目標周波数ｆp まで加
速するのに要する時間を加速時間ｔａとする。
【００１０】出力信号Ｆout の周波数が目標周波数ｆp
になると、パルス発生回路は、目標周波数ｆp のパルス
を発生し続ける。その後、パルスモータを減速する旨の
指示があると、加速時と同様の手順によって、時刻ｔ11
からｔ12の間に出力信号Ｆou t の周波数を目標周波数ｆ
p から起動周波数ｆs へ段階的に小さくする。この時、
目標周波数ｆp から起動周波数ｆs まで減速するのに要
する時間を減速時間ｔｄとする。
になると、パルス発生回路は、目標周波数ｆp のパルス
を発生し続ける。その後、パルスモータを減速する旨の
指示があると、加速時と同様の手順によって、時刻ｔ11
からｔ12の間に出力信号Ｆou t の周波数を目標周波数ｆ
p から起動周波数ｆs へ段階的に小さくする。この時、
目標周波数ｆp から起動周波数ｆs まで減速するのに要
する時間を減速時間ｔｄとする。
【００１１】
【発明が解決しようとする課題】しかしながら、図６に
示すパルス発生回路では、出力信号Ｆout の周波数を変
化させる度にＣＰＵ２４へ割り込みが入るので出力信号
Ｆout の周波数を図９に示すように多段階で変化させる
と、タイミング発生回路２５からＣＰＵ２４への割り込
みの回数が多くなってしまう。ＣＰＵ２４は、基本的に
はＲＯＭに書き込んであるプログラムを順次実行するも
のであるが、割り込み信号Ｓｉを受け取ると、通常のプ
ログラム実行を一旦止めて、割り込みの処理を行うの
で、頻繁に割り込み信号Ｓｉが入ると通常のプログラム
処理が遅れてしまうという問題があった。
示すパルス発生回路では、出力信号Ｆout の周波数を変
化させる度にＣＰＵ２４へ割り込みが入るので出力信号
Ｆout の周波数を図９に示すように多段階で変化させる
と、タイミング発生回路２５からＣＰＵ２４への割り込
みの回数が多くなってしまう。ＣＰＵ２４は、基本的に
はＲＯＭに書き込んであるプログラムを順次実行するも
のであるが、割り込み信号Ｓｉを受け取ると、通常のプ
ログラム実行を一旦止めて、割り込みの処理を行うの
で、頻繁に割り込み信号Ｓｉが入ると通常のプログラム
処理が遅れてしまうという問題があった。
【００１２】また、上記パルス発生回路では、データレ
ジスタ２３へ転送するデータを、テーブル形式のデータ
としてメモリテーブル２６に記憶させる必要があるの
で、大きなメモリ空間が必要となる。このため、目標周
波数ｆp や起動周波数ｆs などに関するデータを再設定
する時には大量のデータからなるメモリテーブル２６を
新たに作らなければならないという問題もあった。
ジスタ２３へ転送するデータを、テーブル形式のデータ
としてメモリテーブル２６に記憶させる必要があるの
で、大きなメモリ空間が必要となる。このため、目標周
波数ｆp や起動周波数ｆs などに関するデータを再設定
する時には大量のデータからなるメモリテーブル２６を
新たに作らなければならないという問題もあった。
【００１３】更に、上記パルス発生回路は、基準クロッ
ク信号Ｆｃを２m 分の１に分周して割り込み信号を得る
ので、加速時間ｔａ、減速時間ｔｄの設定に制限があっ
た。例えば、メモリテーブル１６が１６個のデータから
なるとし、割り込み信号Ｓｉが１（ｍｓ）毎に送られる
と、目標周波数までは１６（ｍｓ）の時間をかけて加速
することとなり、割り込み信号Ｓｉが更に一段分周され
た２（ｍｓ）の周期毎に送られると、目標周波数までは
３２（ｍｓ）の時間をかけて加速することとなり、２０
（ｍｓ）などのような任意の２m で表現できない値では
加減速時間の設定ができなかった。
ク信号Ｆｃを２m 分の１に分周して割り込み信号を得る
ので、加速時間ｔａ、減速時間ｔｄの設定に制限があっ
た。例えば、メモリテーブル１６が１６個のデータから
なるとし、割り込み信号Ｓｉが１（ｍｓ）毎に送られる
と、目標周波数までは１６（ｍｓ）の時間をかけて加速
することとなり、割り込み信号Ｓｉが更に一段分周され
た２（ｍｓ）の周期毎に送られると、目標周波数までは
３２（ｍｓ）の時間をかけて加速することとなり、２０
（ｍｓ）などのような任意の２m で表現できない値では
加減速時間の設定ができなかった。
【００１４】本発明は上記事由に鑑みて為されたもので
あり、その目的は、ＣＰＵへの割り込み処理や大きなメ
モリ空間を不要とし、任意の周波数のパルス信号を発生
させることができ、パルスモータ等の速度制御に使用で
きるパルス発生回路を提供することにある。
あり、その目的は、ＣＰＵへの割り込み処理や大きなメ
モリ空間を不要とし、任意の周波数のパルス信号を発生
させることができ、パルスモータ等の速度制御に使用で
きるパルス発生回路を提供することにある。
【００１５】
【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、出力信号の周波数を決定するデ
ータが設定されるデータレジスタ制御部と、基本クロッ
ク信号が入力され前記データレジスタ制御部から入力さ
れる前記データに基づいて所望の周波数のパルス信号を
出力する加減速回路と、前記データレジスタ制御部へ加
減算要求信号を送信するタイミング発生回路と、前記加
減算要求信号の周期を決定する値が設定されるタイミン
グレジスタと、前記データレジスタ制御部の前記データ
を変化させる値を決定する加減算値が設定される加減算
値レジスタと、前記データレジスタ制御部の前記データ
と前記加減算値とで加算または減算の演算を行い演算結
果を前記データレジスタ制御部へ入力する加減算器とを
備えて成ることを特徴とするものであり、前記データレ
ジスタ制御部の前記データは、前記加減算要求信号毎に
加減算器の演算結果を読み込んで更新されるので、従来
例のようなＣＰＵへの割り込み処理を行うことなく、任
意の周波数のパルス信号を出力信号として発生させるこ
とができ、その結果、パルスモータ等の速度制御に使用
できる。
目的を達成するために、出力信号の周波数を決定するデ
ータが設定されるデータレジスタ制御部と、基本クロッ
ク信号が入力され前記データレジスタ制御部から入力さ
れる前記データに基づいて所望の周波数のパルス信号を
出力する加減速回路と、前記データレジスタ制御部へ加
減算要求信号を送信するタイミング発生回路と、前記加
減算要求信号の周期を決定する値が設定されるタイミン
グレジスタと、前記データレジスタ制御部の前記データ
を変化させる値を決定する加減算値が設定される加減算
値レジスタと、前記データレジスタ制御部の前記データ
と前記加減算値とで加算または減算の演算を行い演算結
果を前記データレジスタ制御部へ入力する加減算器とを
備えて成ることを特徴とするものであり、前記データレ
ジスタ制御部の前記データは、前記加減算要求信号毎に
加減算器の演算結果を読み込んで更新されるので、従来
例のようなＣＰＵへの割り込み処理を行うことなく、任
意の周波数のパルス信号を出力信号として発生させるこ
とができ、その結果、パルスモータ等の速度制御に使用
できる。
【００１６】請求項２の発明は、請求項１の発明におい
て、前記データ及び前記加減算値が小数値を含むので、
出力信号の周波数を一定範囲で段階的に変化させる場
合、前記加減算値を小数値で変化させることにより、加
減速時間を自由に変化させることができる。
て、前記データ及び前記加減算値が小数値を含むので、
出力信号の周波数を一定範囲で段階的に変化させる場
合、前記加減算値を小数値で変化させることにより、加
減速時間を自由に変化させることができる。
【００１７】
【発明の実施の形態】以下、本発明を実施により説明す
る。本実施の形態のパルス発生回路は、図１に示すよう
に、従来例で説明した分周回路１及び加減速回路２と、
タイミング発生回路７からデータレジスタ制御部３へ送
信する加減算要求信号Ｓｒの周期を決定するタイミング
レジスタ８と、基準クロック信号Ｆｃを２m 分の１に分
周しタイミングレジスタ８に格納されているデータに基
づいて選択された信号の周期毎にデータレジスタ制御部
３へ加減算要求信号Ｓｒを送信するタイミング発生回路
７と、データレジスタ制御部３の出力データの値に加算
する又は前記出力データから減算する値が設定された加
減算値レジスタ５と、出力信号Ｆout の初期（起動）周
波数を決定するデータを格納する初期値レジスタ６と、
データレジスタ制御部３の出力データ及び加減算値レジ
スタ５の値が入力されデータレジスタ制御部３から加算
要求信号Ｓａが入力されている間は前記出力データに前
記値を加算し、データレジスタ制御部３から減算要求信
号Ｓｂが入力されている間は前記データから前記値を減
算する加減算器４と、出力データの初期値として初期値
設定レジスタ６に格納されているデータを取り込み、以
降、タイミング発生回路７からの加減算要求信号Ｓｒを
受け取る度に加減算器４での演算結果を読み込むデータ
レジスタ制御部３と、データレジスタ制御部３から加減
算器４へ加算要求信号Ｓａを送信するか減算要求信号Ｓ
ｂを送信するかを決定するデータを格納するモード選択
レジスタ９とから構成されている。
る。本実施の形態のパルス発生回路は、図１に示すよう
に、従来例で説明した分周回路１及び加減速回路２と、
タイミング発生回路７からデータレジスタ制御部３へ送
信する加減算要求信号Ｓｒの周期を決定するタイミング
レジスタ８と、基準クロック信号Ｆｃを２m 分の１に分
周しタイミングレジスタ８に格納されているデータに基
づいて選択された信号の周期毎にデータレジスタ制御部
３へ加減算要求信号Ｓｒを送信するタイミング発生回路
７と、データレジスタ制御部３の出力データの値に加算
する又は前記出力データから減算する値が設定された加
減算値レジスタ５と、出力信号Ｆout の初期（起動）周
波数を決定するデータを格納する初期値レジスタ６と、
データレジスタ制御部３の出力データ及び加減算値レジ
スタ５の値が入力されデータレジスタ制御部３から加算
要求信号Ｓａが入力されている間は前記出力データに前
記値を加算し、データレジスタ制御部３から減算要求信
号Ｓｂが入力されている間は前記データから前記値を減
算する加減算器４と、出力データの初期値として初期値
設定レジスタ６に格納されているデータを取り込み、以
降、タイミング発生回路７からの加減算要求信号Ｓｒを
受け取る度に加減算器４での演算結果を読み込むデータ
レジスタ制御部３と、データレジスタ制御部３から加減
算器４へ加算要求信号Ｓａを送信するか減算要求信号Ｓ
ｂを送信するかを決定するデータを格納するモード選択
レジスタ９とから構成されている。
【００１８】以下、本パルス発生回路の動作を説明す
る。本パルス発生回路は、基準クロック信号Ｆｃを分周
回路１によって予め設定された段数分周して出力し、分
周回路１の出力である基本クロック信号Ｆｂを加減速回
路２に入力し、加減速回路２によって基本クロックＦｂ
を更に分周したパルス信号である出力信号Ｆout を出力
する。なお、出力信号Ｆout は、例えば、パルスモータ
（図示せず）等の入力される。
る。本パルス発生回路は、基準クロック信号Ｆｃを分周
回路１によって予め設定された段数分周して出力し、分
周回路１の出力である基本クロック信号Ｆｂを加減速回
路２に入力し、加減速回路２によって基本クロックＦｂ
を更に分周したパルス信号である出力信号Ｆout を出力
する。なお、出力信号Ｆout は、例えば、パルスモータ
（図示せず）等の入力される。
【００１９】ここで、加減速回路２の出力信号Ｆout の
周波数は、データレジスタ制御部３に設定された入力さ
れるデータに基づいて決定され、データレジスタ制御部
３のデータの値の変化にともなって変化する。データレ
ジスタ制御部３は初期値レジスタ６で設定されたデータ
Ｓｃを起動周波数ｆs を決定するためのデータとして取
り込み、以降、タイミング発生回路７からの加減算要求
信号Ｓｒを受けとると、加減算器４での演算結果を読み
込む。例えば、図３に示す回路では、データレジスタ制
御部３の出力端子Ｎ3 Ｎ2 Ｎ1Ｎ0 から４ビット信号が
加減速回路２へ入力される。加減速回路２は、データレ
ジスタ制御部３から受け取るデータＡｃがＮ3 Ｎ2 Ｎ1
Ｎ0 ＝“１１１１”の時、即ち、「１６」の時、目標周
波数（最高周波数）ｆp のパルス（出力信号Ｆou t ）を
出力する。ところで、データレジスタ制御部３から加減
算器４へ入力される信号は、Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＮａＮｂ
からなり、Ｎ3 Ｎ2 Ｎ1 Ｎ0 はデータの整数部であり、
ＮａＮｂはデータの小数部である。例えば、「１．２
５」は、 Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＝“０００１” Ｎa Ｎb ＝“０１” で表現される。
周波数は、データレジスタ制御部３に設定された入力さ
れるデータに基づいて決定され、データレジスタ制御部
３のデータの値の変化にともなって変化する。データレ
ジスタ制御部３は初期値レジスタ６で設定されたデータ
Ｓｃを起動周波数ｆs を決定するためのデータとして取
り込み、以降、タイミング発生回路７からの加減算要求
信号Ｓｒを受けとると、加減算器４での演算結果を読み
込む。例えば、図３に示す回路では、データレジスタ制
御部３の出力端子Ｎ3 Ｎ2 Ｎ1Ｎ0 から４ビット信号が
加減速回路２へ入力される。加減速回路２は、データレ
ジスタ制御部３から受け取るデータＡｃがＮ3 Ｎ2 Ｎ1
Ｎ0 ＝“１１１１”の時、即ち、「１６」の時、目標周
波数（最高周波数）ｆp のパルス（出力信号Ｆou t ）を
出力する。ところで、データレジスタ制御部３から加減
算器４へ入力される信号は、Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＮａＮｂ
からなり、Ｎ3 Ｎ2 Ｎ1 Ｎ0 はデータの整数部であり、
ＮａＮｂはデータの小数部である。例えば、「１．２
５」は、 Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＝“０００１” Ｎa Ｎb ＝“０１” で表現される。
【００２０】加減算器４は、データレジスタ制御部３か
ら入力されるデータと、加減算値レジスタ５の値との加
算または減算を行う演算回路であり、加速時には加算を
行い、一方、減速時には減算を行う。ここで、加減算器
４は、加減算値レジスタ５に格納されているデータが入
力される入力端子Ｔ1 Ｔ0 Ｔa Ｔb を有し、Ｔ1 Ｔ0は
データの整数部、Ｔa Ｔb はデータの小数部である。Ｔ
1 Ｔ0 Ｔa Ｔb は、例えば、加減算値レジスタ５に格納
されているデータＴｃが「１．７５」の時は、 Ｔ1 Ｔ0 ＝“０１” Ｔa Ｔb ＝“１１” と表現される。
ら入力されるデータと、加減算値レジスタ５の値との加
算または減算を行う演算回路であり、加速時には加算を
行い、一方、減速時には減算を行う。ここで、加減算器
４は、加減算値レジスタ５に格納されているデータが入
力される入力端子Ｔ1 Ｔ0 Ｔa Ｔb を有し、Ｔ1 Ｔ0は
データの整数部、Ｔa Ｔb はデータの小数部である。Ｔ
1 Ｔ0 Ｔa Ｔb は、例えば、加減算値レジスタ５に格納
されているデータＴｃが「１．７５」の時は、 Ｔ1 Ｔ0 ＝“０１” Ｔa Ｔb ＝“１１” と表現される。
【００２１】加減算値レジスタ５は、データレジスタ制
御部３から加減算器４に入力されるデータに加算又は減
算する値を格納するレジスタであり、加減算値レジスタ
５の値は、例えば、設定可能範囲が１以上２以下（２進
数小数点以下第２まで有効）となっている。本パルス発
生回路では、加減算値レジスタ５の値によって、起動周
波数ｆs から目標周波数ｆp までの加減算段数が決定さ
れる。加減速段数は、例えば、加減算値レジスタ５の値
を「１」とした時、目標周波数ｆp までは１６段とな
り、また、加減算値レジスタ５の値が「１．２５」の時
は１２段となる。
御部３から加減算器４に入力されるデータに加算又は減
算する値を格納するレジスタであり、加減算値レジスタ
５の値は、例えば、設定可能範囲が１以上２以下（２進
数小数点以下第２まで有効）となっている。本パルス発
生回路では、加減算値レジスタ５の値によって、起動周
波数ｆs から目標周波数ｆp までの加減算段数が決定さ
れる。加減速段数は、例えば、加減算値レジスタ５の値
を「１」とした時、目標周波数ｆp までは１６段とな
り、また、加減算値レジスタ５の値が「１．２５」の時
は１２段となる。
【００２２】タイミング発生回路７はデータレジスタに
タイミング信号を出力し、データレジスタはタイミング
発生回路７からタイミング信号が入力されると、加減算
器４に設定データを加算または減算させている。本パル
ス発生回路では、前述のように、タイミング発生回路７
から加減算要求信号Ｓｒがデータレジスタ制御部３に入
力される度に、データレジスタ制御部３から加減算器４
へ加算要求信号Ｓａ又は減算要求信号Ｓｂが入力され
る。
タイミング信号を出力し、データレジスタはタイミング
発生回路７からタイミング信号が入力されると、加減算
器４に設定データを加算または減算させている。本パル
ス発生回路では、前述のように、タイミング発生回路７
から加減算要求信号Ｓｒがデータレジスタ制御部３に入
力される度に、データレジスタ制御部３から加減算器４
へ加算要求信号Ｓａ又は減算要求信号Ｓｂが入力され
る。
【００２３】また、図３に示すパルス発生回路では、デ
ータレジスタ制御部３がＡｃ＝１５の時に目標周波数ｆ
p が出力される。加速を例とした場合、起動周波数が０
〔Ｈｚ〕の時には、データレジスタ制御部３の値は０か
ら１５になるまで加算される。ここで、加減算値レジス
タ５の値を「１」、「１．２５」、「１．５」、「１．
７５」、「２」のいずれかに設定することにより、加速
段数を変えることができる。図４、図５夫々に加減算要
求信号Ｓｒの周期が１（ｍｓ）、２（ｍｓ）夫々の場合
の加減算値レジスタの値によるデータレジスタ制御部の
値の時間変化を示し、更に、加減速時間の値を示す。こ
こで、加速は、Ａｃ＝１５になるまで行われる。なお、
データレジスタ制御部３は、加速時、Ａｃ＝１５になる
と加減算器４への加算要求信号Ｓａをノンアクティブに
し、一方、減速時はＡｃ＝０になると加減算器４への減
算要求信号Ｓｂをノンアクティブにする。加減速時間を
更に細かくしたい場合は、加減算値レジスタ５の小数点
以下の有効桁を増やせばよい。
ータレジスタ制御部３がＡｃ＝１５の時に目標周波数ｆ
p が出力される。加速を例とした場合、起動周波数が０
〔Ｈｚ〕の時には、データレジスタ制御部３の値は０か
ら１５になるまで加算される。ここで、加減算値レジス
タ５の値を「１」、「１．２５」、「１．５」、「１．
７５」、「２」のいずれかに設定することにより、加速
段数を変えることができる。図４、図５夫々に加減算要
求信号Ｓｒの周期が１（ｍｓ）、２（ｍｓ）夫々の場合
の加減算値レジスタの値によるデータレジスタ制御部の
値の時間変化を示し、更に、加減速時間の値を示す。こ
こで、加速は、Ａｃ＝１５になるまで行われる。なお、
データレジスタ制御部３は、加速時、Ａｃ＝１５になる
と加減算器４への加算要求信号Ｓａをノンアクティブに
し、一方、減速時はＡｃ＝０になると加減算器４への減
算要求信号Ｓｂをノンアクティブにする。加減速時間を
更に細かくしたい場合は、加減算値レジスタ５の小数点
以下の有効桁を増やせばよい。
【００２４】一般的に、データレジスタ制御部３の整数
部データをＮm ・・・Ｎ1 Ｎ0 、また、小数部データを
Ｎa Ｎb ・・・Ｎp とすることにより、加減速時間、加
減速段数、加減算要求信号Ｓｒの周期を任意に設定する
ことができる。従って、タイミングレジスタ８の値で決
まる加減算要求信号Ｓｒの周期を短くすることにより、
短時間で出力信号Ｆout の周波数を変化させることがで
きる。つまり、出力信号Ｆout の周波数は、図２に示す
ように、時刻ｔ2 、ｔ3 、ｔ4・・・でタイミング発生
回路７からデータレジスタ制御部３へ加減算要求信号Ｓ
ｒが送信される度に段階的に変化する。
部データをＮm ・・・Ｎ1 Ｎ0 、また、小数部データを
Ｎa Ｎb ・・・Ｎp とすることにより、加減速時間、加
減速段数、加減算要求信号Ｓｒの周期を任意に設定する
ことができる。従って、タイミングレジスタ８の値で決
まる加減算要求信号Ｓｒの周期を短くすることにより、
短時間で出力信号Ｆout の周波数を変化させることがで
きる。つまり、出力信号Ｆout の周波数は、図２に示す
ように、時刻ｔ2 、ｔ3 、ｔ4・・・でタイミング発生
回路７からデータレジスタ制御部３へ加減算要求信号Ｓ
ｒが送信される度に段階的に変化する。
【００２５】また、加減算値レジスタ５の設定値を大き
くすることにより、データレジスタ制御部３のデータの
変化を大きくすることができ、その結果、加速時間ｔａ
（又は減速時間ｔｂ）を短くすることができる。したが
って、本パルス発生回路は従来のパルス発生回路（図６
参照）よりもいろいろな周波数の出力パルスを容易に得
ることができる。このため、本パルス発生回路の出力信
号をパルスモータの駆動パルスとして用いることにより
容易にパルスモータの加減速動作を行うことができる。
くすることにより、データレジスタ制御部３のデータの
変化を大きくすることができ、その結果、加速時間ｔａ
（又は減速時間ｔｂ）を短くすることができる。したが
って、本パルス発生回路は従来のパルス発生回路（図６
参照）よりもいろいろな周波数の出力パルスを容易に得
ることができる。このため、本パルス発生回路の出力信
号をパルスモータの駆動パルスとして用いることにより
容易にパルスモータの加減速動作を行うことができる。
【００２６】
【発明の効果】請求項１の発明は、データレジスタ制御
部へ加減算要求信号を送信するタイミング発生回路と、
前記加減算要求信号の周期を決定する値が設定されるタ
イミングレジスタと、前記データレジスタ制御部のデー
タを変化させる値を決定する加減算値が設定される加減
算値レジスタと、前記データレジスタ制御部の前記デー
タと前記加減算値とで加算または減算の演算を行い演算
結果を前記データレジスタ制御部へ入力する加減算器と
を備えているので、前記データレジスタ制御部の前記デ
ータは、前記加減算要求信号毎に加減算器の演算結果を
読み込んで更新され、従来例のようなＣＰＵへの割り込
み処理を行うことなく、任意の周波数のパルス信号を出
力信号として発生させることができるという効果があ
り、その結果、パルスモータ等の速度制御に使用でき
る。
部へ加減算要求信号を送信するタイミング発生回路と、
前記加減算要求信号の周期を決定する値が設定されるタ
イミングレジスタと、前記データレジスタ制御部のデー
タを変化させる値を決定する加減算値が設定される加減
算値レジスタと、前記データレジスタ制御部の前記デー
タと前記加減算値とで加算または減算の演算を行い演算
結果を前記データレジスタ制御部へ入力する加減算器と
を備えているので、前記データレジスタ制御部の前記デ
ータは、前記加減算要求信号毎に加減算器の演算結果を
読み込んで更新され、従来例のようなＣＰＵへの割り込
み処理を行うことなく、任意の周波数のパルス信号を出
力信号として発生させることができるという効果があ
り、その結果、パルスモータ等の速度制御に使用でき
る。
【００２７】請求項２の発明は、請求項１の発明におい
て、前記データ及び前記加減算値が小数値を含むので、
出力信号の周波数を一定範囲で段階的に変化させる場
合、前記加減算値を小数値で変化させることにより、加
減速時間を自由に変化させることができるという効果が
ある。
て、前記データ及び前記加減算値が小数値を含むので、
出力信号の周波数を一定範囲で段階的に変化させる場
合、前記加減算値を小数値で変化させることにより、加
減速時間を自由に変化させることができるという効果が
ある。
【図１】実施の形態を示すブロック図である。
【図２】実施の形態の動作説明図である。
【図３】実施の形態の要部を示す回路構成図である。
【図４】実施の形態のパルス発生回路での加減速時間の
説明図である。
説明図である。
【図５】実施の形態のパルス発生回路での加減速時間の
説明図である。
説明図である。
【図６】従来例を示すブロック図である。
【図７】同上の要部の回路構成図である。
【図８】同上の動作説明図である。
【図９】従来例の動作説明図である。
１ 分周回路 ２ 加減速回路 ３ データレジスタ制御部 ４ 加減算器 ５ 加減算値レジスタ ６ 初期値設定レジスタ ７ タイミング発生回路 ８ タイミングレジスタ Ｆｂ 基本クロック信号 Ｆｃ 基準クロック信号 Ｆout 出力信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年６月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】ここで、加減速回路２の出力信号Ｆout の
周波数は、データレジスタ制御部３に設定された入力さ
れるデータに基づいて決定され、データレジスタ制御部
３のデータの値の変化にともなって変化する。データレ
ジスタ制御部３は初期値レジスタ６で設定されたデータ
Ｓｃを起動周波数ｆs を決定するためのデータとして取
り込み、以降、タイミング発生回路７からの加減算要求
信号Ｓｒを受けとると、加減算器４での演算結果を読み
込む。例えば、図３に示す回路では、データレジスタ制
御部３の出力端子Ｎ3 Ｎ2 Ｎ1Ｎ0 から４ビット信号が
加減速回路２へ入力される。加減速回路２は、データレ
ジスタ制御部３から受け取るデータＡｃがＮ3 Ｎ2 Ｎ1
Ｎ0 ＝“１１１１”の時、即ち、「１５」の時、目標周
波数（最高周波数）ｆp のパルス（出力信号Ｆou t ）を
出力する。ところで、データレジスタ制御部３から加減
算器４へ入力される信号は、Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＮａＮｂ
からなり、Ｎ3 Ｎ2 Ｎ1 Ｎ0 はデータの整数部であり、
ＮａＮｂはデータの小数部である。例えば、「１．２
５」は、 Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＝“０００１” Ｎa Ｎb ＝“０１” で表現される。
周波数は、データレジスタ制御部３に設定された入力さ
れるデータに基づいて決定され、データレジスタ制御部
３のデータの値の変化にともなって変化する。データレ
ジスタ制御部３は初期値レジスタ６で設定されたデータ
Ｓｃを起動周波数ｆs を決定するためのデータとして取
り込み、以降、タイミング発生回路７からの加減算要求
信号Ｓｒを受けとると、加減算器４での演算結果を読み
込む。例えば、図３に示す回路では、データレジスタ制
御部３の出力端子Ｎ3 Ｎ2 Ｎ1Ｎ0 から４ビット信号が
加減速回路２へ入力される。加減速回路２は、データレ
ジスタ制御部３から受け取るデータＡｃがＮ3 Ｎ2 Ｎ1
Ｎ0 ＝“１１１１”の時、即ち、「１５」の時、目標周
波数（最高周波数）ｆp のパルス（出力信号Ｆou t ）を
出力する。ところで、データレジスタ制御部３から加減
算器４へ入力される信号は、Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＮａＮｂ
からなり、Ｎ3 Ｎ2 Ｎ1 Ｎ0 はデータの整数部であり、
ＮａＮｂはデータの小数部である。例えば、「１．２
５」は、 Ｎ3 Ｎ2 Ｎ1 Ｎ0 ＝“０００１” Ｎa Ｎb ＝“０１” で表現される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】加減算値レジスタ５は、データレジスタ制
御部３から加減算器４に入力されるデータに加算又は減
算する値を格納するレジスタであり、加減算値レジスタ
５の値は、例えば、設定可能範囲が１以上２以下（２進
数小数点以下第２まで有効）となっている。本パルス発
生回路では、加減算値レジスタ５の値によって、起動周
波数ｆs から目標周波数ｆp までの加減算段数が決定さ
れる。加減速段数は、例えば、加減算値レジスタ５の値
を「１」とした時、目標周波数ｆp までは１５段とな
り、また、加減算値レジスタ５の値が「１．２５」の時
は１２段となる。
御部３から加減算器４に入力されるデータに加算又は減
算する値を格納するレジスタであり、加減算値レジスタ
５の値は、例えば、設定可能範囲が１以上２以下（２進
数小数点以下第２まで有効）となっている。本パルス発
生回路では、加減算値レジスタ５の値によって、起動周
波数ｆs から目標周波数ｆp までの加減算段数が決定さ
れる。加減速段数は、例えば、加減算値レジスタ５の値
を「１」とした時、目標周波数ｆp までは１５段とな
り、また、加減算値レジスタ５の値が「１．２５」の時
は１２段となる。
Claims (2)
- 【請求項１】 出力信号の周波数を決定するデータが設
定されるデータレジスタ制御部と、基本クロック信号が
入力され前記データレジスタ制御部から入力される前記
データに基づいて所望の周波数のパルス信号を出力する
加減速回路と、前記データレジスタ制御部へ加減算要求
信号を送信するタイミング発生回路と、前記加減算要求
信号の周期を決定する値が設定されるタイミングレジス
タと、前記データレジスタ制御部の前記データを変化さ
せる値を決定する加減算値が設定される加減算値レジス
タと、前記データレジスタ制御部の前記データと前記加
減算値とで加算または減算の演算を行い演算結果を前記
データレジスタ制御部へ入力する加減算器とを備えて成
ることを特徴とするパルス発生回路。 - 【請求項２】 前記データ及び前記加減算値が小数値を
含むことを特徴とする請求項１記載のパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308022A JPH09148896A (ja) | 1995-11-27 | 1995-11-27 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7308022A JPH09148896A (ja) | 1995-11-27 | 1995-11-27 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148896A true JPH09148896A (ja) | 1997-06-06 |
Family
ID=17975953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7308022A Pending JPH09148896A (ja) | 1995-11-27 | 1995-11-27 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148896A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153813A (ja) * | 2002-10-09 | 2004-05-27 | Fuji Electric Fa Components & Systems Co Ltd | パルス発生装置、パルス発生方法、制御プログラム、並びに、記憶媒体 |
| WO2004077651A1 (ja) * | 2003-02-28 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | モータ制御装置 |
| JP2008092619A (ja) * | 2006-09-29 | 2008-04-17 | Casio Comput Co Ltd | モータ駆動制御装置、デジタルカメラ及びモータ駆動制御プログラム |
| US7913102B2 (en) | 2006-11-29 | 2011-03-22 | Konica Minolta Business Technologies, Inc. | Variable frequency clock output circuit and apparatus, motor driving apparatus, and image forming apparatus |
-
1995
- 1995-11-27 JP JP7308022A patent/JPH09148896A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153813A (ja) * | 2002-10-09 | 2004-05-27 | Fuji Electric Fa Components & Systems Co Ltd | パルス発生装置、パルス発生方法、制御プログラム、並びに、記憶媒体 |
| WO2004077651A1 (ja) * | 2003-02-28 | 2004-09-10 | Matsushita Electric Industrial Co., Ltd. | モータ制御装置 |
| JP2008092619A (ja) * | 2006-09-29 | 2008-04-17 | Casio Comput Co Ltd | モータ駆動制御装置、デジタルカメラ及びモータ駆動制御プログラム |
| US7913102B2 (en) | 2006-11-29 | 2011-03-22 | Konica Minolta Business Technologies, Inc. | Variable frequency clock output circuit and apparatus, motor driving apparatus, and image forming apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |