JP2562371B2 - アナログ多機能電子時計 - Google Patents
アナログ多機能電子時計Info
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- JP2562371B2 JP2562371B2 JP2006542A JP654290A JP2562371B2 JP 2562371 B2 JP2562371 B2 JP 2562371B2 JP 2006542 A JP2006542 A JP 2006542A JP 654290 A JP654290 A JP 654290A JP 2562371 B2 JP2562371 B2 JP 2562371B2
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- motor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のステップモータと、ROM、RAMを搭載
したCPU方式のアナログ多機能電子時計のステップモー
タ駆動制御方式に関するものである。
したCPU方式のアナログ多機能電子時計のステップモー
タ駆動制御方式に関するものである。
［発明の概要］ 本発明は、複数のステップモータで通常の時、分、秒
以外の表示も可能としたROM、RAMを搭載したCPU方式の
アナログ多機能電子時計において、駆動するステップモ
ータを選択する駆動モータ選択回路と、駆動パルス数を
設定するパルス数設定回路と、駆動パルスを発生させる
駆動パルス発生回路と、駆動パルス数設定データをディ
クリメントするダウンパルス発生回路と、パルス数設定
データが０になるのを検出する０検出回路と、０検出回
路の出力によりCPUに対し割込信号を出力させる割込制
御回路とを備えたことにより、ソフト処理時間の低減と
ソフト処理能力アップを図り、より多彩な運針の表現を
可能とするものである。
以外の表示も可能としたROM、RAMを搭載したCPU方式の
アナログ多機能電子時計において、駆動するステップモ
ータを選択する駆動モータ選択回路と、駆動パルス数を
設定するパルス数設定回路と、駆動パルスを発生させる
駆動パルス発生回路と、駆動パルス数設定データをディ
クリメントするダウンパルス発生回路と、パルス数設定
データが０になるのを検出する０検出回路と、０検出回
路の出力によりCPUに対し割込信号を出力させる割込制
御回路とを備えたことにより、ソフト処理時間の低減と
ソフト処理能力アップを図り、より多彩な運針の表現を
可能とするものである。
［従来の技術］ 従来のROM、RAMを搭載したCPU方式のアナログ多機能
電子時計のステップモータ駆動制御方式は、分周段のタ
イミング信号による割込処理を利用し、モータ駆動パル
スを出力する方式をとっていた。例えば、32HZ周期でモ
ータ駆動パルスを出力する場合は、分周段の32HZ信号で
CPUに対し割込信号が出力され、その割込処理の中でモ
ータ駆動パルス発生回路を動作させモータ駆動を行って
いた。
電子時計のステップモータ駆動制御方式は、分周段のタ
イミング信号による割込処理を利用し、モータ駆動パル
スを出力する方式をとっていた。例えば、32HZ周期でモ
ータ駆動パルスを出力する場合は、分周段の32HZ信号で
CPUに対し割込信号が出力され、その割込処理の中でモ
ータ駆動パルス発生回路を動作させモータ駆動を行って
いた。
［発明が解決しようとする課題］ 上記のステップモータ駆動制御方式においては、次の
ような課題を有していた。
ような課題を有していた。
１）モータ駆動処理は、分周段のタイミング信号による
割込処理を利用していたため、時計の計時処理やKEY処
理などの他のソフト処理時間の影響をうけやすく、他の
ソフト処理時間がかかる場合は、規則正しい周期で駆動
パルスを出力できなくなる。
割込処理を利用していたため、時計の計時処理やKEY処
理などの他のソフト処理時間の影響をうけやすく、他の
ソフト処理時間がかかる場合は、規則正しい周期で駆動
パルスを出力できなくなる。
２）モード遷移時間を短縮し、より多彩な運針の表現を
可能とするためには、ステップモータをより高速に駆動
する必要がある。従来の駆動制御方式では高速のタイミ
ング割込が必要となり、ソフト処理時間も短くなるた
め、高速駆動には不向きである。
可能とするためには、ステップモータをより高速に駆動
する必要がある。従来の駆動制御方式では高速のタイミ
ング割込が必要となり、ソフト処理時間も短くなるた
め、高速駆動には不向きである。
いづれもモータ駆動のソフト処理能力の問題であり、
駆動するステップモータの数が増し、表現方法も多彩に
なる場合はモータ駆動制御方式の改善が必要になる。
駆動するステップモータの数が増し、表現方法も多彩に
なる場合はモータ駆動制御方式の改善が必要になる。
［発明の目的］ 本発明の目的は、複数のステップモータを有するアナ
ログ多機能電子時計において、モータ駆動を行う際のソ
フト処理時間の低減とソフト処理能力アップを図り、よ
り多彩な運針の表現が可能なアナログ多機能電子時計を
提供することにある。
ログ多機能電子時計において、モータ駆動を行う際のソ
フト処理時間の低減とソフト処理能力アップを図り、よ
り多彩な運針の表現が可能なアナログ多機能電子時計を
提供することにある。
［課題を解決するための手段］ 上記課題を解決するために本発明においては、ステッ
プモータの駆動を分周段のタイミング信号による割込処
理で行える他に、設定したパルス数を出力した後に発生
するモータ駆動用割込においても行えるように割込制御
回路を備え、高速のモータ駆動に対応可能とした。ま
た、設定したパルス数を出力した後、駆動モータ選択回
路のモータ選択データをクリアするクリア手段と、選択
されたモータが駆動中であるかを判断できる駆動判別手
段とを備え、ソフト処理の低減化を図った。
プモータの駆動を分周段のタイミング信号による割込処
理で行える他に、設定したパルス数を出力した後に発生
するモータ駆動用割込においても行えるように割込制御
回路を備え、高速のモータ駆動に対応可能とした。ま
た、設定したパルス数を出力した後、駆動モータ選択回
路のモータ選択データをクリアするクリア手段と、選択
されたモータが駆動中であるかを判断できる駆動判別手
段とを備え、ソフト処理の低減化を図った。
［作用］ 上記の様な構成要素を備えることにより、ステップモ
ータ駆動パルスを複数まとめて出力するような場合は、
駆動に必要なパルス数をあらかじめセットし駆動するモ
ータを選択することにより自動的にモータ駆動パルスが
出力されることになる。また、出力された後の割込処理
で再度パルス数の設定を行うことにより、高速なモータ
の連続駆動が可能になった。ソフト処理時間の点におい
ても、一パルス毎に駆動処理を行わないため処理時間が
短縮されるようになった。
ータ駆動パルスを複数まとめて出力するような場合は、
駆動に必要なパルス数をあらかじめセットし駆動するモ
ータを選択することにより自動的にモータ駆動パルスが
出力されることになる。また、出力された後の割込処理
で再度パルス数の設定を行うことにより、高速なモータ
の連続駆動が可能になった。ソフト処理時間の点におい
ても、一パルス毎に駆動処理を行わないため処理時間が
短縮されるようになった。
［実施例］ 以下、本発明の実施例を図面をもとに詳細に説明す
る。
る。
第１図は、本発明によるアナログ多機能電子時計のシ
ステムブロック図である。第１図において、システムク
ロック発生回路２は、発振回路１の出力する出力信号を
入力してシステムクロック信号を出力する。CPU3は、シ
ステムクロック発生回路２の出力するシステムクロック
信号を入力して各種の演算処理を行う。
ステムブロック図である。第１図において、システムク
ロック発生回路２は、発振回路１の出力する出力信号を
入力してシステムクロック信号を出力する。CPU3は、シ
ステムクロック発生回路２の出力するシステムクロック
信号を入力して各種の演算処理を行う。
ROM4は、システムの動作の手順のプログラミングを記
憶する。RAM5は、各種のデータを記憶する。外部入力手
段６は、各種の操作を行う。割込制御回路７は、CPU3に
対して割込信号を発生させる。
憶する。RAM5は、各種のデータを記憶する。外部入力手
段６は、各種の操作を行う。割込制御回路７は、CPU3に
対して割込信号を発生させる。
タイマ回路８は、時計の計時に必要な１ヘルツ信号の
分周動作を行う。ステップモータ駆動制御手段９は、ス
テップモータの動作を制御する。
分周動作を行う。ステップモータ駆動制御手段９は、ス
テップモータの動作を制御する。
それぞれの信号はアドレスバス10とデータバス11を介
して伝達される。更に本発明の特徴であるステップモー
タ駆動制御手段９は、複数あるステップモータのうちど
のモータを駆動するかを選択する駆動モータ選択回路12
と、駆動パルス数を設定するパルス数設定回路13と、駆
動パルスを発生させる駆動パルス発生回路15と、駆動パ
ルス発生回路15から駆動パルスが出力される毎に、パル
ス数設定回路13のデータをディクリメントさせるダウン
パルス発生回路16と、パルス数設定回路13のデータが０
になるのを検出する０検出回路14と、モータドライバ17
とで構成されている。また、割込制御回路７は、０検出
回路14の出力をうけCPU3に対し割込信号を発生させるモ
ータ駆動割込制御回路を含んでいる。
して伝達される。更に本発明の特徴であるステップモー
タ駆動制御手段９は、複数あるステップモータのうちど
のモータを駆動するかを選択する駆動モータ選択回路12
と、駆動パルス数を設定するパルス数設定回路13と、駆
動パルスを発生させる駆動パルス発生回路15と、駆動パ
ルス発生回路15から駆動パルスが出力される毎に、パル
ス数設定回路13のデータをディクリメントさせるダウン
パルス発生回路16と、パルス数設定回路13のデータが０
になるのを検出する０検出回路14と、モータドライバ17
とで構成されている。また、割込制御回路７は、０検出
回路14の出力をうけCPU3に対し割込信号を発生させるモ
ータ駆動割込制御回路を含んでいる。
次に第１図を用いてシステムの簡単な動作について説
明する。タイマ回路８より時計の計時に必要な1HZの信
号が割込制御回路７に入力されCPU3に対し割込信号が出
力され割込動作が開始される。割込動作では、最初にRO
M4のアドレスが決定されプログラミングデータがデータ
バス11にのりCPU3に送られる。CPU3では、プログラミン
グデータを解読し、各種演算処理が行われる。計時処理
では、1HZの割込毎にRAM5に割り付けられている秒カウ
ンタをインクリメントし、再度RAM5に記憶させるととも
に、ステップモータ駆動制御手段９を動作させ秒表示を
行っている。
明する。タイマ回路８より時計の計時に必要な1HZの信
号が割込制御回路７に入力されCPU3に対し割込信号が出
力され割込動作が開始される。割込動作では、最初にRO
M4のアドレスが決定されプログラミングデータがデータ
バス11にのりCPU3に送られる。CPU3では、プログラミン
グデータを解読し、各種演算処理が行われる。計時処理
では、1HZの割込毎にRAM5に割り付けられている秒カウ
ンタをインクリメントし、再度RAM5に記憶させるととも
に、ステップモータ駆動制御手段９を動作させ秒表示を
行っている。
次に、本発明の特徴であるステップモータ駆動制御手
段９の動作について説明する。
段９の動作について説明する。
第２図は第１図に示したパルス数設定回路13と、０検
出回路14の詳細な回路図である。第２図において、プリ
セッタブルダウンカウンタ20は、フリップフロップ24及
びゲート回路21、22、23で構成されている。プログラム
のライト信号とデータバス11上のデータによりフリップ
フロップ24のセット又はリセットを行なっている。ま
た、M0DOWN信号の立ち下がりでディクリメントされる。
この例では、プリセッタブルダウンカウンタ20を４段接
続してあるため、最大15までパルス数を設定可能であ
る。３ステートバッファ25は、プログラムのリード信号
によりそれぞれのカウンタの値をデータバス11に送るこ
とにより、モータ駆動の途中において駆動していない残
りのパルス数を判断する事ができる。ゲート回路26は、
４つのカウンタのデータがともに０となるのを検出する
ものである。
出回路14の詳細な回路図である。第２図において、プリ
セッタブルダウンカウンタ20は、フリップフロップ24及
びゲート回路21、22、23で構成されている。プログラム
のライト信号とデータバス11上のデータによりフリップ
フロップ24のセット又はリセットを行なっている。ま
た、M0DOWN信号の立ち下がりでディクリメントされる。
この例では、プリセッタブルダウンカウンタ20を４段接
続してあるため、最大15までパルス数を設定可能であ
る。３ステートバッファ25は、プログラムのリード信号
によりそれぞれのカウンタの値をデータバス11に送るこ
とにより、モータ駆動の途中において駆動していない残
りのパルス数を判断する事ができる。ゲート回路26は、
４つのカウンタのデータがともに０となるのを検出する
ものである。
第３図は、第１図に示した駆動モータ選択回路12の詳
細な回路図であり、どのモータが駆動中であるかを判別
できる駆動判別手段、および第２図に示したパルス設定
回路13に設定されたパルス数を出力後、各モータの選択
データを自動的にクリアするクリア手段を含んだ回路図
である。第３図に示すモータ選択回路30は、１モータに
対する選択回路で、ラッチ31およびゲート回路32、33、
３ステートバッファ34で構成されている。モータを駆動
するときは“1"を、停止させるときは“0"をデータバス
11に乗せることにより、ラッチ31にデータが書き込まれ
る。ただし、ゲート回路32により０検出回路26の出力が
“0"であるときは、データバス11のデータを読み込まな
い事になる。ゲート回路33は、後に説明する駆動パルス
発生回路15で作成される各モータのEND信号により、ラ
ッチ31のデータをクリアするものである。各モータのEN
D信号は、０検出回路26の出力が“0"でかつモータ駆動
パルスが出力された直後に出力される信号であるため、
各モータの駆動動作が終了した時点でラッチ31のモータ
選択データをクリアしている。これらの動作が、クリア
手段である。したがってラッチ31には、モータ駆動が行
われている間“1"がラッチされており、これを３ステー
トバッファ34で読み出すことによりどのモータが駆動中
であるかを判別できる。この動作が駆動判別手段であ
る。ゲート回路35は、いづれか１つのモータが選択され
ているとき“0"を出力するもので、次に述べる駆動パル
ス発生回路15を起動する機能がある。第７図のタイミン
グチャート図は、このクリア手段の動作を示している。
細な回路図であり、どのモータが駆動中であるかを判別
できる駆動判別手段、および第２図に示したパルス設定
回路13に設定されたパルス数を出力後、各モータの選択
データを自動的にクリアするクリア手段を含んだ回路図
である。第３図に示すモータ選択回路30は、１モータに
対する選択回路で、ラッチ31およびゲート回路32、33、
３ステートバッファ34で構成されている。モータを駆動
するときは“1"を、停止させるときは“0"をデータバス
11に乗せることにより、ラッチ31にデータが書き込まれ
る。ただし、ゲート回路32により０検出回路26の出力が
“0"であるときは、データバス11のデータを読み込まな
い事になる。ゲート回路33は、後に説明する駆動パルス
発生回路15で作成される各モータのEND信号により、ラ
ッチ31のデータをクリアするものである。各モータのEN
D信号は、０検出回路26の出力が“0"でかつモータ駆動
パルスが出力された直後に出力される信号であるため、
各モータの駆動動作が終了した時点でラッチ31のモータ
選択データをクリアしている。これらの動作が、クリア
手段である。したがってラッチ31には、モータ駆動が行
われている間“1"がラッチされており、これを３ステー
トバッファ34で読み出すことによりどのモータが駆動中
であるかを判別できる。この動作が駆動判別手段であ
る。ゲート回路35は、いづれか１つのモータが選択され
ているとき“0"を出力するもので、次に述べる駆動パル
ス発生回路15を起動する機能がある。第７図のタイミン
グチャート図は、このクリア手段の動作を示している。
第４図は、第１図に示した駆動パルス発生回路15と、
ダウンパルス発生回路16の詳細な回路図である。第３図
では４モータ用のモータ選択回路が示されていたが、第
４図ではその中の１つのモータに対する駆動パルス発生
回路15と、ダウンパルス発生回路16を示している。ただ
し、前述したゲート回路35の出力により起動がかかる25
6HZの同期および分周回路40は４モータ共通である。こ
の同期回路40により、モータの駆動命令（M0SEL＝１）
を出力してから最大256HZの遅れで駆動パルスを出力す
ることができる。ゲート回路41は、ダウンパルス発生回
路16を示すもので、前述したパルス数設定回路13のデー
タをディクリメントする機能とモータ駆動パルスのスタ
ート信号を兼ねている。第７図にこのダウンパルス（M0
DOWN）と、モータ駆動パルス（M0OUT）を示す。ゲート
回路42は、第７図中の駆動パルスP1のタイミングを決定
し、ゲート回路44は、駆動パルスPRのデューティを決定
し、ゲート回路43は、駆動パルス（P1＋PR）の長さを決
定するものである。またゲート回路45は、前述したモー
タ選択回路12の選択データをクリアするクリア信号を作
成している。以上のような動作によりモータの駆動パル
ス（M0OUT）が作成されモータドライバ17に送られる。
ダウンパルス発生回路16の詳細な回路図である。第３図
では４モータ用のモータ選択回路が示されていたが、第
４図ではその中の１つのモータに対する駆動パルス発生
回路15と、ダウンパルス発生回路16を示している。ただ
し、前述したゲート回路35の出力により起動がかかる25
6HZの同期および分周回路40は４モータ共通である。こ
の同期回路40により、モータの駆動命令（M0SEL＝１）
を出力してから最大256HZの遅れで駆動パルスを出力す
ることができる。ゲート回路41は、ダウンパルス発生回
路16を示すもので、前述したパルス数設定回路13のデー
タをディクリメントする機能とモータ駆動パルスのスタ
ート信号を兼ねている。第７図にこのダウンパルス（M0
DOWN）と、モータ駆動パルス（M0OUT）を示す。ゲート
回路42は、第７図中の駆動パルスP1のタイミングを決定
し、ゲート回路44は、駆動パルスPRのデューティを決定
し、ゲート回路43は、駆動パルス（P1＋PR）の長さを決
定するものである。またゲート回路45は、前述したモー
タ選択回路12の選択データをクリアするクリア信号を作
成している。以上のような動作によりモータの駆動パル
ス（M0OUT）が作成されモータドライバ17に送られる。
第５図は、モータドライバ17を示すドライバ回路であ
る。フリップフロップ50の出力は、第４図に示した駆動
パルスの長さをあらわすM0BSY信号により反転し、イン
バータ回路52、53のいづれの方向からモータ駆動パルス
M0OUTを出力するかを決定している。
る。フリップフロップ50の出力は、第４図に示した駆動
パルスの長さをあらわすM0BSY信号により反転し、イン
バータ回路52、53のいづれの方向からモータ駆動パルス
M0OUTを出力するかを決定している。
第６図は、第１図に示した割込制御回路７に含まれる
モータ駆動割込制御回路図である。ラッチ60は、プログ
ラムにより制御可能であり、ゲート回路62と供に、モー
タ駆動割込をイネーブルにするかディスイネーブルにす
るかの選択機能を行っている。モータ駆動割込は、０検
出回路26の出力であるM0DT0信号の立ち下がりでフリッ
プフロップ61をセットすることにより行われる。M0DT0
信号は、パルス数設定回路13のデータをM0DOWN信号によ
りディクリメントした結果、データが全て０である時立
ち下がる信号である。したがって、モータ駆動割込信号
INTが出力されるタイミングは、最後の駆動パルスが出
力されはじめるM0DOWNの立ち下がりである。
モータ駆動割込制御回路図である。ラッチ60は、プログ
ラムにより制御可能であり、ゲート回路62と供に、モー
タ駆動割込をイネーブルにするかディスイネーブルにす
るかの選択機能を行っている。モータ駆動割込は、０検
出回路26の出力であるM0DT0信号の立ち下がりでフリッ
プフロップ61をセットすることにより行われる。M0DT0
信号は、パルス数設定回路13のデータをM0DOWN信号によ
りディクリメントした結果、データが全て０である時立
ち下がる信号である。したがって、モータ駆動割込信号
INTが出力されるタイミングは、最後の駆動パルスが出
力されはじめるM0DOWNの立ち下がりである。
［発明の効果］ 以上説明してきたように、本発明によるステップモー
タの駆動制御手段は、モータ駆動を各モータ毎に複数パ
ルスまとめて行うことができ、モータ駆動割込を利用す
ればソフトの処理時間を飛躍的に減少させることができ
るようになった。これにより、従来に比べ多モータを使
用した多彩な運針の表現が可能となる点での効果は非常
に大きい。また、低消費電力化の効果も有するようにな
り時計の薄型化、小型化にも寄与している。
タの駆動制御手段は、モータ駆動を各モータ毎に複数パ
ルスまとめて行うことができ、モータ駆動割込を利用す
ればソフトの処理時間を飛躍的に減少させることができ
るようになった。これにより、従来に比べ多モータを使
用した多彩な運針の表現が可能となる点での効果は非常
に大きい。また、低消費電力化の効果も有するようにな
り時計の薄型化、小型化にも寄与している。
第１図は、本発明によるアナログ多機能電子時計のシス
テムブロック図、第２図は、パルス数設定回路および０
検出回路図、第３図は、駆動モータ選択回路図、第４図
は、駆動パルス発生回路およびダウンパルス発生回路
図、第５図は、モータドライバ回路図、第６図は、モー
タ駆動割込制御回路図、第７図は、ステップモータ駆動
制御のタイミングチャート図である。 １……発振回路 ２……システムクロック発生回路 ３……CPU ４……ROM ５……RAM ６……外部入力手段 ７……割込制御回路 ８……タイマ回路 ９……ステップモータ駆動制御手段 10……アドレスバス 11……データバス 12……駆動モータ選択回路 13……パルス数設定回路 14……０検出回路 15……駆動パルス発生回路 16……ダウンパルス発生回路 17……モータドライバ 20……プリセッタブルダウンカウンタ 21、22、23、26……ゲート回路 24……フリップフロップ 25……３ステートバッファ 30……モータ選択回路 31……ラッチ 32、33、35……ゲート回路 34……３ステートバッファ 40……256HZの同期、分周回路 41、42、43、44、45……ゲート回路 50……フリップフロップ 51……ステップモータ 52、53……インバータ回路 60……ラッチ 61……フリップフロップ 62……ゲート回路
テムブロック図、第２図は、パルス数設定回路および０
検出回路図、第３図は、駆動モータ選択回路図、第４図
は、駆動パルス発生回路およびダウンパルス発生回路
図、第５図は、モータドライバ回路図、第６図は、モー
タ駆動割込制御回路図、第７図は、ステップモータ駆動
制御のタイミングチャート図である。 １……発振回路 ２……システムクロック発生回路 ３……CPU ４……ROM ５……RAM ６……外部入力手段 ７……割込制御回路 ８……タイマ回路 ９……ステップモータ駆動制御手段 10……アドレスバス 11……データバス 12……駆動モータ選択回路 13……パルス数設定回路 14……０検出回路 15……駆動パルス発生回路 16……ダウンパルス発生回路 17……モータドライバ 20……プリセッタブルダウンカウンタ 21、22、23、26……ゲート回路 24……フリップフロップ 25……３ステートバッファ 30……モータ選択回路 31……ラッチ 32、33、35……ゲート回路 34……３ステートバッファ 40……256HZの同期、分周回路 41、42、43、44、45……ゲート回路 50……フリップフロップ 51……ステップモータ 52、53……インバータ回路 60……ラッチ 61……フリップフロップ 62……ゲート回路
Claims (2)
- 【請求項１】時計の動作等の演算処理を割込処理により
行う演算処理手段と、前記演算処理手段の出力する出力
信号により複数のステップモータを駆動する信号を出力
するステップモータ駆動回路と、前記ステップモータ駆
動回路の出力する出力信号により動作する複数のステッ
プモータと、を有するアナログ多機能電子時計におい
て、前記複数のステップモータのいずれを駆動するかを
選択する駆動モータ選択回路と、前記ステップモータの
駆動パルス数を設定するパルス数設定回路と、前記ステ
ップモータの駆動パルスを出力する駆動パルス発生回路
と、前記駆動パルス発生回路が駆動パルスを出力する毎
に前記パルス数設定回路のデータをディクリメントさせ
るダウンパルス発生回路と、前記パルス数設定回路のデ
ータが０になるのを検出する０検出回路と、前記０検出
回路の出力する出力信号により前記演算処理手段に割込
信号を出力し前記演算処理手段の動作を再開させる割込
制御回路と、を有することを特徴とするアナログ多機能
電子時計。 - 【請求項２】前記駆動モータ選択回路が、選択したモー
タが駆動中であることを判断する駆動判別手段と、前記
パルス数設定回路が設定したパルス数を出力した後に前
記駆動モータ選択回路のそれぞれのモータを選択したデ
ータをクリアするクリア手段と、を有する請求項１記載
のアナログ多機能電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006542A JP2562371B2 (ja) | 1990-01-16 | 1990-01-16 | アナログ多機能電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006542A JP2562371B2 (ja) | 1990-01-16 | 1990-01-16 | アナログ多機能電子時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211489A JPH03211489A (ja) | 1991-09-17 |
| JP2562371B2 true JP2562371B2 (ja) | 1996-12-11 |
Family
ID=11641231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006542A Expired - Lifetime JP2562371B2 (ja) | 1990-01-16 | 1990-01-16 | アナログ多機能電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562371B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (2)
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-
1990
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| Publication number | Publication date |
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