JPH09198193A - ディジタル／アナログ変換器のインタフェース装置 - Google Patents
ディジタル／アナログ変換器のインタフェース装置Info
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- JPH09198193A JPH09198193A JP8350854A JP35085496A JPH09198193A JP H09198193 A JPH09198193 A JP H09198193A JP 8350854 A JP8350854 A JP 8350854A JP 35085496 A JP35085496 A JP 35085496A JP H09198193 A JPH09198193 A JP H09198193A
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Abstract
(57)【要約】
【課題】 ＤＡＣのインタフェース装置を提供する。
【解決手段】 ディジタル／アナログ変換器とディジタ
ル／アナログ変換器を要求する装備をインタフェースす
るためのディジタル／アナログ変換器のインタフェース
装置において、並列ディジタルデータを入力して貯蔵し
た後、第１、第２制御信号に応答して出力するデータ入
力手段と、データ入力手段から入力されたデータを第
１、第２フォーマット制御信号及び左右信号に応答して
選択的に出力するデータ出力手段と、システムクロック
発生手段と、ビットクロック発生手段と、制御クロック
発生手段と、ワードクロック発生手段と、ロードクロッ
ク発生手段と、第１のＯＲゲートとを備えている。これ
により、ＤＡＣのデータフォーマットに問わず、ＤＡＣ
を要求する装置が所望のＤＡＣを外部に装着して使用可
能にする。
ル／アナログ変換器を要求する装備をインタフェースす
るためのディジタル／アナログ変換器のインタフェース
装置において、並列ディジタルデータを入力して貯蔵し
た後、第１、第２制御信号に応答して出力するデータ入
力手段と、データ入力手段から入力されたデータを第
１、第２フォーマット制御信号及び左右信号に応答して
選択的に出力するデータ出力手段と、システムクロック
発生手段と、ビットクロック発生手段と、制御クロック
発生手段と、ワードクロック発生手段と、ロードクロッ
ク発生手段と、第１のＯＲゲートとを備えている。これ
により、ＤＡＣのデータフォーマットに問わず、ＤＡＣ
を要求する装置が所望のＤＡＣを外部に装着して使用可
能にする。
Description
【０００１】
【発明の属する技術分野】本発明はインタフェース回路
に係り、特にディジタル／アナログ変換器（ＤＡＣ）と
該ＤＡＣを用いる装備をインタフェースするＤＡＣイン
タフェース装置に関する。
に係り、特にディジタル／アナログ変換器（ＤＡＣ）と
該ＤＡＣを用いる装備をインタフェースするＤＡＣイン
タフェース装置に関する。
【０００２】
【従来の技術】従来のＤＡＣを要求する装備は、その装
備の外部にＤＡＣを装着してＤＡＣのデータフォーマッ
トに応じてその装備の内部にＤＡＣとインタフェースす
る回路を設計する。しかしながら、内部に設計されるＤ
ＡＣインタフェース回路は通常一つのフォーマットに固
定しており、外部に装着されるＤＡＣとインタフェース
するようになっている。
備の外部にＤＡＣを装着してＤＡＣのデータフォーマッ
トに応じてその装備の内部にＤＡＣとインタフェースす
る回路を設計する。しかしながら、内部に設計されるＤ
ＡＣインタフェース回路は通常一つのフォーマットに固
定しており、外部に装着されるＤＡＣとインタフェース
するようになっている。
【０００３】この場合、外部に装着するＤＡＣを変更し
ようとするとき、データフォーマットの不一致によりＤ
ＡＣの変更が不可能になるという問題がある。
ようとするとき、データフォーマットの不一致によりＤ
ＡＣの変更が不可能になるという問題がある。
【０００４】
【発明が解決しようとする課題】本発明の目的は従来の
問題点を解決するため、各種のＤＡＣとそのＤＡＣを用
いる装備をインタフェースするためにこれらの間のデー
タフォーマットをインタフェースするＤＡＣインタフェ
ース装置を提供するにある。
問題点を解決するため、各種のＤＡＣとそのＤＡＣを用
いる装備をインタフェースするためにこれらの間のデー
タフォーマットをインタフェースするＤＡＣインタフェ
ース装置を提供するにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、ディジタル／アナログ変換器と前記ディジタル／ア
ナログ変換器を要求する装備をインタフェースするため
の本発明によるディジタル／アナログ変換器のインタフ
ェース装置は、データローディング信号に応答して並列
ディジタルデータを前記装備から入力して貯蔵した後、
第１、第２制御信号に応答して出力するデータ入力手段
と、前記データ入力手段から入力されたデータを第１、
第２フォーマット制御信号及び左右信号に応答して選択
的に出力するデータ出力手段と、前記ディジタル／アナ
ログ変換器のインタフェース装置の主クロックを発生す
るシステムクロック発生手段と、フォーマット制御信号
に応答して前記主クロックを分周し、分周した前記主ク
ロックを反転するビットクロック発生手段と、前記分周
した主クロックを分周して第１乃至第６制御クロックを
発生する制御クロック発生手段と、前記第１乃至第４制
御クロック及び反転した第４制御信号を入力して左ブロ
ッキング信号及び右ブロッキング信号を発生し、前記第
１、第２フォーマット制御信号及び前記フォーマット制
御信号に応答して前記左ブロッキング信号及び右ブロッ
キング信号のうちいずれか一つを選択し、選択した信号
を前記データ出力手段からデータが前記ディジタル／ア
ナログ変換器に出力するように制御する第４制御信号と
して出力し、反転した前記第４信号と制御クロック信号
のうちいずれか一つを第３フォーマット制御信号に応じ
て選択して第３制御信号として出力するワードクロック
発生手段と、前記制御クロック及び前記分周した主クロ
ックを前記フォーマット制御信号に応答して前記第２制
御信号及び前記データローディング信号として出力する
ロードクロック発生手段と、前記第４制御信号と前記分
周した主クロックを論理和して前記第１制御信号として
出力する第１のＯＲゲートとを備え、前記フォーマット
制御信号は前記第２フォーマット制御信号と反転した前
記第１フォーマット制御信号とのＮＯＲゲート信号であ
り、前記左右信号は前記ディジタル／アナログ変換器に
出力されるデータを区分する信号であることを特徴とす
る。
に、ディジタル／アナログ変換器と前記ディジタル／ア
ナログ変換器を要求する装備をインタフェースするため
の本発明によるディジタル／アナログ変換器のインタフ
ェース装置は、データローディング信号に応答して並列
ディジタルデータを前記装備から入力して貯蔵した後、
第１、第２制御信号に応答して出力するデータ入力手段
と、前記データ入力手段から入力されたデータを第１、
第２フォーマット制御信号及び左右信号に応答して選択
的に出力するデータ出力手段と、前記ディジタル／アナ
ログ変換器のインタフェース装置の主クロックを発生す
るシステムクロック発生手段と、フォーマット制御信号
に応答して前記主クロックを分周し、分周した前記主ク
ロックを反転するビットクロック発生手段と、前記分周
した主クロックを分周して第１乃至第６制御クロックを
発生する制御クロック発生手段と、前記第１乃至第４制
御クロック及び反転した第４制御信号を入力して左ブロ
ッキング信号及び右ブロッキング信号を発生し、前記第
１、第２フォーマット制御信号及び前記フォーマット制
御信号に応答して前記左ブロッキング信号及び右ブロッ
キング信号のうちいずれか一つを選択し、選択した信号
を前記データ出力手段からデータが前記ディジタル／ア
ナログ変換器に出力するように制御する第４制御信号と
して出力し、反転した前記第４信号と制御クロック信号
のうちいずれか一つを第３フォーマット制御信号に応じ
て選択して第３制御信号として出力するワードクロック
発生手段と、前記制御クロック及び前記分周した主クロ
ックを前記フォーマット制御信号に応答して前記第２制
御信号及び前記データローディング信号として出力する
ロードクロック発生手段と、前記第４制御信号と前記分
周した主クロックを論理和して前記第１制御信号として
出力する第１のＯＲゲートとを備え、前記フォーマット
制御信号は前記第２フォーマット制御信号と反転した前
記第１フォーマット制御信号とのＮＯＲゲート信号であ
り、前記左右信号は前記ディジタル／アナログ変換器に
出力されるデータを区分する信号であることを特徴とす
る。
【０００６】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。
明の実施の形態を詳しく説明する。
【０００７】図１に示した本発明によるＤＡＣインタフ
ェース装置は、システムクロック発生部１０、ビットク
ロック発生部１２、制御クロック発生部１４、インバー
タ１６、ＮＯＲゲート１８、ワードクロック発生部２
０、インバータ２２、ＯＲゲート２４、ロードクロック
発生部２６、左右（Ｌ／Ｒ）クロック発生部２８、デー
タ入力部３０及びデータ出力部３２で構成される。
ェース装置は、システムクロック発生部１０、ビットク
ロック発生部１２、制御クロック発生部１４、インバー
タ１６、ＮＯＲゲート１８、ワードクロック発生部２
０、インバータ２２、ＯＲゲート２４、ロードクロック
発生部２６、左右（Ｌ／Ｒ）クロック発生部２８、デー
タ入力部３０及びデータ出力部３２で構成される。
【０００８】データ入力部３０はロードクロック発生部
２６から出力されるデータローディング信号ＤＬに応答
して入力端子ＩＮに入力されるＮビットの並列ディジタ
ルデータを入力して貯蔵し、ＯＲゲート２４とロードク
ロック発生部２６からそれぞれ出力される第１及び第２
制御信号Ｃ１，Ｃ２に応答して貯蔵されたデータをデー
タ出力部３２に出力する。
２６から出力されるデータローディング信号ＤＬに応答
して入力端子ＩＮに入力されるＮビットの並列ディジタ
ルデータを入力して貯蔵し、ＯＲゲート２４とロードク
ロック発生部２６からそれぞれ出力される第１及び第２
制御信号Ｃ１，Ｃ２に応答して貯蔵されたデータをデー
タ出力部３２に出力する。
【０００９】データ出力部３２はデータ入力部３０から
入力されたデータを第１、第２フォーマット制御信号Ｄ
Ａ１，ＤＡ２及び左右信号（Ｌ／Ｒ）に応答して選択的
に出力端子ＯＵＴ１を通して直列に出力する。システム
クロック発生部１０は本発明によるＤＡＣインタフェー
ス装置の主クロックを発生する役割を果たす。
入力されたデータを第１、第２フォーマット制御信号Ｄ
Ａ１，ＤＡ２及び左右信号（Ｌ／Ｒ）に応答して選択的
に出力端子ＯＵＴ１を通して直列に出力する。システム
クロック発生部１０は本発明によるＤＡＣインタフェー
ス装置の主クロックを発生する役割を果たす。
【００１０】ビットクロック発生部１２はＮＯＲゲート
１８から出力されるフォーマット制御信号ＦＣに応答し
て主クロックを分周し、分周した主クロックを反転して
ＤＡＣ（図示せず）が出力端子ＯＵＴ１を通して出力さ
れる直列データを入力するように制御する信号を出力端
子ＯＵＴ２を通して出力する。
１８から出力されるフォーマット制御信号ＦＣに応答し
て主クロックを分周し、分周した主クロックを反転して
ＤＡＣ（図示せず）が出力端子ＯＵＴ１を通して出力さ
れる直列データを入力するように制御する信号を出力端
子ＯＵＴ２を通して出力する。
【００１１】図１に示した制御クロック発生部１４は分
周した主クロックに応答してＤＡＣを制御するための制
御クロックを発生する機能を果たす。ワードクロック発
生部２０は制御クロックまたはインバータ２２を通して
反転される第４制御信号Ｃ４を第１、第２フォーマット
制御信号ＤＡ１，ＤＡ２及びフォーマット制御信号ＦＣ
に応答して選択して入力し、データ出力部３２からデー
タがＤＡＣに出力されるように制御する第３制御信号Ｃ
３を出力端子ＯＵＴ３を通して出力する一方、第４制御
信号Ｃ４をＯＲゲート２４にそれぞれ出力する。
周した主クロックに応答してＤＡＣを制御するための制
御クロックを発生する機能を果たす。ワードクロック発
生部２０は制御クロックまたはインバータ２２を通して
反転される第４制御信号Ｃ４を第１、第２フォーマット
制御信号ＤＡ１，ＤＡ２及びフォーマット制御信号ＦＣ
に応答して選択して入力し、データ出力部３２からデー
タがＤＡＣに出力されるように制御する第３制御信号Ｃ
３を出力端子ＯＵＴ３を通して出力する一方、第４制御
信号Ｃ４をＯＲゲート２４にそれぞれ出力する。
【００１２】ロードクロック発生部２６は制御クロック
及び分周した主クロックを入力し、入力した信号をフォ
ーマット制御信号ＦＣに応答して第２制御信号Ｃ２及び
データローディング信号ＤＬとして出力する機能を果た
す。第１のＯＲゲート２４は第４制御信号Ｃ４と分周し
た主クロックを論理和して第１制御信号Ｃ１をデータ入
力部３０に出力する。ここで、左右信号はＤＡＣに出力
されるデータを区分する信号を意味する。
及び分周した主クロックを入力し、入力した信号をフォ
ーマット制御信号ＦＣに応答して第２制御信号Ｃ２及び
データローディング信号ＤＬとして出力する機能を果た
す。第１のＯＲゲート２４は第４制御信号Ｃ４と分周し
た主クロックを論理和して第１制御信号Ｃ１をデータ入
力部３０に出力する。ここで、左右信号はＤＡＣに出力
されるデータを区分する信号を意味する。
【００１３】図２において、システムクロック発生部１
０は所定の周波数を有する信号を発生する発振部５０及
び発振部５０から出力される信号を所定の数に分周して
主クロックとして出力する分周部５２で構成される。
０は所定の周波数を有する信号を発生する発振部５０及
び発振部５０から出力される信号を所定の数に分周して
主クロックとして出力する分周部５２で構成される。
【００１４】ビットクロック発生部１２は、主クロック
をクロック入力し、その負の出力をデータ入力する第１
フリップフロップ５４と、第１フリップフロップ５４の
正の出力及び主クロックをフォーマット制御信号ＦＣに
応答して選択し、選択した信号を分周した主クロックと
して出力する第１マルチプレクサ（ＭＵＸ１）５６と、
分周した主クロックを反転して出力する第１インバータ
５７で構成されている。
をクロック入力し、その負の出力をデータ入力する第１
フリップフロップ５４と、第１フリップフロップ５４の
正の出力及び主クロックをフォーマット制御信号ＦＣに
応答して選択し、選択した信号を分周した主クロックと
して出力する第１マルチプレクサ（ＭＵＸ１）５６と、
分周した主クロックを反転して出力する第１インバータ
５７で構成されている。
【００１５】制御クロック発生部１４は分周した主クロ
ックをクロック入力してカウンティング動作を行い、カ
ウンティング値を第１，２，３，４，５及び第６制御ク
ロックとして出力端子Ｑ5，Ｑ4，Ｑ3，Ｑ2，Ｑ1及びＱ0
を通してそれぞれ出力するカウンタ１４で構成されてい
る。
ックをクロック入力してカウンティング動作を行い、カ
ウンティング値を第１，２，３，４，５及び第６制御ク
ロックとして出力端子Ｑ5，Ｑ4，Ｑ3，Ｑ2，Ｑ1及びＱ0
を通してそれぞれ出力するカウンタ１４で構成されてい
る。
【００１６】ワードクロック発生部２０は、第３及び第
４制御クロックを論理和して出力する第２のＯＲゲート
６２と、第２のＯＲゲート６２の出力と第２制御クロッ
クを論理積して出力する第１のＡＮＤゲート６４と、第
３及び第４制御クロックを論理積して出力する第２のＡ
ＮＤゲート６６と、第２のＡＮＤゲート６６の出力及び
第２制御クロックを反転論理和して出力するＮＯＲゲー
ト６８と、ＮＯＲゲート６８の出力、第１のＡＮＤゲー
ト６４の出力、第１レベルの値Ｖｓｓを第１、第２フォ
ーマット制御信号ＤＴ１，ＤＴ２に応答して選択的に出
力する第２マルチプレクサと、入力した反転した第４制
御信号Ｃ４及び第３制御クロックをフォーマット制御信
号ＦＣに応答して選択し、選択した信号を第３制御信号
として出力する第３マルチプレクサ（ＭＵＸ３）７０と
から構成される。第４マルチプレクサ（ＭＵＸ４）７１
は第１及び第２制御クロックをフォーマット制御信号に
応答して選択し、選択した信号を左右信号（Ｌ／Ｒ）と
して出力する。
４制御クロックを論理和して出力する第２のＯＲゲート
６２と、第２のＯＲゲート６２の出力と第２制御クロッ
クを論理積して出力する第１のＡＮＤゲート６４と、第
３及び第４制御クロックを論理積して出力する第２のＡ
ＮＤゲート６６と、第２のＡＮＤゲート６６の出力及び
第２制御クロックを反転論理和して出力するＮＯＲゲー
ト６８と、ＮＯＲゲート６８の出力、第１のＡＮＤゲー
ト６４の出力、第１レベルの値Ｖｓｓを第１、第２フォ
ーマット制御信号ＤＴ１，ＤＴ２に応答して選択的に出
力する第２マルチプレクサと、入力した反転した第４制
御信号Ｃ４及び第３制御クロックをフォーマット制御信
号ＦＣに応答して選択し、選択した信号を第３制御信号
として出力する第３マルチプレクサ（ＭＵＸ３）７０と
から構成される。第４マルチプレクサ（ＭＵＸ４）７１
は第１及び第２制御クロックをフォーマット制御信号に
応答して選択し、選択した信号を左右信号（Ｌ／Ｒ）と
して出力する。
【００１７】ロードクロック発生部２６は、第１制御ク
ロックと第２レベルの値Ｖｃｃをフォーマット制御信号
ＦＣに応答して選択的に出力する第５マルチプレクサ
（ＭＵＸ５）７２と、第４，５及び第６制御クロックを
論理積して出力する第３のＡＮＤゲート７６と、第２、
第３制御クロックと第５マルチプレクサ７２の出力を論
理積して出力する第４のＡＮＤゲート７４と、第３及び
第４のＡＮＤゲート７４，７６の出力を反転論理積して
データローディング信号ＤＬとして出力するＮＡＮＤゲ
ート７８と、ＮＡＮＤゲート７８の出力及び分周したク
ロックを論理和して第２制御信号Ｃ２として出力する第
３のＯＲゲート８０とから構成される。
ロックと第２レベルの値Ｖｃｃをフォーマット制御信号
ＦＣに応答して選択的に出力する第５マルチプレクサ
（ＭＵＸ５）７２と、第４，５及び第６制御クロックを
論理積して出力する第３のＡＮＤゲート７６と、第２、
第３制御クロックと第５マルチプレクサ７２の出力を論
理積して出力する第４のＡＮＤゲート７４と、第３及び
第４のＡＮＤゲート７４，７６の出力を反転論理積して
データローディング信号ＤＬとして出力するＮＡＮＤゲ
ート７８と、ＮＡＮＤゲート７８の出力及び分周したク
ロックを論理和して第２制御信号Ｃ２として出力する第
３のＯＲゲート８０とから構成される。
【００１８】データ入力部３０は、並列データ、データ
入力部３０の出力ビット中の所定のビット及び第１レベ
ルの値Ｖｓｓで構成されたデータをデータローディング
信号ＤＬに応答して選択的に出力する第６マルチプレク
サ（ＭＵＸ６）８４と、第１及び第２制御信号Ｃ１，Ｃ
２を論理積して出力する第５のＡＮＤゲート８２と、第
５のＡＮＤゲート８２の出力をクロック入力し、第６マ
ルチプレクサ８４の出力をデータ入力して正の出力をデ
ータ出力部３２に出力する第２フリップフロップ８６
と、第２フリップフロップ８６の正の出力（Ｑ）中の最
終のビットをデータ入力し、第５のＡＮＤゲート８２の
出力をクロック入力して正の出力（Ｑ）をデータ出力部
３２に出力する第３フリップフロップ８８とから構成さ
れる。
入力部３０の出力ビット中の所定のビット及び第１レベ
ルの値Ｖｓｓで構成されたデータをデータローディング
信号ＤＬに応答して選択的に出力する第６マルチプレク
サ（ＭＵＸ６）８４と、第１及び第２制御信号Ｃ１，Ｃ
２を論理積して出力する第５のＡＮＤゲート８２と、第
５のＡＮＤゲート８２の出力をクロック入力し、第６マ
ルチプレクサ８４の出力をデータ入力して正の出力をデ
ータ出力部３２に出力する第２フリップフロップ８６
と、第２フリップフロップ８６の正の出力（Ｑ）中の最
終のビットをデータ入力し、第５のＡＮＤゲート８２の
出力をクロック入力して正の出力（Ｑ）をデータ出力部
３２に出力する第３フリップフロップ８８とから構成さ
れる。
【００１９】データ出力部３２は、第２フリップフロッ
プ８６の正の出力（Ｑ）中の所定のビットを左右信号
（Ｌ／Ｒ）に応答して選択的に出力する第７マルチプレ
クサ（ＭＵＸ７）９０と、第２及び第３フリップフロッ
プ８６，８８の出力と第７マルチプレクサ９０の出力を
入力し、第１及び第２フォーマット制御信号ＤＡ１，Ｄ
Ａ２に応答して選択的に直列データとして出力端子ＯＵ
Ｔ１を通して出力する第８マルチプレクサ（ＭＵＸ８）
９２とから構成される。
プ８６の正の出力（Ｑ）中の所定のビットを左右信号
（Ｌ／Ｒ）に応答して選択的に出力する第７マルチプレ
クサ（ＭＵＸ７）９０と、第２及び第３フリップフロッ
プ８６，８８の出力と第７マルチプレクサ９０の出力を
入力し、第１及び第２フォーマット制御信号ＤＡ１，Ｄ
Ａ２に応答して選択的に直列データとして出力端子ＯＵ
Ｔ１を通して出力する第８マルチプレクサ（ＭＵＸ８）
９２とから構成される。
【００２０】図３Ａ乃至図３Ｈは図２に示した本発明に
よるＤＡＣインタフェース装置の各部のタイミング図で
ある。図３Ａは左右信号のタイミング図であり、図３Ｂ
及び図３Ｃは第１及び第２フォーマット制御信号が“０
０”の場合、すなわち、２０ビット１２Ｓ右側と定義さ
れるデータフォーマットの場合の第３制御信号Ｃ３及び
データ出力部３２から出力される直列データのタイミン
グ図であり、図３Ｄは第１及び第２フォーマット制御信
号が“１０”の場合、すなわち、１６ビット右側と定義
される日本のデータフォーマットの場合のデータ出力部
３２から出力される直列データのタイミング図であり、
図３Ｅ及び図３Ｆは第１及び第２フォーマット制御信号
が“０１”の場合、すなわち、２０ビット左側と定義さ
れるデータフォーマットの場合の第３制御信号Ｃ３及び
データ出力部３２から出力される直列データのタイミン
グ図であり、図３Ｇ及び図３Ｈは第１及び第２フォーマ
ット制御信号が“１１”の場合、すなわち、２０ビット
右側と定義されるデータフォーマットの場合の第３制御
信号Ｃ３及びデータ出力部３２から出力される直列デー
タのタイミング図である。
よるＤＡＣインタフェース装置の各部のタイミング図で
ある。図３Ａは左右信号のタイミング図であり、図３Ｂ
及び図３Ｃは第１及び第２フォーマット制御信号が“０
０”の場合、すなわち、２０ビット１２Ｓ右側と定義さ
れるデータフォーマットの場合の第３制御信号Ｃ３及び
データ出力部３２から出力される直列データのタイミン
グ図であり、図３Ｄは第１及び第２フォーマット制御信
号が“１０”の場合、すなわち、１６ビット右側と定義
される日本のデータフォーマットの場合のデータ出力部
３２から出力される直列データのタイミング図であり、
図３Ｅ及び図３Ｆは第１及び第２フォーマット制御信号
が“０１”の場合、すなわち、２０ビット左側と定義さ
れるデータフォーマットの場合の第３制御信号Ｃ３及び
データ出力部３２から出力される直列データのタイミン
グ図であり、図３Ｇ及び図３Ｈは第１及び第２フォーマ
ット制御信号が“１１”の場合、すなわち、２０ビット
右側と定義されるデータフォーマットの場合の第３制御
信号Ｃ３及びデータ出力部３２から出力される直列デー
タのタイミング図である。
【００２１】本発明においては、便宜上、並列データは
４０ビットで構成されていると仮定する。
４０ビットで構成されていると仮定する。
【００２２】本発明によるＤＡＣインタフェース装置
は、第１及び第２フォーマット制御信号ＤＡ１，ＤＡ２
に応じてＤＡＣのタイプを認識して図３Ｃ，図３Ｄ，図
３Ｆ及び図３Ｈに示したように該当データフォーマット
で出力可能にした。
は、第１及び第２フォーマット制御信号ＤＡ１，ＤＡ２
に応じてＤＡＣのタイプを認識して図３Ｃ，図３Ｄ，図
３Ｆ及び図３Ｈに示したように該当データフォーマット
で出力可能にした。
【００２３】図１に示したデータ入力部３０はデータロ
ーディング信号ＤＬに応答して４０ビット並列データを
入力して第２制御信号Ｃ２のイネーブル区間ほど第１制
御信号Ｃ１に同期させて４０ビットの並列データを第２
フリップフロップ８６に貯蔵する。データ出力部３２は
データ入力部３０から直列に入力された４０ビットのデ
ータを入力して外部に出力する。そのデータ出力部３２
はＤＡ１及びＤＡ２が“００”の場合、第３フリップフ
ロップ８８を通して１ビット分の遅延信号を出力端子Ｏ
ＵＴ１を通して出力し、“１０”の場合は第７マルチプ
レクサ９０から出力されるデータを出力端子ＯＵＴ１を
通して直列データを出力し、ＤＡ１及びＤＡ２が他の値
の場合はデータ入力部３０から出力される直列データを
出力端子ＯＵＴ１を通して外部のＤＡＣに直ちに出力す
る。
ーディング信号ＤＬに応答して４０ビット並列データを
入力して第２制御信号Ｃ２のイネーブル区間ほど第１制
御信号Ｃ１に同期させて４０ビットの並列データを第２
フリップフロップ８６に貯蔵する。データ出力部３２は
データ入力部３０から直列に入力された４０ビットのデ
ータを入力して外部に出力する。そのデータ出力部３２
はＤＡ１及びＤＡ２が“００”の場合、第３フリップフ
ロップ８８を通して１ビット分の遅延信号を出力端子Ｏ
ＵＴ１を通して出力し、“１０”の場合は第７マルチプ
レクサ９０から出力されるデータを出力端子ＯＵＴ１を
通して直列データを出力し、ＤＡ１及びＤＡ２が他の値
の場合はデータ入力部３０から出力される直列データを
出力端子ＯＵＴ１を通して外部のＤＡＣに直ちに出力す
る。
【００２４】システムクロック発生部１０は３３．８６
８ＭＨｚのＯＳＣ（ｏｓｃｉｌｌａｔｏｒ）クロックを
１２分周して本発明によるＤＡＣインタフェース装置の
主クロックに出力する。
８ＭＨｚのＯＳＣ（ｏｓｃｉｌｌａｔｏｒ）クロックを
１２分周して本発明によるＤＡＣインタフェース装置の
主クロックに出力する。
【００２５】ビットクロック発生部１２は出力端子ＯＵ
Ｔ１を通して出力されるデータのビットを区分するため
のビットクロックを発生し、ＤＡ１及びＤＡ２が“１
０”の場合は第１フリップフロップ５４を通して主クロ
ックを２分周して反転信号を出力端子ＯＵＴ２を通して
出力し、ＤＡ１及びＤＡ２が他の値の場合はシステムク
ロック発生部１０からの主クロックを直ちに第１マルチ
プレクサ５６を通してインバータ５７を経て出力端子Ｏ
ＵＴ２を通して出力する。
Ｔ１を通して出力されるデータのビットを区分するため
のビットクロックを発生し、ＤＡ１及びＤＡ２が“１
０”の場合は第１フリップフロップ５４を通して主クロ
ックを２分周して反転信号を出力端子ＯＵＴ２を通して
出力し、ＤＡ１及びＤＡ２が他の値の場合はシステムク
ロック発生部１０からの主クロックを直ちに第１マルチ
プレクサ５６を通してインバータ５７を経て出力端子Ｏ
ＵＴ２を通して出力する。
【００２６】図２に示したカウンタ５８はＤＡ１及びＤ
Ａ２に応じて他のクロックを入力する。すなわち、前記
カウンタ５８はＤＡ１及びＤＡ２が“１０”の場合、２
分周の主クロックをクロック入力してカウンティング動
作を行い、その他のＤＡ１及びＤＡ２の値の場合は主ク
ロックをクロック入力してカウンティング動作を行う６
４進の上向きカウンタである。すなわち、カウンタ５８
はカウンティング動作を行い、入力されるクロックに基
づいて２，４，８，１６，３２及び６４分周のクロック
を作成してＤＡＣを制御するための各種の制御クロック
信号を出力する。
Ａ２に応じて他のクロックを入力する。すなわち、前記
カウンタ５８はＤＡ１及びＤＡ２が“１０”の場合、２
分周の主クロックをクロック入力してカウンティング動
作を行い、その他のＤＡ１及びＤＡ２の値の場合は主ク
ロックをクロック入力してカウンティング動作を行う６
４進の上向きカウンタである。すなわち、カウンタ５８
はカウンティング動作を行い、入力されるクロックに基
づいて２，４，８，１６，３２及び６４分周のクロック
を作成してＤＡＣを制御するための各種の制御クロック
信号を出力する。
【００２７】Ｌ／Ｒクロック発生部２８は出力端子ＯＵ
Ｔ４を通して左右信号（Ｌ／Ｒ）を出力する。ここで、
左右信号はＤＡＣに出力されるデータが右側のデータ
か、左側のデータかを区分する信号である。ＤＡ１及び
ＤＡ２が“１０”の場合、主クロックの３２分周の信号
が左右信号となり、その他の場合は主クロックの６４分
周信号を左右信号として出力端子ＯＵＴ４を通して出力
する。
Ｔ４を通して左右信号（Ｌ／Ｒ）を出力する。ここで、
左右信号はＤＡＣに出力されるデータが右側のデータ
か、左側のデータかを区分する信号である。ＤＡ１及び
ＤＡ２が“１０”の場合、主クロックの３２分周の信号
が左右信号となり、その他の場合は主クロックの６４分
周信号を左右信号として出力端子ＯＵＴ４を通して出力
する。
【００２８】ＤＡ１及びＤＡ２による各モードの動作を
説明すると、次の通りである。
説明すると、次の通りである。
【００２９】すなわち、ＤＡ１及びＤＡ２が“００”或
いは“１１”の場合、図３Ａに示した左右信号の１周期
で第５のＡＮＤゲート８２から発生する信号ＳＣＬＫは
発生し続いていない。具体的に、信号ＳＣＬＫは図３Ｂ
及び図３Ｇに示した第３制御信号Ｃ３が“ロー”レベル
のときは、ＮＯＲゲート６８の出力であるＬＣＳのブロ
ッキングにより発生せず、第３制御信号の“ハイ”レベ
ル区間２０６では２０回も発生する。このＳＣＬＫが発
生するたびに、図３Ｃ及び図３Ｈに示したように、デー
タ入力部３０に貯蔵されたデータは信号ＳＣＬＫに同期
して１ビットずつシフトされて最終の２０ビットのデー
タが直列に出力端子ＯＵＴ１を通して出力される（図３
Ｃの２０８、図３Ｈの２２８参照）。
いは“１１”の場合、図３Ａに示した左右信号の１周期
で第５のＡＮＤゲート８２から発生する信号ＳＣＬＫは
発生し続いていない。具体的に、信号ＳＣＬＫは図３Ｂ
及び図３Ｇに示した第３制御信号Ｃ３が“ロー”レベル
のときは、ＮＯＲゲート６８の出力であるＬＣＳのブロ
ッキングにより発生せず、第３制御信号の“ハイ”レベ
ル区間２０６では２０回も発生する。このＳＣＬＫが発
生するたびに、図３Ｃ及び図３Ｈに示したように、デー
タ入力部３０に貯蔵されたデータは信号ＳＣＬＫに同期
して１ビットずつシフトされて最終の２０ビットのデー
タが直列に出力端子ＯＵＴ１を通して出力される（図３
Ｃの２０８、図３Ｈの２２８参照）。
【００３０】ＤＡ１及びＤＡ２が“１０”の場合は、第
３制御信号Ｃ３が“ロー”レベルの期間のとき、信号Ｓ
ＣＬＫが１６回を繰り返してクロッキングを行う。か
つ、第３制御信号Ｃ３が“ハイ”レベルの場合も同様に
ＳＣＬＫ信号が１６回もクロッキングを行う。したがっ
て、第３制御信号の１周期で３２ビットのデータがデー
タビットの入力部３０からシフトされてデータ出力部３
２を通して直列に出力端子ＯＵＴ１を通して出力される
（図３Ｄの２１２参照）。
３制御信号Ｃ３が“ロー”レベルの期間のとき、信号Ｓ
ＣＬＫが１６回を繰り返してクロッキングを行う。か
つ、第３制御信号Ｃ３が“ハイ”レベルの場合も同様に
ＳＣＬＫ信号が１６回もクロッキングを行う。したがっ
て、第３制御信号の１周期で３２ビットのデータがデー
タビットの入力部３０からシフトされてデータ出力部３
２を通して直列に出力端子ＯＵＴ１を通して出力される
（図３Ｄの２１２参照）。
【００３１】ＤＡ１及びＤＡ２が“０１”の場合、図３
Ａに示した左右信号の１周期では第５のＡＮＤゲート８
２から発生する信号ＳＣＬＫは発生し続いていない。具
体的に、図３Ｅに示した第３制御信号（Ｃ３）２１６が
“ハイ”レベルのとき（図３Ｅの２１６）は、信号ＳＣ
ＬＫが発生する。これは、２０ビットクロックサイクル
にかけて続く。しかしながら、第３制御信号（Ｃ３）が
“ロー”レベルの区間（図３Ｅの２１８参照）にはＡＮ
Ｄゲート６４の出力である信号ＲＣＳ１２が信号ＳＣＬ
Ｋの右側１２ビットをブロッキングして信号ＳＣＬＫを
発生せず、これは１２回のクロックサイクルにかけて続
く。ＳＣＬＫが発生するたびに、図３Ｃ及び図３Ｈに示
したように、データ入力部３０に貯蔵されたデータは信
号ＳＣＬＫに同期して１ビットずつシフトされて最終の
２０ビットのデータが直列に出力端子ＯＵＴ１を通して
出力される（図３Ｆの２２０参照）。
Ａに示した左右信号の１周期では第５のＡＮＤゲート８
２から発生する信号ＳＣＬＫは発生し続いていない。具
体的に、図３Ｅに示した第３制御信号（Ｃ３）２１６が
“ハイ”レベルのとき（図３Ｅの２１６）は、信号ＳＣ
ＬＫが発生する。これは、２０ビットクロックサイクル
にかけて続く。しかしながら、第３制御信号（Ｃ３）が
“ロー”レベルの区間（図３Ｅの２１８参照）にはＡＮ
Ｄゲート６４の出力である信号ＲＣＳ１２が信号ＳＣＬ
Ｋの右側１２ビットをブロッキングして信号ＳＣＬＫを
発生せず、これは１２回のクロックサイクルにかけて続
く。ＳＣＬＫが発生するたびに、図３Ｃ及び図３Ｈに示
したように、データ入力部３０に貯蔵されたデータは信
号ＳＣＬＫに同期して１ビットずつシフトされて最終の
２０ビットのデータが直列に出力端子ＯＵＴ１を通して
出力される（図３Ｆの２２０参照）。
【００３２】
【発明の効果】上述したように、本発明によるＤＡＣイ
ンタフェース装置はＤＡＣのデータフォーマットに問わ
ず、ＤＡＣを要求する装置が所望のＤＡＣを外部に装着
して使用可能にする。
ンタフェース装置はＤＡＣのデータフォーマットに問わ
ず、ＤＡＣを要求する装置が所望のＤＡＣを外部に装着
して使用可能にする。
【図１】 本発明によるＤＡＣインタフェース装置のブ
ロック図である。
ロック図である。
【図２】 図１に示したブロックを詳細に説明するため
の本発明によるＤＡＣインタフェース回路の詳細回路図
である。
の本発明によるＤＡＣインタフェース回路の詳細回路図
である。
【図３】 Ａは、図２に示したＤＡＣインタフェース装
置における左右信号（Ｌ／Ｒ）のタイミング図であり、
Ｂは、ＤＡ１及びＤＡ２が“００”の場合、ＤＡＣイン
タフェース装置における第３制御信号のタイミング図で
あり、Ｃは、ＤＡ１及びＤＡ２が“００”の場合、ＤＡ
Ｃインタフェース装置においてデータ出力部から出力さ
れる直列データのタイミング図であり、Ｄは、ＤＡ１及
びＤＡ２が“１０”の場合、ＤＡＣインタフェース装置
においてデータ出力部から出力される直列データのタイ
ミング図であり、Ｅは、ＤＡ１及びＤＡ２が“０１”の
場合、ＤＡＣインタフェース装置における第３制御信号
のタイミング図であり、Ｆは、ＤＡ１及びＤＡ２が“０
１”の場合、ＤＡＣインタフェース装置においてデータ
出力部から出力される直列データのタイミング図であ
り、Ｇは、ＤＡ１及びＤＡ２が“１１”の場合、ＤＡＣ
インタフェース装置における第３制御信号のタイミング
図であり、Ｈは、ＤＡ１及びＤＡ２が“１１”の場合、
ＤＡＣインタフェース装置においてデータ出力部から出
力される直列データのタイミング図である。
置における左右信号（Ｌ／Ｒ）のタイミング図であり、
Ｂは、ＤＡ１及びＤＡ２が“００”の場合、ＤＡＣイン
タフェース装置における第３制御信号のタイミング図で
あり、Ｃは、ＤＡ１及びＤＡ２が“００”の場合、ＤＡ
Ｃインタフェース装置においてデータ出力部から出力さ
れる直列データのタイミング図であり、Ｄは、ＤＡ１及
びＤＡ２が“１０”の場合、ＤＡＣインタフェース装置
においてデータ出力部から出力される直列データのタイ
ミング図であり、Ｅは、ＤＡ１及びＤＡ２が“０１”の
場合、ＤＡＣインタフェース装置における第３制御信号
のタイミング図であり、Ｆは、ＤＡ１及びＤＡ２が“０
１”の場合、ＤＡＣインタフェース装置においてデータ
出力部から出力される直列データのタイミング図であ
り、Ｇは、ＤＡ１及びＤＡ２が“１１”の場合、ＤＡＣ
インタフェース装置における第３制御信号のタイミング
図であり、Ｈは、ＤＡ１及びＤＡ２が“１１”の場合、
ＤＡＣインタフェース装置においてデータ出力部から出
力される直列データのタイミング図である。
１０…システムクロック発生部 １２…ビットクロック発生部 １４…制御クロック発生部 １６…インバータ １８…ＮＯＲゲート ２０…ワードクロック発生部 ２２…インバータ ２４…ＯＲゲート ２６…ロードクロック発生部 ２８…左右（Ｌ／Ｒ）クロック発生部 ３０…データ入力部 ３２…データ出力部
Claims (9)
- 【請求項１】 ディジタル／アナログ変換器と前記ディ
ジタル／アナログ変換器を要求する装備をインタフェー
スするためのディジタル／アナログ変換器のインタフェ
ース装置において、 データローディング信号に応答して並列ディジタルデー
タを前記装備から入力して貯蔵した後、第１、第２制御
信号に応答して出力するデータ入力手段と、 前記データ入力手段から入力されたデータを第１、第２
フォーマット制御信号及び左右信号に応答して選択的に
出力するデータ出力手段と、 前記ディジタル／アナログ変換器のインタフェース装置
の主クロックを発生するシステムクロック発生手段と、 フォーマット制御信号に応答して前記主クロックを分周
し、分周した前記主クロックを反転するビットクロック
発生手段と、 前記分周した主クロックを分周して第１乃至第６制御ク
ロックを発生する制御クロック発生手段と、 前記第１乃至第４制御クロック及び反転した第４制御信
号を入力して左ブロッキング信号及び右ブロッキング信
号を発生し、前記第１、第２フォーマット制御信号及び
前記フォーマット制御信号に応答して前記左ブロッキン
グ信号及び右ブロッキング信号のうちいずれか一つを選
択し、選択した信号を前記データ出力手段からデータが
前記ディジタル／アナログ変換器に出力するように制御
する第４制御信号として出力し、反転した前記第４信号
と制御クロック信号のうちいずれか一つを第３フォーマ
ット制御信号に応じて選択して第３制御信号として出力
するワードクロック発生手段と、 前記制御クロック及び前記分周した主クロックを前記フ
ォーマット制御信号に応答して前記第２制御信号及び前
記データローディング信号として出力するロードクロッ
ク発生手段と、 前記第４制御信号と前記分周した主クロックを論理和し
て前記第１制御信号として出力する第１のＯＲゲートと
を備え、 前記フォーマット制御信号は前記第２フォーマット制御
信号と反転した前記第１フォーマット制御信号とのＮＯ
Ｒゲート信号であり、前記左右信号は前記ディジタル／
アナログ変換器に出力されるデータを区分する信号であ
ることを特徴とするディジタル／アナログ変換器のイン
タフェース装置。 - 【請求項２】 前記システムクロック発生手段は、 所定の周波数を有する信号を発生する発振手段と、 前記発振手段から出力される信号を所定の数に分周して
前記主クロックとして出力する分周手段とを備えること
を特徴とする請求項１に記載のディジタル／アナログ変
換器のインタフェース装置。 - 【請求項３】 前記ビットクロック発生手段は、 前記主クロックをクロック入力し、その負の出力をデー
タ入力する第１フリップフロップと、 前記第１フリップフロップの正の出力及び前記主クロッ
クを前記フォーマット制御信号に応答して選択し、選択
した信号を前記分周した主クロックとして出力する第１
マルチプレクサと、 前記分周した主クロックを反転して前記ディジタル／ア
ナログ変換器が直列データの入力を前記反転した信号に
より制御するように前記ディジタル／アナログ変換器に
前記反転した信号を出力することを特徴とする請求項１
に記載のディジタル／アナログ変換器のインタフェース
装置。 - 【請求項４】 前記制御クロック発生手段は、 前記分周した主クロックをクロック入力してカウンティ
ング動作を行い、カウンティング値を第１，２，３，
４，５及び第６制御クロックとして出力するカウンタを
備えることを特徴とする請求項１に記載のディジタル／
アナログ変換器のインタフェース装置。 - 【請求項５】 前記ワードクロック発生手段は、 前記第３及び第４制御クロックを論理和して出力する第
２のＯＲゲートと、 前記第２のＯＲゲートの出力と前記第２制御クロックを
論理積して出力する第１のＡＮＤゲートと、 前記第３及び第４制御クロックを論理積して出力する第
２のＡＮＤゲートと、 前記第２のＡＮＤゲートの出力及び前記第２制御クロッ
クを反転論理和して出力するＮＯＲゲートと、 前記ＮＯＲゲートの出力、前記第１のＡＮＤゲートの出
力及び第１レベルの値を前記第１及び第２フォーマット
制御信号に応答して選択的に出力する第２マルチプレク
サと、 前記反転した第３制御信号及び前記第３制御クロックを
前記フォーマット制御信号に応答して選択し、選択した
信号を前記第４制御信号として出力する第３マルチプレ
クサとを備えることを特徴とする請求項１に記載のディ
ジタル／アナログ変換器のインタフェース装置。 - 【請求項６】 前記ディジタル／アナログ変換器のイン
タフェース装置は、 前記第１及び第２制御クロックを前記フォーマット制御
信号に応答して前記左右信号として選択的に出力する第
４マルチプレクサをさらに備えることを特徴とする請求
項４に記載のディジタル／アナログ変換器のインタフェ
ース装置。 - 【請求項７】 前記ロードクロック発生手段は、 前記第１制御クロックと第２レベルの値を前記フォーマ
ット制御信号に応答して選択的に出力する第５マルチプ
レクサと、 前記第４、第５及び第６制御クロックを論理積して出力
する第３のＡＮＤゲートと、 前記第２、第３制御クロックと前記第５マルチプレクサ
の出力を論理積して出力する第４のＡＮＤゲートと、 前記第３及び第４のＡＮＤゲートの出力を反転論理積し
て前記データローディング信号として出力するＮＡＮＤ
ゲートと、 前記ＮＡＮＤゲートの出力及び分周した前記主クロック
を論理和して前記第２制御信号として出力する第３のＯ
Ｒゲートとを備えることを特徴とする請求項４に記載の
ディジタル／アナログ変換器のインタフェース装置。 - 【請求項８】 前記データ入力手段は、 前記並列データ、前記データ入力手段の出力中の所定の
ビット及び前記第１レベルの値で構成されたデータを前
記データローディング信号に応答して選択的に出力する
第６マルチプレクサと、 前記第１及び第２制御信号を論理積して出力する第５の
ＡＮＤゲートと、 前記第５のＡＮＤゲートの出力をクロック入力し、前記
第６マルチプレクサの出力をデータ入力して正の出力を
前記データ出力手段に出力する第２フリップフロップ
と、 前記第２フリップフロップの正の出力中の最終のビット
をデータ入力し、前記第５のＡＮＤゲートの出力をクロ
ック入力して正の出力を前記データ出力手段に出力する
第３フリップフロップとを備えることを特徴とする請求
項５に記載のディジタル／アナログ変換器のインタフェ
ース装置。 - 【請求項９】 前記データ出力手段は、 前記第２フリップフロップの正の出力中の所定のビット
を入力し、前記左右信号に応答して選択的に出力する第
７マルチプレクサと、 前記第２及び前記第３フリップフロップの出力と前記第
７マルチブレクサの出力とを入力し、前記第１及び第２
フォーマット制御信号に応答して選択的に前記並列デー
タを直列データとして前記ディジタル／アナログ変換器
に出力する第８マルチプレクサとを備えることを特徴と
する請求項８に記載のディジタル／アナログ変換器のイ
ンタフェース装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066857A KR0170720B1 (ko) | 1995-12-29 | 1995-12-29 | 디지탈/아날로그 변환기 인터페이스 장치 |
| KR1995-P-66857 | 1995-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198193A true JPH09198193A (ja) | 1997-07-31 |
| JP3878264B2 JP3878264B2 (ja) | 2007-02-07 |
Family
ID=19447481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35085496A Expired - Fee Related JP3878264B2 (ja) | 1995-12-29 | 1996-12-27 | ディジタル／アナログ変換器のインタフェース装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5847667A (ja) |
| JP (1) | JP3878264B2 (ja) |
| KR (1) | KR0170720B1 (ja) |
| CN (1) | CN1099764C (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9701812L (sv) * | 1996-12-16 | 1998-06-17 | Ericsson Telefon Ab L M | Omvandlare |
| US6137429A (en) * | 1999-03-08 | 2000-10-24 | Motorola, Inc. | Circuit and method for attenuating noise in a data converter |
| US7095280B2 (en) * | 2004-08-16 | 2006-08-22 | National Instruments Corporation | Programmable gain instrumentation amplifier having improved dielectric absorption compensation and common mode rejection ratio |
| US7369078B2 (en) * | 2004-08-16 | 2008-05-06 | National Instruments Corporation | Flexible converter interface for use in analog-to-digital and digital-to-analog systems |
| US7183854B2 (en) * | 2004-08-17 | 2007-02-27 | National Instruments Corporation | Programmable gain instrumentation amplifier including a composite amplifier for level shifting and improved signal-to-noise ratio |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030453B2 (ja) * | 1979-10-24 | 1985-07-16 | 株式会社日立製作所 | デイジタル−アナログ変換器 |
| JPS63246928A (ja) * | 1987-04-02 | 1988-10-13 | Nippon Precision Saakitsutsu Kk | Ｄ／ａ変換装置 |
| US5182559A (en) * | 1989-07-28 | 1993-01-26 | Alpine Electronics, Inc. | Digital-analog converter with plural coefficient transversal filter |
| JP2839815B2 (ja) * | 1993-02-26 | 1998-12-16 | 松下電器産業株式会社 | ビデオカメラ用収音装置 |
-
1995
- 1995-12-29 KR KR1019950066857A patent/KR0170720B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP35085496A patent/JP3878264B2/ja not_active Expired - Fee Related
- 1996-12-27 CN CN96116735A patent/CN1099764C/zh not_active Expired - Fee Related
- 1996-12-30 US US08/777,513 patent/US5847667A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3878264B2 (ja) | 2007-02-07 |
| CN1157507A (zh) | 1997-08-20 |
| CN1099764C (zh) | 2003-01-22 |
| US5847667A (en) | 1998-12-08 |
| KR970049364A (ko) | 1997-07-29 |
| KR0170720B1 (ko) | 1999-03-30 |
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