CN1157507A

CN1157507A - 数/模转换器接口装置

Info

Publication number: CN1157507A
Application number: CN96116735A
Authority: CN
Inventors: 白云光
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-12-29
Filing date: 1996-12-27
Publication date: 1997-08-20
Anticipated expiration: 2016-12-27
Also published as: KR0170720B1; CN1099764C; JP3878264B2; JPH09198193A; US5847667A; KR970049364A

Abstract

本发明提供了一种数模转换器(DAC)接口装置。本装置用于连接DAC和一个需要DAC的设备，它包括：数据输入器、数据输出器、系统时钟发生器、比特时钟发生器、控制时钟发生器、字时钟发生器、加载时钟发生器和第一或门依据本发明的DAC接口装置使一个装置有可能与一个期望的外部DAC接口，而不管DAC要求何种数据格式。

Description

数/模转换器接口装置

本发明涉及一种接口电路，特别是用于DAC与给定系统的其它元件连接的数/模转换器(DAC)接口装置。

一般来说，一个需要外部DAC的设备通常包括一个内部接口电路，以便适应DAC的数据格式。然而，内部DAC接口电路通常有一种固定下来的格式，这样，它只能与一个特定的DAC连接。

因此，与接口电路相连的DAC类型由于数据格式的不同而不能改变。

本发明的一个目的是提供一种能够与多种类型的DAC相连接的DAC接口装置。

为了达到上述目标，提供了一种DAC接口装置，用作数/模转换器与一个需要数/模转换器的设备的接口，它包括数据输入设备，用于响应数据加载信号从设备接收并行数字数据、储存数据、并响应第一和第二控制信号将其输出；数据输出设备，用于响应第一和第二格式控制信号及左/右信号选择性地输出来自数据输入设备的数据；系统时钟发生设备，用于为数模转换接口装置产生一个主时钟信号；比特时钟发生设备，用于响应格式控制信号，将主时钟信号分频并将分频的主时钟信号反相；控制时钟发生设备，用于将分频的主时钟信号分频并生成第一到第六控制时钟信号来控制数/模转换器；字时钟发生设备，用于接收第一到第四控制时钟信号及第四控制信号的反相信号，生成左取消信号和右取消信号，响应第一和第二格式控制信号，选择左取消信号和右信号之一，将所选的信号作为第四控制信号来输出，并响应第三格式控制信号，选择控制时钟信号和反相的第四控制信号中的一个，将所选的信号作为第三控制信号输出；加载时钟发生设备，用于接收控制时钟信号和分频的主时钟信号并响应格式控制信号输出第二控制信号和数据加载信号；及第一“或”门，对第四控制信号和分频的主时钟信号进行逻辑“或”操作并将结果作为第一控制信号输出，其中第三格式控制信号由第二格式控制信号和反相的第一格式控制信号进行“或非”操作而获得，而左/右信号决定输出到数/模转换器的数据调整方式。

通过参照附图，对一个优选实施方案进行详细描述，本发明上述的目标和优点会变得更加清晰明确：

图1是依据本发明的数/模转换器(DAC)接口装置的方块图；

图2是依据本发明的DAC接口电路详细电路图；

图3A是图2所示DAC接口装置中左/右信号的时序图；

图3B是在DA1和DA2为“00”的情况下，DAC接口装置中第三控制信号的时序图；

图3C是在DA1和DA2为“00”的情况下，DAC接口装置数据输出部分的串行数据输出的时序图；

图3D是在DA1和DA2为“10”的情况下，DAC接口装置数据输出部分的串行数据输出的时序图；

图3E是在DA1和DA2为“01”的情况下，DAC接口装置中第三控制信号的时序图；

图3F是在DA1和DA2为“01”的情况下，DAC接口装置数据输出部分的串行数据输出的时序图；

图3G是在DA1和DA2为“11”的情况下，DAC接口装置中第三控制信号的时序图；

图3H是在DA1和DA2为“11”的情况下，DAC接口装置数据输出部分的串行数据输出的时序图；

图1中依据本发明的DAC接口装置包括一个系统时钟信号发生器10，一个比特时钟发生器12，一个控制时钟发生器14，一个反相器16，一个或非门18，一个字时钟发生器20，一个反相器22，一个“或”门24，一个加载时钟发生器26，一个左/右信号发生器28，数据输入部分30和数据输出部分32。

图1中所示的数据输入部分30响应来自加载时钟发生器26的数据加载信号DL，接收及储存一个输入到输入终端IN的N比特并行数字数据信号，并响应分别由“或”门24和加载时钟发生器26输出的第一和第二控制信号C1和C2，将储存的数据输出到数据输出部分32。

数据输出部分32响应第一和第二格式控制信号DA1和DA2及左/右信号L/R，通过输出终端OUT1，选择性地将从数据输入部分30输入的数据串行输出。系统时钟发生器10为依据本发明的DAC接口装置产生一个主时钟信号。

比特时钟发生器12响应来自“或非”门18的第三格式控制信号FC，将主时钟信号分频，并通过输出终端OUT2把分频的主时钟信号作为控制DAC(未显示)的信号输出，以便DAC接收通过输出终端OUT1输出的串行数据。

控制时钟信号发生部分14响应分频的主时钟信号，产生控制DAC的控制时钟信号。字时钟发生器20输入控制时钟信号和第四控制信号C4的反转信号，响应第一和第二格式控制信号DA1和DA2及第三格式控制信号FC，选择这些信号中的一个，通过输出终端OUT3输出第三控制信号C3，来控制由数据输出部分32到DAC的数据输出，并将第四控制信号C4输出到“或”门24。

加载时钟发生器26接收控制时钟信号和分频的主时钟信号并响应格式控制信号FC，把第二控制信号C2和数据加载信号DL输出到数据输入部分30。“或”门24接收第四控制信号C4和分频的主时钟信号，并将第一控制信号C1输出到数据输入部分30。在这里，左/右信号L/R用于对输出到DAC的数据进行分类。

图2是依据本发明的DAC接口电路的详细电路图。

在图2中，系统时钟发生器10包括一个振荡器50，用于生成一个具有预定频率的信号；和一个分频器52，用于以预定数目将振荡器50输出的信号分频，并把分频的信号作为主时钟信号输出。

比特时钟发生器12包括第一触发器54，其反相输出与输入端相连；第一多路转换器56，用于响应格式控制信号FC，选择第一触发器54的输出或主时钟信号，并将所选的信号作为分频的主时钟信号输出；及第一反相器57，用于反转分频的主时钟信号并通过输出终端OUT2将其输出。比特时钟发生器通过第一触发器54的时钟输入端接收主时钟信号。

由计数器14构成的控制时钟发生器14接收分频的主时钟信号，对这个信号反复计数，并分别通过输出终端Q₅、Q₄、Q₃、Q₂、Q₁和Q₀将计数的值作为第六、第五、第四、第三、第二和第一控制时钟信号输出。

字时钟信号发生部分20包括62、64、66、68、60和70。“或”门62接收第三和第四控制时钟信号并对其执行逻辑“或”运算。或门62的输出和第二控制时钟信号输入到第一“与”门64，并进行逻辑“与”操作。第三和第四控制时钟信号输入到第二“与”门66，并进行逻辑“与”操作。第二“与”门66的输出和第五控制时钟信号输入到“或非”门68，并进行“或非”操作。“或非”门68的输出、第一“与”门64的输出或第一电源电压Vss输入到第二多路转换器60，后者响应第一和第二格式控制信号DA1和DA2，选择这些输入信号中的一个，并将所选信号作为第四控制信号C4输出。第三多路转换器70输入反转的第四控制信号C4和第四控制时钟信号，响应格式控制信号FC，选择输入信号中的一个，并将所选信号作为第三控制信号C3输出。

第四多路转换器71，用作左/右信号发生器28，输入第五或第六控制时钟信号，响应格式控制信号FC，选择输入信号之一，并将所选信号作为左/右信号L/R输出。

加载时钟信号发生部分26包括72、76、74、78和80。第五多路转换器72响应格式控制信号FC，选择第六控制时钟信号和第二电源电压Vcc之一。第三“与”门76对第一、第二和第三控制时钟信号进行逻辑“与”操作。第四“与”门74对第四、第五控制时钟信号和第五多路转换器72的输出进行逻辑“与”操作。“与非”门78输入第三和第四与门76和74的输出，并对其进行逻辑“与非”操作，将结果作为数据加载信号DL输出。第三“或”门80输入“与非”门78的输出和来自第一多路转换器56的分频时钟信号，对其进行逻辑“或”操作，并将结果作为第二控制信号C2输出。

数据输入部分30包括84、82、86和88。第六多路转换器84接收一个并行输入数据、其自身输出比特中的一个预定比特、和一个第一电源电Vss，并响应数据加载信号DL，从这些输入信号中选择一个信号。第五“与”门82对第一和第二控制信号C1和C2作逻辑“与”操作。第二触发器86接收第六多路转换器84的输出作为数据输入，接收第五“与”门82的输出作为时钟输入，并根据时钟输入信号将输入数据输出到数据输出部分32。第三触发器88接收来自第二触器86的串行数据的最后一个比特作为数据输入，根据加到时钟(ck)端信号，接收第五与门82的输出作为时钟输入，并根据时钟输入将输入数据输出到数据输出部分32。

数据输出部分32包括90和92。第七多路转换器90接收第二触发器86的正相输出Q中的预定数据位，并响应左/右信号L/R，选择性地输出接收的数据。第八多路转换器92接收第二和第三触器86和88的输出及第七多路转换器90的输出，响应第一和第二格式控制信号DA1和DA2，选择性地将输入之一通过输出端OUT1作为串行数据输出。

图3A是左/右信号的时序图。图3B和图3C分别是当第一和第二格式控制信号DA1和DA2为“00”(是指DA1为‘0’，DA2为‘0’，后面的表示方法相同)时，第三控制信号C3和数据输出部分32串行数据输出的时序图，表示一个20位12S右对齐数据格式。图3D是当DA1和DA2为“10”时，数据输出部分32的串行数据输出的时序图，它表示一个16位右对齐的日本数据格式。图3E和3F分别是当第一和第二格式控制信号DA1和DA2为“01”时，第三控制信号C3和数据输出部分32串行数据输出的时序图，表示一个20位左对齐数据格式。图3G和3H分别是当第一和第二格式控制信号DA1和DA2为“11”时，第三控制信号C3和数据输出部分32串行数据输出的时序图，表示一个20位右对齐数据格式。

出于方便的原因，假设并行数据由40位构成。

依据本发明的DAC接口装置根据第一和第二格式控制信号DA1和DA2识别DAC的适当类型，并如图3C、3D、3F和3H所示，以适当的数据格式向DAC输出数据。

图1中所示的数据输入部分30响应数据加载信号DL接收40位并行数据并在第二控制信号C2的有效期间与第一控制信号C1同步在第二触发器86中储存数据。数据输出部分32接收由数据输入部分30串行输入的40位数据并通过输出终端OUT1输出这些数据。当DA1和DA2为‘00’时，输出部分32通过输出终端OUT1输出在第三触发器88中被延迟1比特的信号。当DA1和DA2为‘10’时，从第七多路转换器90通过输出终端OUT1串行输出数据。当DA1和DA2为其它值时，来自数据输入部分30的串行数据立刻通过输出终端OUT1被输出到外部DAC。

系统时钟信号发生部分10将振荡器50的频率33.868MHz除以12，并把结果信号作为本发明DAC接口装置的主时钟信号输出。

比特时钟发生器12产生比特时钟信号，用于对输出终端OUT1来的输出数据比特分类。当DA1和DA2为‘10’时，比特时钟发生器12将主时钟信号的频率除以2并将分频后的信号反转，通过输出终端OUT2作为比特时钟输出。当DA1和DA2为‘10’之外的其它值时，比特时钟发生器将主时钟信号反转，作为比特时钟输出。

图2中所示的计数器58是一个模64增量计数器(Mod-64 up-counter)。当DA1和DA2为‘10’时，计数器58接收分频的主时钟信号，或者当DA1和DA2为‘10’之外的其它值时，计数器58从第一多路转换器56接收主时钟信号。在执行计数操作时，计数器58输出多个分频的信号。从端口Q₀到Q₆的输出信号频率分别为输入时钟除以2、4、8、16、32和64。在分频信号的基础上，字时钟发生器20、加载时钟发生器26和左/右时钟发生器28分别产生控制时钟信号。

右/左信号发生器28通过输出终端OUT4输出左/右信号L/R。这里，左/右信号用于区分到DAC的数据输出应该右对齐还是左对齐。在DA1和DA2为‘10’时，频率为主时钟信号除以32的信号作为左/右信号产生。然而在其它情况下，频率为主时钟信号除以64的信号作为左/右信号产生。左/右信号输出到数据输出部分32并通过输出终端OUT4输出到DAC。

下面描述在各个模式下，根据DA1和DA2所作的操作。

当DA1和DA2为‘00’时，如图3A所示，在左/右信号的一个周期中，从第五“与”门82输出的信号SCLK并不连续产生。特别是，当第三控制信号C3处于低电平时，由于从“或非”门68来的信号LCS12阻塞或取消了信号SCLK的左边12位，信号SCLK不产生，这要持续12个比特时钟周期，在图3B中用204表示。然而，当第三控制信号C3处于高电平时，信号SCLK可以产生，这由图3B中的206表示，会持续20个比特时钟周期。只要信号SCLK产生，储存在数据输入部分30的数据就被位移成与信号SCLK同步，并且20比特的数据通过输出终端OUT1串行输出，如图3C中208所示。

如果DA1和DA2为‘11’，所执行的操作相类似。也就是，当第三控制信号C3处于低电平时，由于来自“或非”门68的信号LCS12阻塞或取消了信号SCLK的左边12位，信号SCLK不产生，这会持续12个比特时钟周期，在图3G中用224表示。然而，当第三控制信号C3处于高电平时，信号SCLK产生，持续20个比特时钟周期，在图3G中用226表示。只要信号SCLK产生，储存在数据输入部分30的数据就被位移成与信号SCLK同步，20比特的数据通过输出终端OUT1被串行输出，如图3H中228所示。

如果DA1和DA2为‘10’，当第三信号C3处于低电平时，信号SCLK产生16次。当第三控制信号C3处于低电平时，信号SCLK也产生16次。于是，在第三控制信号C3的一个周期中，储存在数据输入部分30中的32比特数据被位移成与信号SCLK同步，通过输出终端OUT1串行输出，如图3D中212所示。

如果DA1和DA2为‘01’，在如图3A所示的左/右信号的一个周期中，从第五“与”门82输出的信号SCLK不连续产生。具体地，当第三信号C3处于高电平时，信号SCLK产生，如图3E中216所示，持续20个比特时钟周期。然而，当第三控制信号C3处于低电平时，由于从“与”门64来的信号RCS12阻塞或取消信号SCLK的右边12位，信号SCLK不产生，这种情况持续12个比特时钟周期，如图3E中218所示。只要信号SCLK产生，储存在数据输入部分30中的数据被位移成与信号SCLK同步，并且20比特的数据通过输出终端OUT1串行输出，如图3F中220所示。

如上所述，依据本发明的DAC接口装置使一种装置有可能与一个期望的外部DAC连接，而不管DAC要求何种数据格式。

Claims

1.一个数/模转换器接口装置，用于为数/模转换器和需要所述数/模转换器的部件之间提供接口，包括：

数据输入设备，用于响应数据加载信号，接收来自所述部件的并行数字数据，储存它们并响应第一和第二控制信号输出数据；

数据输出设备，用于响应第一和第二格式控制信号及左/右信号，选择性地输出从所述数据输入设备输入的数据；

系统时钟发生设备，用于为所述数模转换接口装置产生一个主时钟信号；

比特时钟发生设备，用于响应格式控制信号，对主时钟信号分频，并反转分频的主时钟信号；

控制时钟发生设备，用于对分频的主时钟信号分频，并产生第一到第六控制时钟信号来控制所述数/模转换器；

字时钟发生设备，用于接收第一到第四控制时钟信号和第四控制信号的反转信号，生成一个左取消信号和一个右取消信号，响应第一和第二格式控制信号，选择左取消信号和右取消信号之一，将所选的信号作为第四控制信号输出，并响应第三格式控制信号，选择控制时钟信号和第四控制信号的反转信号之一，将所选信号作为第三控制信号输出；

加载时钟发生设备，用于接收所述控制时钟信号和所述分频主时钟信号并响应所述格式控制信号，输出所述第二控制信号和所述数据加载信号；及

第一“或”门，用于对第四控制信号和分频主时钟信号进行逻辑“或”运算，并将结果作为第一控制信号输出，

其中，第三格式控制信号通过对第二格式控制信号和第一格式控制信号的反转信号进行“或非”操作而得到，左/右信号决定对输出到所述数/模转换器的数据所作的调整。

2.权利要求1中的数/模转换器接口装置，其中所述系统时钟发生设备包括：

振荡设备，用于产生一个具有预定频率的信号；和

分频设备，用于以一个预定数目对所述振荡设备输出的信号频率进行分频，并将分频的信号作为主时钟信号输出。

3.权利要求1中的数/模转换器接口装置，其中所述位时钟发生设备包括：

第一触发器，用于接收主时钟信号作为时钟输入，并接收其反相输出作为数据输入；

第一多路转换器，用于接收所述第一触发器的输出信号和主时钟信号，响应所述格式控制信号，选择所接收的信号之一，并将所选信号作为分频的主时钟信号输出；及

第一反相器，用于反转分频的主时钟信号并将反转的信号输出到所述数/模转换器，以便用反转的信号控制所述数/模转换器的串行数据输入。

4.权利要求1中的数/模转换器接口装置，其中所述控制时钟发生设备包括一个计数器，用于接收分频的主时钟信号，对接收的信号计数，并将计数值的每一个比特作为第一、第二、第三、第四、第五和第六控制时钟信号输出。

5.权利要求4中的数/模转换器接口装置，其中所述字时钟发生设备包括：

第二“或”门，用于对第三和第四控制时钟信号进行逻辑“或”操作；

第一“与”门，用于对所述第二“或”门的输出和第五控制时钟信号进行逻辑“与”操作；

第二“与”门，用于对第三和第四控制时钟信号进行逻辑“与”操作；

“或非”门，用于对所述第二“与”门的输出和第五控制时钟信号进行逻辑“或非”操作；

第二多路转换器，用于接收所述“或非”门的输出、所述第一“与”门的输出和第一电源电压电平，并响应第一和第二格式控制信号，选择性地输出输入信号中的一个；和

第三多路转换器，用于接收第四控制信号的反转信号和第四控制时钟信号，响应第三格式控制信号，选择这些信号之一，并将所选信号作为第四控制信号输出。

6。权利要求4中的数/模转换器接口装置，还包括第四多路转换器，用于接收第五和第六控制时钟信号并响应格式控制信号，选择性地将这些信号之一作为所述左/右信号输出。

7.权利要求4中的数/模转换器接口装置，其中所述加载时钟发生设备包括：

第五多路转换器，用于接收第一控制时钟信号和第二电源电压电平，并响应格式控制信号，选择性地输出这些信号之一；

第三“与”门，用于对第一、第二和第三控制时钟信号进行逻辑“与”操作；

第四“与”门，用于对第三和第四控制时钟信号及所述第五多路转换器的输出进行逻辑“与”操作；

一个“与非”门，用于对所述第三和第四“与”门的输出进行逻辑“与非”操作，并将结果作为所述数据加载信号输出；和

第三“或”门，用于对所述“与非”门的输出和所述分频主时钟信号进行逻辑“或”操作，并将操作结果作为所述第二控制信号输出。

8.权利要求5中的数/模转换器接口装置，其中所述数据输入设备包括：

第六多路转换器，用于响应所述数据加载信号，选择性地输出所述并行输入数据、所述数据输入设备输出中的预定比特和第一电源电压电平中一个；

第五“与”门，用于对所述第一和第二控制信号进行逻辑“与”操作；

第二触发器，用于接收所述第五“与”门的输出，作为时钟输入，接收所述第六多路转换器的输出，作为数据输入，并将所接收的信号输出到所述数据输出设备；和

第三触发器，用于接收来自所述第二触发器的信号输出的最后一个比特作为数据输入，接收所述第五“与”门的输出作为时钟输入，并与时钟输入同步将接收到的信号输出到所述数据输出设备。

9.权利要求8中的数/模转换器接口装置，其中所述数据输出设备包括：

第七多路转换器，用于接收所述第二触发器输出信号的预定比特，并响应所述左/右信号，选择性地输出它们；和

第八多路转换器，用于接收所述第二和第三触发器的输出及所述第七多路转换器的输出，并响应第一和第二格式控制信号，选择性地将它们作为所述并行数据的串行表示输出到所述数/模转换器中。