CN1295871C - 产生非重叠时钟相位的电路装置 - Google Patents

Abstract

本发明关于一种产生非重叠时钟相位的电路装置，其具有第一电路单元以合并两输入信号以形成输出信号及第二电路单元以合并两输入信号以形成输出信号，第一及第二电路单元的个别第一输入被提供用于共同时钟信号的施用，及第一多路复用器单元，第一输入被连接至第一电路单元的输出，第二输入被连接至第二电路单元的输出及多路复用器单元的输出皆被连接至该第一及第二电路单元的第二输入及提供第三输入以在第一多路复用器单元的输入间切换以施用时钟信号，许多非重叠时钟相位由该第一及第二电路单元及该第一多路复用器单元的输出信号提供。

Description

产生非重叠时钟相位的电路装置

技术领域

本发明涉及一种产生非重叠时钟相位的电路装置。

背景技术

具有经保证非重叠时钟的多相位时钟为数种应用所需要的，此种应用的实例为电闸电容式滤波器、三角积分调变器、时钟加速器或充电泵。产生两非重叠相位或时钟相位对的电路已由先前技艺已知许久。

然而，在个别情况，必需产生彼此插入的三或更多时钟相位及具相关于彼此的经订定的位置，此亦确保许多非重叠时钟相位的选择。

改变负载条件构成在非重叠时钟相位的产生的特别问题。经由电容负载，特别是未实际重叠其它时钟相位的时钟相位以一种重叠仍然发生的方式被偏移。由先前技艺两时钟相位的电路被说明于第1及2图，所得时钟相位被说明于第3图。被说明于第1图的电路排列基本上包括两NAND组件，一个组件的输出回馈至另一个NAND组件的输入。

时钟信号CLKIN存在于第一NAND组件1及经由倒反器存在于第二NAND组件2。为解释该功能，起初假设该NAND组件1的第二输入在LOW，只要时钟信号CLKIN维持在低，输出Q2为HIGH。经倒反时钟信号所施用的第二NAND组件2的输入在此时间点为在高。输出Q2回馈至该第二NAND组件2的第二输入，其结果为，在此时间点，HIGH信号同样地存在于那里，该第二NAND组件2的输出因而至LOW且该输出信号Q1同样地为LOW。

当时钟信号CLKIN接着变更为HIGH，上升边缘在电路中传播，第一NAND组件的第一输入因而接收HIGH信号，故HIGH位准及LOW位准存在于该输入，因而在输出的位准不改变及边缘不会持续穿过该第一NAND组件1。

该第二NAND组件2的第一输入现在接收LOW信号，然而，其结果为输出由LOW跳至HIGH且边缘持续。现在为HIGH的输出Q1回馈至该第一NAND组件1的第二输入，其结果为，两HIGH信号存在该第一NAND组件的输入及结果，输出为LOW，结果，该边缘现在亦传播至第二输出Q2，此状态被保持直到时钟信号CLKIN的位准再次被改变。

下降时钟边缘以参考上升边缘所叙述的方式持续，然而，起初仅该第一NAND组件1的输出信号改变，然而，尽管该输入的不同占有，该第二NAND组件2的输出信号维持相同的。所以，该输出Q2的位准为先被改变的一个，接着为该输出Q1的位准。在输出Q1及Q2的信号因而彼此插入。在该输出Q1及Q2状态改变间的时间间隔由该逻辑切换组件，亦即在第1图的NAND组件，的延迟次数的值决定。

该延迟次数可经由额外延迟组件的标的使用被精确地决定。

此种电路被示于第2图，除了该NAND组件1及2，许多倒反器在该NAND组件1及2的输出及电路输出Q1及Q2间连接，每一个倒反器具典型切换时间，其产生信号的延迟，此外，两进一步输出Q1N及Q2N被送出，该进一步输出分别携带相关于Q1及Q2的互补信号。

由此种电路装置产生的信号被说明于第3图，相位Q1及Q2为严格非重叠的(正逻辑)，当相位Q1N及Q2N为严格重叠的(正逻辑)或是同样地非重叠的(负逻辑)。时钟间断或非重叠时间由Tnov1表示。具两非重叠时钟相位的时钟系统适合用于驱动如电闸电容式滤波器或充电泵。

然而，某些电路区块需要第三时钟相位对，其不仅暂时补偿关于现有相位对，而是以暂时插入方式以非重叠方式切换。第4图表示说明此需求的时序图，经由信号的合适组合，对关于重叠的任意要求，应总可能发现满足这些要求的三个信号。对三或更多非重叠时钟相位，于此已必须使用系统时钟频率，其以倍数较高及必需细分该频率周期，然而，以电路观点该系统时钟的较高频率导致显著复杂性。

发明内容

所以，本发明目的为订定一种电路装置，借助此三或更多非重叠时钟相位可被产生，在此情况下目的为确保在时钟相位间的暂时补偿被依从，无论所连接的负荷。

此目的可借助产生非重叠时钟相位的电路装置而达到，其具第一电路单元以合并两输入信号以形成输出信号及第二电路单元以合并两输入信号以形成输出信号，第一及第二电路单元的个别第一输入被提供用于共同时钟信号的施用，及第一多路复用器单元，第一输入被连接至第一电路单元的输出，第二输入被连接至第二电路单元的输出，及多路复用器单元的输出被连接至第一及第二电路单元的第二输入及提供第三输入以在第一多路复用器单元的输入间切换以施用时钟信号，许多非重叠时钟相位由第一及第二电路单元及第一多路复用器单元的输出信号提供。

由该多路复用器单元的插入及至两电路单元的相对应联结所达到的是由第1及2图已知的电路装置变为可放大的，进一步输出被加至存在于先前技艺中的两输出。仅标准逻辑状态被使用是有利的。由前馈装置所达到的是在所有情况下重叠被避免至最大可能频率的限制，此亦特别应用于改变电容负荷，在此情况下，仅单一参考时钟是需要的，其频率等于输出信号的频率。

特别有利的是经由进一步多路复用器单元的插入，本发明的多路复用器单元的插入可被加乘使用，故相对应更多输出信号亦可得到，其皆以非重叠方式被插入。

若第一及第二电路单元皆为具有连接至后面的延迟组件的NAND组件，电路被建造地特别简单，该延迟组件皆包括串联连接的倒反器。

附图说明

本发明参考示例具体实施例详细解释于下。

在图式中：

第1及2图显示已叙述的先前技艺的电路装置，

第3图显示根据第2图根据先前技艺的电路的时序图，

第4图显示由根据本发明电路装置所产生的时序图，

第5图显示根据本发明电路装置的第一示例具体实施例，

第6图显示第5图电路装置的详细说明，及

第7图显示根据本发明电路装置的第二示例具体实施例，

第8图显示第7图标例具体实施例的详细说明。

具体实施方式

第1至3图显示根据先前技艺的电路装置及相对应时序图，如已在叙述的简介中所说明。第4图显示一种如由根据本发明电路装置所产生的时序图。

此种电路被说明第5图，时钟信号CLK被送至第一切换单元SE1及第二切换单元SE2的第一输入E1.1及E2.1，而且，多路复用器单元ME1被提供，其第三输入被提供以用做时钟信号CLK的施用。该多路复用器单元的第三输入E3.3被提供以在多路复用器单元的第一及第二输入M3.1及M3.2间切换，第一切换单元SE1的输出A1.1被连接至该多路复用器单元ME1的第一输入E3.1，第二切换单元SE2的输出A2.1被相对应地连接至该多路复用器单元的第二输入E3.2，而且，第一多路复用器单元ME1的输出A3.1连接至该第一切换单元SE1的第二输入E1.2及至该第二切换单元SE2的第二输入E2.2。该第一及第二切换单元SE1及SE2与该多路复用器单元ME1的输出A1.1、A2.1、及A3.1被提供做为输出Q1、Q2及Q3以分线输出信号。

该第一及第二切换单元SE1及SE2的各种具体实施例为可了解的，一个可能的具体实施例说明于第6图，于此切换单元SE1及SE2包括个别NAND组件1及2，及亦包括于后面连接的倒反器做为延迟组件。该多路复用器单元ME1包括多路复用器3，做为延迟组件的倒反器同样地连接至多路复用器输出的后面。

正信号边缘首先通过该切换单元SE1，故该输出Q1为先至HIGH的一个(参考第4图)，该多路复用器3的ENB输入被连接至经倒反时钟信号CLK。结果首先多路复用器3的输入S1被活化，所以，来自Q1的正信号边缘持续通过该多路复用器3至输出Q2。如同在根据先前技艺电路的情况下，在输出Q2的信号被回馈至该NAND组件2及由其输入持续通过做为延迟组件的倒反器至输出Q3，使得该输出Q3为最后一个至HIGH的。现在假设该输出维持在此状态直到该时钟信号CLK变化。

在下降时钟边缘的情况下，亦即当该时钟信号CLK至LOW时，该多路复用器3被切换，故现在该多路复用器3的输入S2被活化，负缘无法持续经过该NAND组件1因该NAND组件的第二输入额外必需至LOW，其仅当该输出Q2改变其状态时发生。然而，该负时钟边缘经由NAND组件2传播。所以，首先该输出Q3至LOW，已同时切换至该输入S2的多路复用器3现在允许该下降时钟边缘持续通过该多路复用器3及连接至该输出Q2后面的延迟组件，由此，该下降边缘持续至该NAND组件1的输入以在通过该延迟组件后到达该输出Q1，故该输出Q1亦至LOW。一旦该时钟信号CLK再次至HIGH，该多路复用器3再次切换且该操作重新开始。

第7图说明根据本发明电路装置的进一步示例具体实施例，借助此四个交互插入的及非重叠时钟相位意欲被产生。为实现此目的，进一步多路复用器单元ME2在该第一切换单元SE1及该第一多路复用器单元ME1间被连接。该第一切换单元SE1的输出现在不再连接至该第一多路复用器单元ME1的第一输入，而是至该第二多路复用器单元ME2的第一输入。该多路复用器单元ME2现在同样地连接至该第一多路复用器单元ME1的输出至该第一切换单元1的第二输入的回馈。该操作方法类似于参考第5图所叙述的操作方法。该第二多路复用器单元ME2亦具延迟组件，所以意欲订定的时间延迟存在于在Q2的输出信号及在Q3的输出信号之间。

在第7图以方块图说明的电路装置再次更详细地说明于第8图，此显示该第二多路复用器单元ME2与该第一多路复用器单元ME1相同地被建造。换言之，其具多路复用器4及于后面连接的延迟组件。

在第6图及第8图的详细叙述中，该切换单元SE1及SE2皆以连接于后面的NAND组件及延迟组件实现，然而，以其它逻辑闸，例如以NOR组件，的实现是同等合适的。若在第6图的电路装置中，该两NAND组件1及2以NOR组件取代，电路的功能性被保留且所有改变为电路输出的所欲输出信号的指定。在本第6图的情况下，终端Q1及Q3，及对应的Q1N及Q3N，被互换。

在第6图及第8图中，多路复用器3及4以多路复用器模块被说明。熟知本技艺者可分辨借助分离结构实现多路复用器的功能。

五或更多时钟相位的电路装置可类似地由其它多路复用器单元的增加而被建构，其可在切换单元SE1或SE2及相邻多路复用器单元间连接。

为得到实际可利用的外部信号，仅必需协调延迟时间与所欲时钟循环。对应的尺寸化为专家能力的范围内。

Claims (6)

1.一种产生非重叠时钟相位的电路装置，其具有

第一电路单元(SE1)以合并两输入信号以形成一输出信号及第二电路单元(SE2)以合并两输入信号以形成一输出信号，第一及第二电路单元(SE1、SE2)的个别第一输入(E1.1、E2.1)被提供用于共同时钟信号(clk)的施用，及

第一多路复用器单元(ME1)，一第一输入(E3.1)被连接至该第一电路单元(SE1)的输出(A1.1)，一第二输入(E3.2)被连接至该第二电路单元(SE2)的输出(A2.1)及该多路复用器单元的输出(A3.1)皆被连接至该第一及第二电路单元(SE1、SE2)的第二输入(E1.2、E2.2)及提供第三输入(E3.3)以在该第一多路复用器单元(ME1)的输入间切换以施用该时钟信号，

许多非重叠时钟相位由该第一及第二单元(SE1、SE2)及该第一多路复用器单元(ME1)的输出信号提供。

2.根据权利要求1的电路装置，

其特征在于第二多路复用器单元(ME2)在该第一电路单元(SE1)及该第一多路复用器单元(ME1)间被连接，

-该第二多路复用器单元(ME2)的第一输入(E4.1)连接至该第一电路单元(SE1)的输出(A1.1)，

-该第二多路复用器单元(ME2)的第二输入(E4.2)连接至该第一多路复用器单元(ME1)的输出(A3.1)，及

-该第二多路复用器单元(ME2)的输出(A4.1)连接至该第一多路复用器单元(ME1)的第一输入(E3.1)及该第一切换单元(SE1)的第二输入(E1.2)，及

-该第二多路复用器单元(ME2)的第三输入(E4.3)提供用于该时钟信号(clk)的施用。

3.根据权利要求2的电路装置，

其特征在于进一步多路复用器单元在该第一电路单元(SE1)及最接近于其的该多路复用器单元间连接，该多路复用器单元的连接根据在该第一电路单元(SE1)及该第一多路复用器单元(ME1)间的该第二多路复用器单元(ME2)的连接被提供。

4.根据权利要求1至3中任一项的电路装置，

其特征在于该第一及第二电路单元(SE1、SE2)皆包括具有于后面连接的延迟组件的NAND组件，倒反器连接至该第二电路单元(SE2)的第一输入(E2.1)的前面。

5.根据权利要求4的电路装置，

其特征在于该第一多路复用器单元(ME1)包括一多路复用器及于后面连接的一延迟组件，该第一多路复用器单元(ME1)的该第一及第二输入(E3.1、E3.2)为该多路复用器的数据输入及该多路复用器单元的该第三输入(E3.3)为该多路复用器的切换输入。

6.根据权利要求1-3中任一项的电路装置，

其特征在于该第一多路复用器单元(ME1)包括一多路复用器及于后面连接的一延迟组件，该第一多路复用器单元(ME1)的该第一及第二输入(E3.1、E3.2)为该多路复用器的数据输入及该多路复用器单元的该第三输入(E3.3)为该多路复用器的切换输入。

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