CN1181163A - 具有受控时钟发生器的快速∑-△调制器 - Google Patents

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Abstract

一设备接收一基准时钟(805)信号,该基准时钟信号然后被施加给若干个串接可控延时级(903—1……903—5)。每一延时级的输出是其输入的进一步的延时,延时量被控制信号(911)进行控制。多个延时基准时钟信号的第一预先选定延时基准时钟信号和多个延时基准时钟信号的第二预先选定延时基准时钟信号之间的相位关系被测量。或者,可以是基准时钟信号和预先选定的多个延时基准时钟信号之一之间的相位关系被测量。被测相位关系与所需相位关系作比较,差值是一误差信号(911),该误差信号被反馈给延时级作为延时控制信号。这样一来,延时级的延时基准时钟输出就彼此锁定成为非常稳定的所需相位关系。这些延时基准时钟然后被逻辑电路(907)变换成为供开关电容器∑－△调制器使用的不重叠相位时钟。通过使用如此产生的时钟,就可以以13MHz或更高的速率进行开关电容器∑－△调制。

Description

具有受控时钟发生器的快速∑-Δ 调制器
                         背景
本发明涉及受控时钟发生器，尤其涉及用于需要不重叠时钟的∑-Δ调制器的受控时钟发生器。
模-数(A/D)变换器有广泛的应用是公知的。许多这些应用要求A/D变换器具有高分辨率并能高速工作。在已有的各种把模拟信号变换成为数字形式的技术中，一种称为∑-Δ变换的技术结合了过取样和噪声整形，它已成为最经常被使用的一种技术。这是因为过取样消除了对精确和昂贵的抗混淆滤波器的需要，如果采用其它变换技术，就需要这种滤波器。图1表示在已有技术中非∑-Δ类型的A/D变换器103与复抗混淆滤波器101连接的结构。
与之相反，图2表示已有技术中的∑-Δ类型的A/D变换器的结构。复抗混淆滤波器101已被简单得多的前置滤波器201所代替。在∑-Δ调制器之后的是数字抽取滤波器205。前置滤波器201和∑-Δ调制器203对容限的要求都比复抗混淆滤波器101对容限的要求宽松得多。此外，在∑-Δ调制器203之后的数字抽取滤波器205是精确的，不受制造工艺变化的影响。
∑-Δ调制器还可被集成在混合信号的VLSI集成电路内。在这种电路中，∑-Δ调制器中的噪声整形器经常利用开关电容器技术来实现。授权给小弗格森(Ferguson)等人的美国专利第5 311 181号描述了采用开关电容器∑-Δ调制器的高分辨率A/D变换器的理论和应用，该专利全文授引于此作参考文献。
开关电容器∑-Δ调制器为了正常工作需要两相时钟。普通开关电容器∑-Δ调制器的时钟需求如图3所示。如所示的那样，两个相位P1，P2必需是不重叠。就是说，在第一相位P1被解断言和第二相位P2被断言之后必需有非零持续时间的间隔T1。同样地，在第二相位P2被解断言和第一相位P1被断言之后也必需有非零持续时间的间隔T2。
改善开关电容器滤波器的噪声性能的一种已知方法是采用这样的设计来将在开关电容器上的开关引入的误差电压减至最小，这种设计如图4所示，除标准第一和第二相位时钟P1、P2外，还需要两个超前相位时钟P1e、P2e。(在某些已有技术的描述中，基准点与在此描述的基准点相反，所以这四个相位时钟被认为包括标准第一及第二相位时钟以及第一及第二滞后相位时钟。但是，不管名称如何，操作原理是一样的。)必需在开关电容器滤波器的运算放大器稳定下来所需的时间内闭合该滤波器内的开关，还必需在改变存储在电容器内的电荷所需的时间内闭合该滤波器内的开关。在图4中，这些时间由各个信号的肯定断言来确定。对超前相位时钟信号在开关电容器滤波器内的使用的更详细的讨论可以在瑞士Lausanne出版社1994年7月4-8日出版的M.Rebeschini所著的《模拟和混合集成电路的实际方面》第37-61页上的“开关电容电路设计的实际考虑”中找到，这一内容援引于此作参考。
虽然在许多应用中要求∑-Δ调制器以非常高的速度工作，但限制因素是两相时钟的精度。例如，每一相位时钟P1、P1e、P2、P2e的断言时间宽度Tsettle通常至少是15纳秒。第一相位时钟P1滞后超前相位时钟P1e的滞后量T1至少是3纳秒。同样地，第二相位时钟P2滞后超前相位时钟P2e的滞后量T3也至少是3纳秒。此外，在此期间没有一个相位时钟P1、P1e、P2、P2e被断言的不重叠时间T2和T5都应至少为3纳秒长。
因此，四个时钟的一完整周期Tcycle(例如第一超前相位时钟P1e的第一次断言401和该第一超前相位时钟P1e的下一次断言403之间的时间间隔)需要的最短时间是：
Tcycle＝2*Tsettle+T1+T2+T3+T5＝2×15纳秒+4×3纳秒＝42纳秒
由以上公式可看出开关电容器∑-Δ调制器的执行速度的理论上限是1/42纳秒＝23.8MHz。但是，这种调制器的任何实际设计都必需考虑这一事实：即产生各个相位时钟P1、P1e、P2、P2e的普通电路都具有允许任一时间T1、T2、T3、T4、T5和T6偏离所需长度的容限。这是因为各个相位时钟P1、P1e、P2、P2e通常都是如图5所示地取自经过一系列延时级503的基准时钟501。图6表示由这一电路结构产生的信号。每一延时级503产生的输出是其被延时了数量Δ的输入的再现。基准时钟501和7个延时信号D1out…D7out提供给把它们变成4个相位时钟P1、P1e、P2、P2e的逻辑电路。
普通延时级503更详细地示于图7。输入信号701提供给产生反相信号703的第一反相器装置。延时量取决于反相信号703需要多长时间把电容器705充电到使第二反相器改变其输出的值。遗憾的是延时量不是恒定的，而是随温度、工艺变化、电源以及输入信号变化。当需要产生3纳秒的最短延时时，通常的延时扩散是可以在3纳秒和6纳秒之间变化的延时。
现在回到设计高速开关电容器∑-Δ调制器的问题，时钟发生器通常的延时扩散是+/-40％。由于以上已求出可允许的最短周期时间Tcycle是42纳秒，所以可期望把这一周期时间作为最短周期时间的时钟发生器将能够产生形成如下最长周期时间的时钟：因此，不能够指望采用普通时钟发生器的开关电容∑-Δ调制器以比1/98纳秒＝10.2MHz快的速度进行工作。
如果希望使开关电容器∑-Δ调制器以更高的速率工作，例如以13MHz，则可允许的最长周期时间Tcycle就是1/(13×106)＝77纳秒。这意味着必需使时钟发生器的延时扩散不劣于：
Figure A9619311200082
                       延时扩散＝29％
而不是通常的40％的延时扩散。但是，目前不可能设计具有这一精度级的延时级503。因此，普通技术已经妨碍了开关电容器∑-Δ调制器以大大高于约10MHz的时钟速率进行工作。
已有技术、例如授权给Saleh的美国专利第5349352号已讨论了向∑-ΔA/D变换器提供较少噪声的基准时钟501的问题。为了消除可变周期噪声，例如来自电源线的集中在60Hz的噪声，该已有技术描述了图8所示的装置，在该装置中，锁相环803接收有噪声的时钟信号801，并产生提供给A/D变换器807的噪声较少的基准时钟805。该A/D变换器807然后可以按照以上相对于图5-7描述的方式利用该基准时钟805产生各个相位时钟P1、P1e、P2、P2e。显然，因为这一技术没有解决在A/D变换器807内部的延时级503产生的问题，所以它不能够使该A/D变换器以非常高的速率工作。就是说，即使基准时钟805可以具有较好的质量，但仍不能指望延时级503精确地产生非常接近所要求的最短延时3纳秒的延时。
                          概要
因此，本发明的目的是提供产生不重叠的时钟信号的方法和设备，这些不重叠的时钟信号的质量足以使∑-Δ调制器以大大地高于利用普通技术已能够实现的速率的速率进行工作。根据本发明的一个方面，上述及其它目的在这样的设备中实现，该设备包括接收基准时钟信号的输入装置和与该输入装置连接的、根据所接收的基准时钟信号产生多个延时基准时钟信号的可控延时装置。对于多个延时基准时钟的每一个，相应的延时量可由控制信号进行控制。该设备还包括与该输入装置和与该延时装置连接的、产生误差信号的相位比较器装置，该误差信号的大小正比于所接收该基准时钟信号和预先选定的最大延时基准时钟信号之一之间的被测相位关系与预定相位关系的偏离量。在一替代实施例中，该相位比较器装置只与该可控延时装置连接，产生其大小正比于多个延时基准时钟信号的第一个预先选定延时基准时钟信号和多个延时基准时钟信号的第二个预先选定延时基准信号之间的被测相位关系与预定相位关系的偏离量。
在这两个实施例中，误差信号提供给可控延时装置作为控制多个延时基准时钟信号的各个的延时量的控制信号。通过这种方式反馈该误差信号，可控延时装置产生的延时量就锁定成为一稳定量。
该设备还包括根据多个延时基准时钟信号产生不重叠的第一和第二相位时钟信号的逻辑装置。在本发明的一个实施例中，第一相位时钟信号包括第一超前相位时钟信号和第一标准相位时钟信号，第二相位时钟信号包括第二超前相位时钟信号和第二标准相位时钟信号。最后，该设备包括开关电容器∑-Δ调制器装置。该开关电容器∑-Δ调制器装置包括：接收不重叠的第一和第二相位时钟信号的时钟输入装置；接收待调制信号的信号输入装置；以及包括开关电容器电路的、在该不重叠的第一和第二相位时钟信号的控制下调制该待调制信号的装置。
通过使用以这种方式产生的不重叠时钟，开关电容器∑-Δ调制器可以按照大大地高于10MHz(例如13MHz或更高)的速率工作。
根据本发明的另一个方面，可控延时装置包括多个串接的可控延时级，这些串接可控延时级包括第一可控延时级以及一个或多个后续的串接可控延时级。这些串接可控延时级的每一个级都具有接收控制信号的输入端，该控制信号控制这些串接可控延时级的所述一个级产生的延时量。该第一可控延时级从输入装置接收基准时钟信号，在输出端产生第一延时基准时钟信号。此外，该一个或多个后续的串接可控延时级接收各个串接可控延时级的前一可控延时级的输出信号，根据该输出信号产生进一步延时的基准时钟信号。
                       附图简述
阅读以下结合附图给出的详细说明将懂得本发明的目的和优点，附图中：
图1是已有技术中的非∑-Δ类型的A/D变换器与复抗混淆滤波器连接的结构的图示；
图2是已有技术中的∑-Δ类型的A/D变换器的结构的图示；
图3是普通开关电容器∑-Δ调制器的时钟需求的时序图；
图4是性能改进的开关电容器滤波器的时钟需求的定时图，包括两个超前相位时钟以及第一和第二相位时钟；
图5是已有技术的产生开关电容器∑-Δ调制器的时钟的一系列延时级的方框图；
图6是图5的该系列延时级产生的信号的时序图；
图7是普通延时级更详细的方框图；
图8是消除将作为模-数变换器的基准时钟被提供的时钟内的可变周期噪声的已有技术的方框图；
图9是本发明的包括时钟发生器和∑-Δ调制器的设备的一最佳实施例的方框图；
图10是在本发明中采用的相位比较器更详细的方框图；
图11是在本发明的一实施例中采用的可控延时级的详细方框图。
                         详细描述
现在参看附图描述本发明的各个特征，图中相同的部分用相同的标号来表示。
现在参看图9描述本发明的最佳实施例。开关电容器∑-ΔA/D变换器901利用普通技术进行设计，尽管如此，但因为按照以下方式产生的非常准确的相位时钟P1、P1e、P2、P2e的缘故，它能够以13MHz或更高的速度工作。在本发明的最佳实施例中，通过使用普通技术，例如利用锁相环(PLL)803消除会在被作为信号源的有噪声的时钟801中出现的可变周期噪声，基准时钟805的质量得到了改善。当然，锁相环803的应用不是本发明的关键。可以采用任何提供稳定、无颤动的基准时钟805的技术。
根据本发明，5个可控延时级903-1，…903-5串联连接，所以当基准时钟805被提供给第一可控延时级903-1时，就按照前四个可控延时级903-1，……903-4输出的先后得到一组延时不断增大的时钟信号(OUTD)905-1，……，905-4。第5个可控延时级903-5的目的是提供第4个可控延时级903-4的负载，该负载等于其它3个可控延时级903-1，……，903-3每一个的负载。第5个可控延时级903-5的输出没有被使用。
除OUTD信号905-x外，本发明的最佳实施例让每一个可控延时级903-1，……，903-5还输出OUTQ信号913-x和OUTQ*信号915-x。OUTQ信号913-x在数值上等于OUTD信号905-x。OUTQ*信号915-x是OUTQ信号913-x的补信号。产生OUTQ和OUTQ*信号913-x、915-x的目的是把它们提供给逻辑电路907。这样做可以相同地加载每一个OUTD信号905-x，以便每一可控延时级903-x都将基本上提供相同的延时量，在最佳实施例中，这一延时量是5纳秒，以便使开关电容器∑-ΔA/D变换器901以13MHz进行工作。
逻辑电路907把OUTQ和OUTQ*信号913-1，……，913-4，915-1，……，915-4变换成为非常精确的相位时钟P1，P1e、P2，P2e。根据众所周知的技术设计逻辑电路907，以便产生彼此具有合适的占空因数和延时的相位时钟P1、P1e、P2、P2e。
为了操作可控延时级903-1，……903-5来获得非常小的延时扩散特性，把相位比较器909引入到设计中去。相位比较器909具有两个输入端。相位比较器909的第一输入端接收第一个延时信号OUTQ，例如由第一可控延时级903-1产生的OUTQ913-1。相位比较器909的第二输入端接收第二个延时信号OUTQ，例如由第四可控延时级903-4产生的OUTQ 913-4。提供给相位比较器909的这两个延时信号的选择是依赖于相位比较器909的具体设计的设计选择的问题。如果选择在相位方面相差较大的两个信号，而不是选择相当接近(即被少量延时)的两个信号，则相位比较器909就可以更容易设计，并且还更精确。在本发明的一替代实施例中，提供给相位比较器909的信号之一是基准时钟805而不是OUTQ信号913-x之一。
现在参看图10描述相位比较器909的操作，该图是相位比较器909更详细的方框图。相位比较器909执行两个比较：首先，两个延时时钟信号OUTDx905-x和OUTD x+y 905-(x+y)被提供给相位比较器1001相应的第一和第二输入端。(如上所述，延时时钟信号OUTD905之一可替换地是基准时钟805。)相位比较器1001的输出是被测相位关系信号1003。该被测相位关系信号1003然后被提供给比较器1005的第一输入端。比较器1005的第二输入端接收表示这两个延时时钟信号OUTDx905-x、OUTDx+y905-(x+y)之间的所需相位关系的基准信号1007。预先确定该所需相位关系来表示将在选定的两个延时时钟信号OUTDx905-x、OUTDx+y905-(x+y)之间产生的全部所需延时。
现在再参看图9，误差信号911被提供给5个可控延时级903-1，……，903-5的每一个的控制输入端。这些控制延时级903-x(1≤x≤5)之一的最佳实施例如图11所示。与图5所示的延时级503一样，可控延时级903-x包括串联连接的两个反相器电路1101，1103，在这两个反相器电路1101，1103之间设置了第一电容器1105来控制在启动和关闭第二反相器电路1103时的延时。第二电容器1111连接在第二反相器1103的输出端和地之间，控制在产生输出信号OUTD905-x时的延时。在可控延时级903-x的该最佳实施例中，该实施例被设计成为一个集成电路，第一和第二电容器1105、1111在该电路中以在电源电压VDD和地之间串接的P晶体管和n晶体管的栅极电容的形式来实现。栅极电容的这种方式的使用在本领域是众所周知的，在此不再详述。
可控延时级903-x与延时级503的不同之处在于它还有两个n晶体管1107、1109，各连接在两个反相器电路1101、1103相应的一个和地之间。n晶体管1107、1109每一个的栅极接收相位比较器909产生的误差信号911。通过断言误差信号911，就能够控制两个电容器1105、1111每一个的放电时间，由此就动态地控制了在输入导线1113和输出信号OUTD905-x之间引入的延时量。
在一替代实施例中，这两个n晶体管1107、1109可用连接在每一反相器1101、1103和电源电压VDD之间的P晶体管(未示出)来代替。在这一替代结构中，是对两个电容器1105、1111每一个的充电时间而不是对放电时间进行控制。当然，还可以设计具有用于控制这两个晶体管1105、1111的充电和放电时间的n和p晶体管的延时级。但是，在后一种情况中，将不得不提供两个输入控制电压(n和p晶体管各一个)，这会使相位比较器909的设计更加复杂。
除上述元件外，例示性的延时级903-x还具有第三、第四和第五反相器电路1115、1117、1119。第四反相器电路1117与第二反相器电路1103的输出端连接，以便它可以产生反相信号OUTQ*915-x。第四反相器电路1117的输出端还与第五反相器电路1119的输入端连接，第五反相器电路1119产生可提供给逻辑电路907的非反相信号OUTQ913-x。向逻辑电路907提供非反相信号OUTQ913-x而不是提供延时输出信号OUTD 905-x的理由是保证在前四个可控延时级903-1，……，903-4的每一个中的第二反相器电路1103看到相同的容性负载，即下一可控延时级903-x的输入，由此使这四个可控延时级903-1，……，903-4之间的定时差减至最小。如以下将更详细地描述的那样，其输出没有被使用的第五可控延时级903-5只是用来向第四可控延时级903-4的第二反相器电路1103提供均匀负载。
为了保证可控延时级903-1，……，903-4每一个的第一反相器电路1101也看到与第二反相器电路1103的输出端所看到的容性负载相同的容性负载，在每一可控延时级903-x内设置了第三反相器电路1115。在第一个给定的可控延时级903-x内，该第三反相器电路1115是第一反相器电路1101的负载，下一个可控延时级903-(x+1)的第一反相器电路1101是该第一个给定的可控延时级903-x的第二反相器电路1103的负载。
本发明不受图11所示可控延时级903-x的应用的限制。相反，本领域普通技术人员都懂得还可以采用其它类型的受控延时级。
现在回到图9，可以看出相位比较器909与可控延时级903-1，……，903-4一起构成了在达到所述相位关系时将稳定下来的锁相环。因为在该最佳实施例中，该电路被制成单块集成电路，所以制造工艺保证了每一可控延时级903-1，……903-5引入的延时量基本上是相同的，各级间的不同只有几个百分点。因此，根据两个延时时钟信号OUTDx905-x、OUTDx+y 905-(x+y)的测量值控制延时量就基本上保证了每一可控延时级903-1，……，903-5都产生所需的延时量。
这样一来，这四个延时时钟905-1，……905-4具有比在已有技术中被用来为∑-Δ调制器产生时钟信号的普通延时级503所产生的容限严格得多的容限。由于更好容限的缘故，延时时钟905-1，……，905-4可以以更高的速度(例如13MHz和13MHz以上)进行工作，并可仍被提供给逻辑电路907来产生相位时钟P1、P1e、P2、P2e，不会有使任一时间T1、T2、T3、T4、T5和T6(见图4)比最小可接受持续时间短的危险。在设计逻辑电路907时，必需注意保证不引入将影响到相位时钟P1，P1e、P2、P2e的容限的可变延时。例如，在用CMOS集成电路实现的设计中，必需保证逻辑电路907的全部输出节点都具有相等的寄生电容，以便使每一相位时钟P1、P1e、P2、P2e都具有相同的延时。在例示性实施例中，通过产生代替OUTD信号905-x被提供给逻辑电路907的单独信号OUTQ913-x和OUTQ*915-x已解决了这一问题，这两个信号仅用于产生正确定时的目的。还有，如参看图11所说明的那样，可控延时级903-x之一的最佳实施例保证了间级的寄生电容是相同的。
对于一具体实施例描述了本发明。但是，本领域的普通技术人员容易想到，可以按照与上述最佳实施例的方式不同的特定方式来实施本发明。这样做可以不脱离本发明的精神。例如，例示性实施例使用了5个可控延时级903-1，……903-5，实际上用其中的前4个来产生非常精确的相位时钟P1、P1e、P2、P2e。但是，延时级的实际个数以及选择那些延时级来被相位比较器909进行监控是设计选择的事情。
因此，最佳实施例只是说明性的，绝不应被看作是限制性的。发明的范围由所附权利要求书而不是由以上描述来确定，落在权利要求书的范畴内的所有变化和等同物都被权利要求书所覆盖。

Claims (8)

1.一设备，包括：
接收基准时钟信号的输入装置；
与该输入装置连接的、根据所接收的基准时钟信号产生多个延时基准时钟信号的可控延时装置；对于多个延时基准时钟信号的每一个，相应的延时量可由控制信号进行控制；
与该输入装置和与该可控延时装置连接的、产生误差信号的相位比较器装置，该误差信号的大小正比于所接收的基准时钟信号和预先选定的多个延时基准时钟信号之一之间的被测相位关系与预定相位关系的偏离量，该误差信号被提供给该可控延时装置，作为控制多个延时基准时钟信号的每一个的延时量的控制信号；
根据多个延时基准时钟信号产生不重叠的第一和第二相位时钟信号的逻辑装置；以及
开关电容器∑-Δ调制器装置，包括：
接收该不重叠的第一和第二相位时钟信号的时钟输入装置；
接收待调制信号的信号输入装置；以及
包括开关电容器电路的、在该不重叠的第一和第二相位时钟信号的控制下调制该待调制信号的装置。
2.权利要求1的设备，在该设备中：
第一相位时钟信号包括第一超前相位时钟信号和第一标准相位时钟信号；以及
第二相位时钟信号包括第二超前相位时钟信号和第二标准相位时钟信号。
3.权利要求1的设备，其中的可控延时装置包括多个串接的可控延时级，这些串接可控延时级包括第一可控延时级以及一个或多个后续的串接可控延时级，在该设备中：
多个串接可控延时级的每一个级都具有接收控制信号的输入端，该控制信号控制这些串接可控延时级的所述一个级产生的延时量；
该第一可控延时级从输入装置接收基准时钟信号，在输出端产生第一延时基准时钟信号；以及
该一个或多个后续的串接可控延时级接收多个串接可控延时级的前一可控延时级的输出信号，根据该输出信号产生进一步延时的基准时钟信号。
4.一设备，包括：
接收基准时钟信号的输入装置；
与该输入装置连接的、根据所接收的基准时钟信号产生多个延时基准时钟信号的可控延时装置，对于多个延时基准时钟信号的每一个，相应的延时量可由控制信号进行控制；
与该可控延时装置连接的、产生误差信号的相位比较器，该误差信号的大小，正比于多个延时基准时钟信号的第一预先选定延时基准时钟信号和多个延时基准时钟信号的第二预先选定延时基准时钟信号之间的被测相位关系与预定相位关系的偏离量，该误差信号被提供给该可控延时装置，作为控制多个延时基准时钟信号的每一个的延时量的控制信号；
根据多个延时基准时钟信号产生不重叠的第一和第二相位时钟信号的逻辑装置；以及
开关电容器∑-Δ调制器装置，包括：
接收该不重叠的第一和第二相位时钟信号的时钟输入装置；
接收待调制信号的信号输入装置；以及
包括开关电容器电路的、在该不重叠的第一和第二相位时钟信号的控制下调制该待调制信号的装置。
5.权利要求4的设备，在该设备中：
第一相位时钟信号包括第一超前相位时钟信号和第一标准相位时钟信号；以及
第二相位时钟信号包括第二超前相位时钟信号和第二标准相位时钟信号。
6.权利要求4的设备，其中的可控延时装置包括多个串接的可控延时级，这些串接可控延时级包括第一可控延时级以及一个或多个后续的串接可控延时级，在该设备中：
多个串接可控延时级的每一个都具有接收控制信号的输入端，该控制信号控制这些串接可控延时级的所述一个级产生的延时量；
该第一可控延时级从输入装置接收基准时钟信号，在输出端产生第一延时基准时钟信号；以及
该一个或多个后续的串接可控延时级接收前一可控延时级的输出信号，根据该输出信号产生进一步延时的基准时钟信号。
7.调制信号的方法，包括以下步骤：
接收基准时钟信号；
利用可控延时装置根据所接收的基准时钟信号产生多个延时基准时钟信号；
测量所接收的基准时钟信号和预先选定的多个延时基准时钟信号之一之间的相位关系；
将该被测相位关系与预定相位关系作比较，并根据比较结果产生误差信号；
利用该误差信号来控制由该可控延时装置产生的延时量，然后产生其后的多个延时基准时钟信号；
根据该其后的多个延时基准时钟信号产生不重叠的第一和第二相位时钟信号；
把待调制信号施加到开关电容器∑-Δ调制器装置的信号输入装置；以及
利用该开关电容器∑-Δ调制器装置在该不重叠的第一和第二相位时钟信号的控制下调制该待调制信号。
8.调制信号的方法，包括以下步骤：
接收基准时钟信号；
利用可控延时装置根据所接收的基准时钟信号产生多个延时基准时钟信号；
测量多个延时基准时钟信号的第一预先选定延时基准时钟信号和多个延时基准时钟信号的第二预先选定延时基准时钟信号之间的相位关系；
将被测相位关系与预定相位关系作比较，并根据比较结果产生误差信号；
利用该误差信号来控制由该可控延时装置产生的延时量，然后产生其后的多个延时基准时钟信号；
根据该其后的多个延时基准时钟信号产生不重叠的第一和第二相位时钟信号；
把待调制信号施加到开关电容器∑-Δ调制器装置的信号输入装置；以及
利用该开关电容器∑-Δ调制器装置在该不重叠的第一和第二相位时钟信号的控制下调制该待调制信号。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1792038B (zh) * 2003-05-21 2010-06-16 模拟设备股份有限公司 ∑-δ调制器和∑-δ调制方法
CN101867376A (zh) * 2009-04-17 2010-10-20 苏州亮智科技有限公司 时钟同步电路
CN1961485B (zh) * 2004-05-28 2011-06-01 Nxp股份有限公司 控制参考信号产生器的系统和控制误差信号模式的方法
WO2017016242A1 (zh) * 2015-07-30 2017-02-02 深圳市中兴微电子技术有限公司 一种时钟延时电路

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10040422C2 (de) * 2000-08-18 2002-09-19 Infineon Technologies Ag Schaltungsanordnung und Verfahren in switched operational amplifier Technik
JP3622685B2 (ja) * 2000-10-19 2005-02-23 セイコーエプソン株式会社 サンプリングクロック生成回路、データ転送制御装置及び電子機器
US7612595B2 (en) * 2006-09-19 2009-11-03 Melexis Tessenderlo Nv Sequence independent non-overlapping digital signal generator with programmable delay
JP4864145B2 (ja) * 2010-01-08 2012-02-01 富士通株式会社 Ａ／ｄコンバータ及びｄ／ａコンバータ

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184027A (en) * 1987-03-20 1993-02-02 Hitachi, Ltd. Clock signal supply system
EP0335988B1 (de) * 1988-03-31 1992-12-23 Deutsche ITT Industries GmbH Schaltungsanordnung zur Mittelwertbildung bei der Pulsdichte-D/A- oder -A/D-Umsetzung
JP2629028B2 (ja) * 1988-08-10 1997-07-09 株式会社日立製作所 クロック信号供給方法および装置
US5087829A (en) * 1988-12-07 1992-02-11 Hitachi, Ltd. High speed clock distribution system
US5055843A (en) * 1990-01-31 1991-10-08 Analog Devices, Inc. Sigma delta modulator with distributed prefiltering and feedback
WO1991011863A1 (en) * 1990-01-31 1991-08-08 Analog Devices, Inc. Sigma delta modulator
JP2812453B2 (ja) * 1990-06-29 1998-10-22 アナログ・ディバイセス・インコーポレーテッド 多相クロック信号生成装置およびその位相検出器および復元装置
KR920018771A (ko) * 1991-03-29 1992-10-22 가나이 쯔또무 반도체 집적 회로 및 데이타 처리 프로세서
US5140325A (en) * 1991-05-14 1992-08-18 Industrial Technology Research Institute Sigma-delta analog-to-digital converters based on switched-capacitor differentiators and delays
US5146121A (en) * 1991-10-24 1992-09-08 Northern Telecom Limited Signal delay apparatus employing a phase locked loop
US5436939A (en) * 1992-05-06 1995-07-25 3 Com Corporation Multi-phase clock generator and multiplier
US5349352A (en) * 1992-12-21 1994-09-20 Harris Corporation Analog-to-digital converter having high AC line noise rejection and insensitive to AC line frequency variations
US5398263A (en) * 1993-01-14 1995-03-14 Motorola, Inc. Autonomous pulse train timing controls for time-mark alignment
US5313205A (en) * 1993-04-06 1994-05-17 Analog Devices, Inc. Method for varying the interpolation ratio of a digital oversampling digital-to-analog converter system and apparatus therefor
US5408235A (en) * 1994-03-07 1995-04-18 Intel Corporation Second order Sigma-Delta based analog to digital converter having superior analog components and having a programmable comb filter coupled to the digital signal processor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1792038B (zh) * 2003-05-21 2010-06-16 模拟设备股份有限公司 ∑-δ调制器和∑-δ调制方法
CN1961485B (zh) * 2004-05-28 2011-06-01 Nxp股份有限公司 控制参考信号产生器的系统和控制误差信号模式的方法
CN101867376A (zh) * 2009-04-17 2010-10-20 苏州亮智科技有限公司 时钟同步电路
CN101867376B (zh) * 2009-04-17 2014-08-27 苏州亮智科技有限公司 时钟同步电路
WO2017016242A1 (zh) * 2015-07-30 2017-02-02 深圳市中兴微电子技术有限公司 一种时钟延时电路

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