DE69626824T2

DE69626824T2 - Monolitischer analog-digital-wandler

Info

Publication number: DE69626824T2
Application number: DE69626824T
Authority: DE
Inventors: R. Neal BUTLER
Original assignee: Lockheed Martin IR Imaging Systems Inc
Current assignee: Lockheed Martin Tactical Systems Inc
Priority date: 1995-05-25
Filing date: 1996-05-24
Publication date: 2004-02-05
Anticipated expiration: 2016-05-25
Also published as: IL118403A0; EP0836768A1; DE69626824D1; IL118403A; EP0836768B1; AU5934696A; JPH11505989A; JP3810437B2; WO1996037962A1

Description

1. Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf Analog/Digital-Wandler und insbesondere auf mehrfache Analog/Digital-Wandler, die in einer monolitischen integrierten Schaltung integriert sind.
2. Besprechung der verwandten Technik
Bei herkömmlichen Single-Slope- bzw. Einfachneigungsverfahren der Analog/Digital-Umwandlung wird ein getakteter Komparator eingesetzt, um ein gesampeltes bzw. aufgenommenes und gehaltenes Signal mit einer analogen Rampe zu vergleichen. Der getaktete Komparator erzeugt wiederum ein Signal, welches verwendet wird, um eine Latch- bzw. Verriegelungsschaltung zu takten, die den Zustand eines digitalen Zählers speichert, wenn das gesampelte bzw. aufgenommene und gehaltene Signal gleich der analogen Rampe ist. Der gespeicherte Zählenrwert ist eine digitale Darstellung der Größe des analogen Signals. Anwendungen von integrierten Schaltungen dieser Art von Schaltung sehen eine Anordnung von solchen Schaltungen vor.
Herkömmliche Single-Slope bzw. Einfachneigungs-Analog/Di-gital-Wandler treffen auf Auflösungs- und Geschwindigkeitseinschränkungen aufgrund von Begrenzungen der maximalen Taktrate. Eine Grenze für die maximale Taktrate bei dem herkömmlichen Single-Slope-Wandler liegt in der Meta-Stabilität. Die Meta-Stabilität wird definiert als die Instabilität eines Flip-Flops, wenn Takt- und Dateneingänge sich gleichzeitig verändern. Obwohl im Prinzip nicht garantiert werden kann, daß der Ausgang eines Flip-Flops sich auf einen gültigen logischen Zustand nach irgendeiner gegebenen Zeitperiode gesetzt haben wird, nimmt die Wahrscheinlichkeit, daß die Ausgangsgröße sich nicht gesetzt bzw. eingeschwungen hat, exponential mit der Zeit ab. Nach ungefähr 69 Zeitkonstanten ist beispielsweise die Wahrscheinlichkeit, daß sich der Ausgang nicht gesetzt bzw. eingeschwungen hat, weniger als 10^-30 , was für die meisten Anwendungen akzeptabel ist.
Aufgrund dieses Problems muß die Clock- bzw. Taktrate wesentlich reduziert werden, um zu gestatten, daß das Flip-Flop, welches den Komparatorausgang mit der Systemtaktzeit synchronisiert, sich von der Meta-Stabilität erholt. Herkömmliche Vorrichtungen erfordern, daß die Meta-Stabilitätsauflösung bei einer Frequenz ausgeführt wird, die durch die Zeitauflösung der Umwandlung bestimmt wird. Als eine Folge sind herkömmliche Vorrichtungen auf viel geringere Taktraten eingeschränkt, als ihre Schaltungen erreichen könnten.
Die Erfindung verbessert herkömmliche Vorrichtungen indem sie es nicht länger erforderlich macht einzelne Wandler mit dem Haupttakt zu synchronisieren und durch Erzeugung eines Digitalcodes mit höherer Auflösung. Es ist daher ein Ziel der Erfindung, einen Analog/Digital-Wandler vorzusehen, der eine beträchtliche Verbesserung der Auflösung und der Geschwindigkeit im Vergleich zu herkömmlichen Wandlern realisiert.
In IEEE Transactions on Nuclear Science, August 1993, Seiten 721–723 offenbaren Milgrome und andere einen Analog/Digital-Wandler wie im Oberbegriff des Anspruches 1 definiert.
Zusammenfassung der Erfindung
Die Erfindung sieht einen Analog/Digital-Wandler nach Anspruch 1 mit einem entsprechenden Verfahren wie in Anspruch 19 definiert vor.
Kurze Beschreibung der Zeichnungen
In den Zeichnungen, die hier durch Bezugnahme miteingeschlossen sind, und in denen gleiche Elemente mit gleichen Bezugszeichen bezeichnet werden, stellen die Figuren folgendes dar:
1 ein schematisches Blockdiagramm eines Analog/Digital-Wandlers gemäß der Erfindung;
2 ein schematisches Blockdiagramm der die Meta-Stabilität auflösenden Schaltung, die in 1 veranschaulicht ist;
2A ein schematisches Blockdiagramm des Analogwellenformgenerators, der in 1 veranschaulicht ist;
3 ein schematisches Blockdiagramm einer Anordnung von Analog/Digital-Wandlern gemäß der Erfindung;
4 ein schematisches Blockdiagramm der taktmultiplizierenden phasenverriegelten Schleife (phase locked loop), die in 3 veranschaulicht ist;
5 ein schematisches Blockdiagramm des 90°-Phasenverschiebers, der in 3 veranschaulicht ist;
6 ein schematisches Blockdiagramm eines alternativen Ausführungsbeispiels der in 3 veranschaulichten Schaltung;
7 ist ein schematisches Blockdiagramm eines spannungsgesteuerten Zwei-Phasen-Oszillators und einer Quadrierungsschaltung, die in der Schaltung der 6 verwendet wird;
8 ist ein detailliertes schematisches Schaltungsdiagramm des in 7 veranschaulichten spannungsgesteuerten Oszillators;
9 ist ein detailliertes schematisches Schaltungsdiagramm der in 7 veranschaulichten Quadrierungsschaltung; und
10 ist ein Zeitsteuerdiagramm, welches die zeitliche Beziehung zwischen den am wenigsten signifikanten Bits (least significant bits) des Gray-Codesignals veranschaulicht.
Detaillierte Beschreibung
Nur zu Beschreibungszwecken und nicht zur allgemeinen Einschränkung wird die vorliegende Erfindung nun mit Bezugnahme auf spezielle Ausführungsbeispiele und Betriebs-parameter erklärt werden. Ein Fachmann wird jedoch erkennen, daß die vorliegende Erfindung nicht auf die speziellen beschriebenen betrieblichen Parameter eingeschränkt ist.
Es wird nun auf 1 Bezug genommen, die ein gesamtes schematisches Blockdiagramm des Analog/Digital-Wandlers der Erfindung ist. Das analoge Eingangssignal 15, das umzuwandelnde analoge Signal, wird mit einem Eingang eines umgetakteten analogen Komparators bzw. einer analogen Vergleichsvorrichtung 20 verbunden. Der andere Eingang des Komparators 20 ist mit einem analogen Rampensignal 18 verbunden. Der Analogwellenformgenerator 30 erzeugt das analoge Rampensignal 18. Wenn das analoge Rampensignal 18 im wesentlichen gleich dem analogen Eingangssignal 15 ist, erzeugt der Komparator ein Ausgangssignal 21. Das Komparatorausgangssignal 21 ist mit einem Steuereingang einer Meta-Stabilitätsauflösungsschaltung 35 verbunden. Mit dem Analogwellenformgenerator 30 ist ein Gray-Code-generator 45 synchronisiert, der einen digitalen Gray-Code auf einem digitalen Gray-Codebus 62 erzeugt. Der digitale Gray-Codebus 62 ist mit einem Dateneingang der Meta-Stabilitätsauflösungsschaltung 35 verbunden. Die Meta-Stabilitätsauflösungsschaltung 35 speichert die Zustände des digitalen Gray-Codes auf dem Bus 62 ansprechend auf einen aktiven Zustand des Komparatorausgangssignals 21. Als eine Folge ist das digitale Ausgangssignal 47 der Meta-Stabilitätsauflösungsschaltung 35 eine digitale Darstellung der Größe des analogen Eingangssignals 15, wenn die Größe des analogen Rampensignals 18 gleich der Größe des analogen Eingangssignals 15 ist.
Es wird nun Bezug genommen auf 2, die die Meta-Stabilitätsauflösungsschaltung 35 genauer veranschaulicht. Das Komparatorausgangssignal 21 wird mit dem Steuereingang eines N-Bit-Datenlatches (Latch- bzw. Verriegelungsschaltung) 11 verbunden. N ist die Bit-Anzahl der Auflösung, in die das analoge Signal 15 durch den Analog/Digital-Wandler digitalisiert (umgewandelt) wird. N kann irgendeine Zahl sein und ist typischerweise zwischen 8 und 16 bei den meisten Anwendungen. Der Dateneingang der N-Bit-Datenlatch 11 ist mit dem digitalen Gray-Code-bus 62 vom Gray-Codegenerator 45 verbunden. Die Daten, die von der N-Bit-Datenlatch 11 gelatcht bzw. verriegelt werden (was ein Code ist, der von dem Gray-Codegenerator 45 erzeugt wird) wird auf der Leitung 17 zu dem N-Bit-Flip-Flop 19 geliefert. Der N-Bit-Flip-Flop 19 löst die Meta-Stabilität des Systems auf, und zwar durch Speicherung der Daten auf der Leitung 17a für eine vorbestimmte Zeitperiode nachdem die N-Bit-Datenlatch 11 den Zustand des Gray-Codegenerators 45 gespeichert hat. Der digitale Ausgang 47 ist wie zuvor beschrieben vorgesehen. Es wird nun auf 2A Bezug genommen, die ein schematisches Blockdiagramm des in 1 veranschaulichten Analogwellenformgenerators 30 veranschaulicht. Der Operationsverstärker 32 liefert das analoge Rampensignal 18 durch Lieferung eines Ausgangssignals an den Integrationskondensator 28. Ein RESET- bzw. Rücksetz-Signal 34 wird durch die Zeitsteuerschaltung 33 erzeugt und aktiviert den Schalter 28A zur Entladung des Kondensators 28, wenn eine neue Umwandlung einzuleiten ist. Ein Eingang 39 des Operationsverstärkers 32 ist mit einem RAMP_BIAS-Signal verbunden, und ein zweiter Eingang 23 ist mit dem Ausgang einer programmierbaren Stromquelle 31 verbunden. Die programmierbare Stromquelle 31 wird durch einen Operationstranskonduktanzverstärker 27 gesteuert. Der Verstärker 27 hat einen ersten Eingang, der mit dem analogen Rampensignal 18 verbunden ist. Ein zweiter Eingang des Verstärkers 27 ist mit einer Rampenreferenzspannung RAMP_REF verbunden. Ein dritter Eingang des Verstärkers 27 ist mit dem Ausgang der Rampeneinstellschaltung 29 verbunden. Die Startspannung der analogen Rampe wird eingestellt durch Veränderung der RAMP_BIAS-Spannung. Die Steigung des analogen Rampensignals 18 wird durch den Verstärker 27 gesteuert. Durch Veränderung des Ausgangs der programmierbaren Stromquelle 31 ansprechend auf ein Stromsignal 27A von dem Transkonduktanzverstärker 27 kann die Steigung des analogen Rampensignals 18 verändert werden. Ansprechend auf das Steuersignal 33A von der Zeitsteuerschaltung 33, welches gerade ausgegeben wird, bevor das Rampensignal 18 enden wird, schaltet die Rampeneinstellschaltung 29 über das Steuersignal 29A den Verstärker 27 an, um die Differenz zwischen der RAMP_REF-Spannung und der Spannung des analogen Rampensignals 18 zu sampeln bzw. zu tasten. Der Transkonduktanzverstärker 27 wandelt diese Spannungsdifferenz in einen Strom 27A um, der verwendet wird, um die programmierbare Stromquelle 31 zu steuern. Nachdem die programmierbare Stromquelle 31 eingestellt worden ist, schaltet die Zeitsteuerschaltung 33 über das Steuersignal 33A den Verstärker 27 aus, um die Rückkoppelungsschleife zu öffnen, gibt das RE-SET- bzw. Rücksetz-Signal 34 an den Entladungskondensator 28 unter Verwendung des Schalters 28A aus, und öffnet dann den Schalter 28A, um einen weiteren Integrationszyklus zu beginnen.
Es wird nun auf 3 Bezug genommen, die ein schematisches Blockdiagramm von parallelen Analog/Digital-Wand-lern 10A und 10B ist. Nur zwei Konverter sind zur Verdeutlichung gezeigt; es könnte die Anzahl m von Wandlern in einer Anordnung geben. In einem bevorzugten Ausführungsbeispiel gibt es 328 Wandler in einer Anordnung (Array). Jeder Analog/Digital-Wandler ist mit dem digitalen Gray-Codebus 62 und einem Ausgangsbus 57 verbunden. Der digitale Gray-Codebus 62 ist mit jedem Dateneingang der m Datenlatches verbunden. Zur Verdeutlichung sind nur die Verbindungen mit den Datenlatches 24A und 24B gezeigt. Der Dateneingang von jedem Datenlatch wird durch den Gray-Codegenerator 45 angetrieben. Der N-Bit-Aus-gangsbus 57 ist mit dem Datenausgang von jedem Übertragungslatch bzw. jeder Übertragungslatchschaltung verbunden (wobei die Latches 26A und 26B veranschaulicht sind) und wird von einer Multiplexer-Ausleseschaltung 59 ausgelesen.
Das analoge Signal auf der Leitung 15A, das umzuwandelnde Signal, wird von dem Kondensator 23A gespeichert, bis der Sampling- bzw. Aufnahmeschalter 12A geschlossen ist, wodurch die Ladung auf den Kondensator 16A übertragen wird. Der Kondensator 16A integriert das analoge Signal 15A, bis der Schalter 12A geöffnet ist. Nachdem ein vorbestimmtes Zeitintervall vergangen ist, wird der Schalter 12A geöffnet, und der Schalter 25A wird geschlossen, was somit den Kondensator 23A beim Beginn von jeder Umwandlungsperiode zurücksetzt. Der Fachmann wird erkennen, daß irgendeine Ladungsübertragungsvorrichtung oder eine Schaltung verwendet werden kann, um das zu vergleichende Signal zu übertragen. Während der kann, um das zu vergleichende Signal zu übertragen. Während der Auslesephase wird das gesampelte Signal 14A mit einem analogen Rampensignal 18 durch den Komparator 20A verglichen. Wenn das gesampelte bzw. aufgenommene Signal 14A gleich dem analogen Rampensignal 18 oder auf einem gewissen vorbestimmten Potential mit Bezug auf dieses ist, aktiviert der Ausgang 22A des Komparators 20A die Latchschaltung 24A. Der Ausgang des Komparators 20A ist mit dem Enable-Eingang der Latchschaltung 24A verbunden. Die Latchschaltung 24A, die mit dem digitalen Gray-Codebus 62 verbunden ist, speichert den Zustand der Gray-Codezählung zu dem Zeitpunkt, wenn das analoge Rampensignal 18 gleich dem gesampelten bzw. aufgenommenen Signal 14A ist, und zwar ansprechend auf das Komparatorausgangssignal 22A. Die Ausgangsgröße der Latchschaltung 24A wird zu einer Transferlatchschaltung 26A geliefert. Das Ausgangssteuerschieberegister 54, welches über die Ausgänge 70A und 70B mit den Transferlatchschaltungen 26A und 26B verbunden ist, wählt den Ausgang eines speziellen Analog/Digital-Wandlers von der Anordnung von Wandlern. Der Ausgang von jeder Transferlatchschaltung ist dann geschlossen, um den Verstärker 53 über den N-Bit-Ausgangsbus 57 abzufühlen, einem Teil der Multiplexer-Ausleseschaltung 59. Nur eine Transferlatchschaltung ist aktiv und liefert einen Ausgang an den Bus 57 zu irgendeinem Zeitpunkt. Das Ausgangssteuerregister 54 ist mit dem Eingangstakt 68 synchronisiert.
Die Multiplexer-Ausleseschaltung 59 wird nun beschrieben. Der Fachmann wird erkennen, daß jeder der Schaltungsblöcke in der Multiplexer-Ausleseschaltung 59 N-Bits breit ist, um die Anzahl der Bits von jeder Transferlatchschaltung aufzunehmen. Der Ausgang des Abfühlverstärkers 53 ist mit dem Eingang des Eingangsregisters 55 verbunden, der durch den Eingangstakt 68 getaktet wird. Das Eingangsregister 55 latcht bzw. verriegelt die Daten auf den N-Bit-Ausgangsbus 57, egal von wo die N-Bit-Transferlatchschaltung von dem Ausgangssteuerschieberegister 54 eingeschaltet bzw. enabled worden ist. Der Ausgang des Registers 55 ist mit dem Eingang eines Meta-Stabilitäts-auflösungsregisters 36 verbunden, welches auch mit dem Eingangstakt 68 getaktet wird. Das Meta-Stabilitätsauf-lösungsregister 36 ist so getaktet, daß einen vollen Taktzyklus nachdem der Zustand des N-Bit-Ausgangsbuses 57 in das Eingangsregister 55 gelatcht bzw. dort verriegelt wurde, die Daten aus dem Eingangsregister 55 zum Eingang des Meta-Stabilitätsauflösungsregisters 36 geliefert werden. Das Register 36 löst die Meta-Stabilität der Umwandlung auf, die aufgetaucht sein kann, wenn das digitale Signal auf den Bus 62 durch das Ausgangssignal 22A vom analogen Komparator 20A gelatcht wurde. Die Schaltungsanalyse dieser Latchabfolgeanordnung hat angezeigt, daß die Meta-Stabilität des Systems um einen Faktor von mindestens 2³⁰ durch das Hinzufügen des Meta-Stabilitätsauflösungsregisters 36 verbessert worden ist. Der Ausgang des Meta-Stabilitätsauflösungsregisters 36 ist mit einem Gray-Codedecoder 38 verbunden, der das Gray-Codesignal in ein binäres Standardsignal umwandelt. Der Gray-Codede-coder 38 kann einen EXKLUSIV-ODER-(XOR-)Prozess aufweisen, in dem der Ausgang von jedem Latch in dem Meta-Stabilitätsauflösungsregister 36 mit EXKLUSIV-ODER (XOR) behandelt wird, und zwar mit einem benachbarten Bit, welches wiederum mit einem anderen Bit mit EXKLUSIV-ODER behandelt worden ist, usw. Die Standard-Binär-N-Bit-Codeausgangsgröße des Gray-Codedecoders 38 wird in den Dateneingang des N-Bit-Aus-gangsregisters 71 geliefert, was den Ausgangswert ansprechend auf den Eingangstakt 68 latcht bzw. verriegelt. Die Ausgangsgröße des Ausgangsregisters 71 wird zu N-Aus-gangsregistern 73 geliefert, die das umgewandelte N-Bit-Binärausgangssignal 47 liefern.
Der Eingangstakt 68 wird auch zu einer taktmultiplizierenden phasenverriegelten Schleifenschaltung (phase locked loop) 50 geliefert, die einen Hochgeschwindigkeits-takt 64 erzeugt. In einem Ausführungsbeispiel der Erfindung ist der Taktmultiplikator ein 12x-Taktmultiplikator. In einem Ausführungsbeispiel der Erfindung ist beispielsweise der Eingangstakt 68 ein Nenn-Takt von 7 Megaherz und der Taktmultiplikator 50 steigert dies um einen Faktor 12 auf 84 Megaherz.
Nun wird der Gray-Codegenerator 45 beschrieben. Der digitale Gray-Code auf dem Bus 62, der in einem Ausführungsbeispiel der Erfindung ein N-Bit- Binär-Gray-Code ist, wird durch eine Verkettung von drei Bitströmen erzeugt: Ein am wenigsten signifikantes Bit bzw. least-signifi-cant-bit 60, ein am zweitwenigsten signifikantes Bit 58 (next-to-least-significant-bit) und ein N-2-Bit-Gray-Codewort 56. Der Hochgeschwindigkeitstakt 64 taktet einen synchronen N-2-Bit-Binärzähler 48. Der synchrone N-2-Bit-Zähler 48 liefert ein Ausgangssignal an einen N-2-Bit-Gray-Codeencoder 46. Der Gray-Codeencoder liefert die N-2-signifikantesten Bits 56 des digitalen Gray-Codes auf den Bus 62 über das Ausgangssynchronisationsregister 51 und die Leitungstreiber 61. Der Gray-Codeencoder 46 liefert einen Gray-Code durch EXKLUSIV- ODER -Behandlung von jedem Bit-Ausgang durch den Zähler 48 mit einem benachbarten Ausgangsbit.
Der Hochgeschwindigkeitstakt 64 und das N-2-signifikan-teste Bit 49 des Synchronzählers ist mit einem durch die negative Kante ausgelösten bzw. getriggerten Flip-Flop 44 verbunden. Das auf der negativen Flanke getriggerte Flip-Flop 44 liefert das am zweitwenigsten signifikante Bit-Signal, LSB + 1 58, als einen Teil des digitalen Gray-Codes auf den Bus 62.
Der Hochgeschwindigkeitstakt 64 ist auch mit einem 90°-Analogphasenverschieber 42 verbunden. Der 90°-Phasenver-schieber 42 erzeugt das am wenigsten signifikante Bit-Si-gnal LSB 60 als einen Teil des digitalen Gray-Codes auf den Bus 62 durch Verschiebung des Hochgeschwindigkeits-taktes 64 um 90°.
In einem Ausführungsbeispiel ist N gleich 13 Bit, der Synchronzähler 48 und der Gray-Codeencoder 46 liefern die 11 signifikantesten Bits auf den Gray-Codebus 62. Ein 12. Bit (LSB + 1) wird geliefert durch Teilen eines (ungefähr) 75 Megaherz aufweisenden Taktes durch zwei und dann durch latchen bzw. verriegeln davon mit der fallenden Flanke des 75 MHz-Taktes in dem Flip-Flop 44. Das 13. Bit (LSB) wird erzeugt durch Verzögerung des 75 MHz-Taktes um präzise 90°, ¼ eines vollständigen Taktzyklus, in dem Regelungsphasenverschieber (closed loop) 42. Diese Art eines Phasenverschie bers wird manchmal als eine verzögerungsverriegelte Schleife (delay locked loop) bezeichnet.
Es wird nun auf 4 Bezug genommen, die genauer die taktmultiplizierende phasenverriegelte Schleife 50 der 3 veranschaulicht. Der Taktmultiplikator 50 weist einen Phasendetektor 100 auf, der eine Phasendifferenz zwischen dem Eingangstakt 68 und einer frequenzaufgeteilten Version des Hochgeschwindigkeitstaktes 64 auf der Leitung 102 detektiert. Der Ausgang 104 des Phasendetektors 100 wird verwendet, um einen frequenzmultiplizierenden spannungsgesteuerten Oszillator 106 (VCO = voltage controlled oscillator) zu steuern. Der spannungsgesteuerte Oszillator 106 steigert die Frequenz des Eingangstaktes 68 um einen vorbestimmten Faktor. In einem Beispiel steigert der spannungsgesteuerte Oszillator 106 die Frequenz des Eingangstaktes 68 um einen Faktor 12, um den Hochgeschwindigkeitstakt 64 zu erzeugen. Der Ausgang 108 des spannungsgesteuerten Oszillators 106 wird zu einer "Quadrierungsschaltung" 110 geliefert. Die Funktion der Quadrierungsschaltung 110 ist es, daß Ausgangssignal 112 zu formen, so daß der Hochgeschwindigkeitstakt 64 einen 50%igen Lastzyklus hat, d. h. eine "quadratische" Ausgangsgröße. Der Hochgeschwindigkeitstakt 64 wird auch zu einer Schaltung 114 zur Teilung durch n geliefert, die die Frequenz durch einen Faktor n teilt, so daß die Frequenz des Taktsignals, welches auf der Leitung 102 geliefert wird, gleich der Frequenz des Eingangstaktes 68 ist. Wie zuvor besprochen würde in einem Ausführungsbeipiel, wenn der spannungsgesteuerte Oszillator 106 die Taktfrequenz um einen Faktor 12 steigert, n gleich 12 sein, so daß die Schaltung 114 zur Teilung durch n die Frequenz des Hochgeschwindigkeitstaktes 64 durch einen Faktor 12 teilt, bevor dieses Signal zum Phasendetektor 100 geliefert wird. In einem Ausführungsbeispiel kann der spannungsgesteuerte Oszillator 106 einen Ringoszillator aufweisen.
Es wird nun auf 5 Bezug genommen, wobei die Figur ein schematisches Blockdiagramm des in 3 veranschaulichten 90°-Analogphasenverschiebers 42 ist. Der Hochgeschwindigkeitstakt 64 und sein Komplement vom Taktmultiplikator 50 werden mit den ersten und zweiten Takt-eingängen eines EXKLUSIV- ODER- (XOR-)Gatters 80 mit vier Eingängen verbunden. Das EXKLUSIV- ODER -Gatter 80 weist einen Ausgang auf, der mit dem invertierenden Eingang eines Integrationsverstärkers 82 mit hoher Verstärkung (Gain) gekoppelt ist. Der Verstärker 82 gibt ein Steuersignal aus, welches mit einen Steuereingang einer spannungsgesteuerten Verzögerungsschaltung 78 gekoppelt ist. Die spannungsgesteuerte Verzögerungsschaltung 78 nimmt auch ein Taktsignal von dem Hochgeschwindigkeitstakt 64 auf. Die hohe Verstärkung des Verstärkers 82 stellt sicher, daß die Verzögerung immer 90° ist, und zwar auch in Anwesenheit von Veränderungen der komponenten Werte und der Taktfrequenz. Die spannungsgesteuerte Verzögerungsschaltung 78 gibt ein verzögertes Signal ansprechend auf das Steuersignal 83 und den Takt 64 an eine "Quadrierungsschaltung" 77 aus. Die Quadrierungsschaltung 77 formt das verzögerte Signal so, daß es symmetrisch ist und einen 50%igen Lastzyklus hat (d. h. eine "quadratische" Ausgangsgröße) und gibt ein Signal an den Eingang des Leitungstreiberinverters 75 aus. Die Quadrierungsschaltung 77 ist ähnlich der Quadrierungsschaltung 110, die zuvor beschrieben wurde. Der Leitungstreiberinverter 75 gibt ein erstes Leitungstreiberinvertersignal 75A und ein zweites Leitungstreiberinvertersignal 75B an dritte und vierte Ausgangsgrößen des EXKLU-SIV- ODER -Gatters 80 mit vier Eingängen aus. Die ersten und zweiten Leitungs-treiberinvertersignale werden auch mit ersten und zweiten Eingängen einer Verzögerungseinpassungsschaltung 81 gekoppelt. Die Signale 75A und 75B weisen einen komplementär verzögerten Takt auf. Die Verzögerungseinpassungsschaltung 81 stellt sicher, daß die von jedem Signal 75A und 75B erfahrene Verzögerung die gleiche ist, so daß die Signale in der ordnungsgemäßen Phasenbeziehung zueinander bleiben. Die Verzögerungseinpassungsschaltung 81 gibt LSB 60 aus.
Es wird nun auf 6 Bezug genommen, die ein schematisches Blockdiagramm eines alternativen Ausführungsbeispiels der Schaltung der 3 ist. In der Schaltung der 6 ist der 90°-Phasenverschieber 42 der 3 weggelassen worden Zusätzlich ist der Taktmultiplikator 50 modifiziert wor den, um LSB 60 direkt zu liefern. In anderer Hinsicht ist der Betrieb der 6 der gleiche, wie schon in Verbindung mit 3 beschrieben wurde.
Es wird nun auf 7 Bezug genommen, wobei die Figur ein schematisches Blockdiagramm des Taktmultiplikators 50 der 6 ist. In 7 wird, wie in 4, der Eingangstakt 68 zu einem Phasendetektor 100 geliefert, der ein Steuersignal 104 liefert, und zwar ansprechend auf den Eingangstakt 68 und ein Signal 102 und zwar zu einem spannungsgesteuerten Oszillator 120. Der spannungsgesteuerte Oszillator 120 multipliziert auch die Ausgangsfrequenz, die auf der Leitung 108 zur Quadrierungsschaltung 110 geliefert wird, um den Hochgeschwindigkeitstakt 64 auf der Leitung 112 zu erzeugen. Die Ausgangsgröße der Quadrierungsschaltung 110 auf der Leitung 112 wird zusätzlich zu der Schaltung 114 zur Teilung durch n geliefert, die das Steuersignal 102 in der gleichen Weise liefert, wie in Verbindung mit 4 beschrieben.
Der spannungsgesteuerte Oszillator 120 liefert auch eine zweite Ausgangsgröße 122, die um 90° mit Bezug auf den Ausgang 108 phasenverschoben ist, und dann zu der anderen Quadrierungsschaltung 110 geliefert wird. Die Quadrierungsschaltung 110 arbeitet in der Weise, die in Verbindung mit 4 beschrieben würde, um eine "quadratische" Ausgangsgröße für den LSB 60 auf der Leitung 124 vorzusehen.
Es wird nun auf 8 Bezug genommen, wobei die Figur ein schematisches Diagramm des spannungsgesteuerten Oszillators 120 ist. Der spannungsgesteuerte Oszillator 120 liefert zwei Ausgangsgrößen 108, 122, die um 90° voneinander außer Phase liegen. Der spannungsgesteuerte Oszillator 120 ist ein Ringoszillator, der aus einer ungeraden Anzahl von Inverterstufen gebildet wird, die in einer Schleife verbunden sind. Insbesondere weist der spannungsgesteuerte Oszillator 120 die Inverter 126, 128, 130, 132 und 134 auf. Die Ausgangsgröße des Inverters 134 wird über die Leitung 136 mit dem Eingang des Inverters 126 verbunden, um den Ring zu bilden. Wenn t die Zeitverzögerung von einem der Inverter ist und p die An zahl der Stufen in dem Oszillator ist, dann ist die Oszillationsfrequenz f folgende:
f = 1/(2pt)(1)
Die Veränderung der Frequenz wird erreicht durch Veränderung der Leistungsversorgungsspannung der Inverterkette, was somit die Zeit t verändert. Im Fall des CMOS-Inver-ters steigt die Fortpflanzungsverzögerung, wenn die Versorgungsspannung verringert wird.
Die Phasenverschiebung pro Stufe im Ringoszillator ist folgende:
Phase/Stufe = 180/p(2)
Beispielsweise ist bei dem in 8 veranschaulichten Oszillator mit fünf Stufen die Phasenverschiebung pro Stufe 36°. Somit wird eine Abnahmestelle zwei Stufen entfernt vom Hauptausgang eine Phasenverschiebung von 72° haben, während eine Abnahmestelle drei Stufen entfernt vom Hauptausgang eine Phasenverschiebung von 108° haben wird. Wenn alle Inverter identisch sind, dann ist eine Phasenverschiebung von 90° nicht möglich.
Wenn jedoch die unterschiedlichen Inverter in dem Ringoszillator nicht identisch aufgebaut sind, dann kann eine Phasenverschiebung von 90° zwischen den Invertern im Ringoszillator erhalten werden. In einem CMOS-Inverter hängt die Verzögerung durch den Inverter von einer Anzahl von Faktoren ab, einschließlich der Größe und der Form der komponenten Transistoren und der Menge der kapazitiven Belastung an ihren Ausgängen. Die Einstellung von irgendeinem dieser Faktoren zur Steigerung der Fortpflanzungsverzögerung von einem der Inverter mit Bezug auf die restlichen Inverter in dem Ring kann verwendet werden, um die erforderliche Phasenverschiebung von 90° vorzusehen.
In dem in 8 veranschaulichten spannungsgesteuerten Oszillator wird die Fortpflanzungsverzögerung des Inverters 130 durch Hinzugabe von zwei Transistoren 138 und 140 eingestellt, die vorgespannt sind, so daß sie immer im An-Zustand sind. Dies steigert die Fortpflanzungsverzögerung durch den Inverter 130, so daß die gesamte Verzögerung durch die Inverter 134, 126 und 128 ungefähr die gleiche ist, wie die Verzögerung durch den modifizierten Inverter 130 und den Inverter 132. Wenn die Verzögerung durch die Inverter 134, 126 und 128 die gleiche ist, wie die Verzögerung durch den modifizierten Inverter 130 und den Inverter 132, dann gibt es genau eine Phasenverschiebung von 90° zwischen den Ausgängen 108 und 122.
Nun wird auf 9 Bezug genommen, wobei die Figur ein schematisches Schaltungsdiagramm einer Quadraturschaltung 110 ist, die in den 4 und 7 veranschaulicht wird. Die Quadraturschaltung 77 in 5 arbeitet auch in der gleichen Weise wie die Quadraturschaltung 110.
Wie in 9 veranschaulicht, wird die Ausgangsgröße des spannungsgesteuerten Oszillators 120 zur Quadraturschaltung 110 geliefert. Offensichtlich sind im Fall der in 7 veranschaulichten Schaltung zwei Quadraturschaltungen vorgesehen, eine für jeden Ausgang des spannungsgesteuerten Oszillators 120.
Typischerweise arbeitet der spannungsgesteuerte Oszillator 120 mit einer reduzierten Spannung im Vergleich zum Rest der Schaltung, und daher müssen die Ausgänge 108 und 122 auf höhere Spannungspegel für den Rest der Schaltungen übertragen werden. Zusätzlich wird die Fortpflanzungsverzögerung im allgemeinen nicht die gleiche für steigende und fallende Flanken des Ausgangssignals sein, und daher wird die Ausgangsgröße der Pegelübertragungsschaltung bzw. Pegeltranslationsschaltung nicht symmetrisch sein, d. h. einen "quadratischen" Ausgang oder einen 50%igen Lastzyklus haben, auch wenn die Signale innerhalb des Ringoszillators symmetrisch sind. Die Schaltung 110 weist somit einen Pegelüberträger in eine Regelungsrückkoppelungsschaltung (closed loop) auf, die die Ein gangsschwelle so einstellt, wie benötigt, um die Symmetrie des Ausgangssignals beizubehalten.
Der Pegelverschieber weist Transistoren 150 und 152 und Inverter 154 und 156 auf. Zwei Stromquellentransistoren 158 und 160 werden durch die Spannungen V– und V+ gesteuert. Die Spannungen V– und V+ werden durch den Stromspiegel 162 geliefert und steuern die Strommenge, die durch die Transistoren 158 und 160 geliefert wird. Eine Rückkoppelungsschleife des Signals 112 oder 124 wird durch die Transistoren 158, 160 und den Transistor 164 zu den Pegelverschiebungstransistoren 150 und 152 geliefert. Wenn die Wellenform des Ausgangssignals 112 oder 124 asymmetrisch wird, d. h. nicht "quadratisch", sprechen die Transistoren 158, 160 durch Veränderung der Gate-Spannung an dem Eingangsstufenstromquellentransistor 150 in einer Richtung an, die die Symmetrie der Ausgangsgröße wieder einrichtet. Zusätzlich filtert der Transistor 164, der als Kondensator verwendet wird, irgendeine Wellenspannung aus und stellt die Ansprechzeit der Rückkoppelungsschleife ein.
Es wird nun auf 10 Bezug genommen, die ein Zeit-steuerdiagramm des LSB 60 und des LSB +1 58 ist (LSB = least significant bit bzw. am wenigsten signifikantes Bit). Das Zeitsteuerdiagramm der 10 veranschaulicht den Betrieb von entweder der Schaltung der 3 oder der Schaltung der 6. Der Hochgeschwindigkeitstakt 64 geht beim Zeitpunkt 3 von tief (low) auf hoch (high) über. Das am wenigsten signifikante Bit 49 des N-2-Bit-Binärzählers 48 geht auf den Übergang von low auf high des Hochgeschwindigkeitstaktes 64 über. Das LSB 60, welches von dem Hochgeschwindigkeitstakt 64 abgeleitet wird, geht auf high bzw. hoch zum Zeitpunkt 5 und auf low bzw. tief beim Zeitpunkt 9. Das LSB +1 58, welches von dem am wenigsten signifikanten Bit bzw. least-significant-bit 49 des Zählers abgeleitet wird, geht zum Zeitpunkt 7 auf high bzw. hoch und zum Zeitpunkt 2 auf tief bzw. low. Die N-2-signifikantesten Bits 56 des gray-codierten Signals geht nur zum Zeitpunkt 3 über, während sich die LSB 60 und LSB +1 58-Signale nicht beim Zeitpunkt 3 ändern. Bei den Zeitpunkten 2, 5, 7 und 9 verändern sich nur diese Signale zu einem Zeitpunkt, was die Anforderung des Gray-Codes erfüllt, daß man nur eine einzige Bit-Veränderung hat, wenn es eine Veränderung der Zählung gibt.
Der Fachmann wird erkennen, daß anstelle der Verwendung eines Eingangstaktes mit einer Frequenz, die multipliziert wird, um einen Hochgeschwindigkeitstakt zu bekommen, ein externer Hochgeschwindigkeitstakt verwendet werden könnte, um den Zähler 48, den Flip-Flop 44 und den 90°-Phasenverschieber 42 zu steuern.
Ein Vorteil der vorliegenden Erfindung ist, daß die Gray-Code-leastsignificant-bit-Frequenz gleich der Frequenz des Taktes ist, der verwendet wird, um die Schaltung zu steuern. Dies bedeutet, daß die Frequenz des least-signi-ficant-bits bzw. am wenigsten signifikanten Bits gleich der maximalen Umschaltfrequenz für das Flip-Flop sein kann. Herkömmlicherweise ist die Haupttaktfrequenz für einen typischen Gray-Code viermal die Frequenz des least-significant-bit des Gray-Codes. Bei der vorliegenden Erfindung kann im Gegensatz dazu die Frequenz des am wenigsten signifikanten Bits des Gray-Codes gleich der Taktfrequenz sein. Daher ist die Taktfrequenz nur durch die innewohnenden Frequenzeinschränkungen der Taktzählerschaltung selbst eingeschränkt. Dies gestattet höhere Umwandlungsraten als herkömmlicherweise erreichbare.
Für einen typischen Zwei-Micron-CMOS-Prozess bei Raumtemperatur ist diese Frequenzgrenze ungefähr 150 MHz und ungefähr 500 MHz bei 80° K. Für einen typischen Ein-Micron-CMOS-Prozess ist diese Frequenzgrenze ungefähr 500 MHz bei Raumtemperatur und kann mehr als ein GHz bei 80° K sein. Bei einem Ausführungsbeispiel der Erfindung erzeugt ein Haupttakt mit 72 MHz einen Gray-Code mit einer Auflösung von 3,5 ns, was eine 13-Bit-Umwandlung in 30 Mycrosekunden gestattet. Ein Haupttakt von 500 MHz erzeugt einen Gray-Code mit 500 ps Auflösung, was eine 16-Bit-Umwandlung in 33 μ oder 12 Bits in 2 μ gestattet. Mit mehreren 100 dieser Wandler auf einem Chip kann die gesamte Umwandlungsrate in der Grö ßenordnung von 100 MHz liegen. Die abgeschätzte Leistung ist weniger als 50 μ pro Kanal. Als eine Folge gestattet die vorliegende Erfindung daß relativ langsame Single-Slope- bzw. Einfach-neigungsverfahren der Analog/Digital-Umwandlung, wenn eine Anordnung von solchen Wandlern auf einem einzigen Chip verwendet wird, um relativ hohe Umwandlungsraten vorzusehen, während geringe Leistungsmengen verbraucht werden. Weiterhin spart die einfache Konstruktion der Single-Slo-pe-Analog/Digital-Wandler Leistung und gestattet die Integration einer großen Anzahl dieser Wandler auf einer einzigen integrierten Schaltung, insbesondere wenn man eine CMOS-Technologie verwendet.
Eine Gray-Codezählung wird als das Digitalsignal verwendet, welches zu speichern ist, wenn der Komparator aktiviert wird, weil per Definition nur 1 Bit sich für jedes Inkrement bzw. jeden Schritt in dem Code verändert. Da nur eines der Gray-codierten Bits im Veränderungsprozess sein kann, wenn die Latchschaltung eingeschaltet bzw. enabled wird, kann nur eines der aufgenommenen bzw. gesampelten Bits eine Meta-Stabilität zeigen, und der daraus resultierende Code wird nur um 1 least-significant-bit unsicher sein. Dies steht im Gegensatz zu dem Fall, wenn ein Standardbinärcode als das zu speichernde Digitalsignal verwendet wird. Da mehr als ein 1 Bit sich für jedes Inkrement des Codes verändern kann, kann eine Anzahl von gesampelten bzw. aufgenommenen Bits eine Meta-Stabilität zeigen.
Die Anwendung einer Gray-Codezählung gestattet auch vorteilhafter Weise, daß die Meta-Stabilitätsauflösung bei einem Punkt in der Schaltung bestimmt werden kann, wo mehr Zeit ist, dies zu vollenden, was somit die Leistungs- und Geschwindigkeitsanforderungen der Schaltung verringert. Als eine Folge kann bei der vorliegenden Erfindung die Meta-Stabilitätsauflösung bis nach dem Multiplexing der Daten verschoben werden, wenn die Datenrate beträchtlich geringer ist, als die Rate, mit der die Daten von jedem Analog/Digital-Wandler geliefert werden. Insbesondere könnte bei herkömmlichen Schaltungen die Meta-Stabilitätsauflösung typischerweise vorgesehen werden, wenn der Binärcode von einem Zähler in die N-Bit-Daten latchschaltungen getaktet wird. All dies könnte erfordern, daß die Meta-Stabilitätsauflösung in einem sehr kurzen Zeitintervall mit einer relativ hohen Taktrate ausgeführt wird. Wie erwähnt, könnte die vorliegende Erfindung diese Funktion unter Verwendung einer beträchtlich geringeren Taktrate erreichen, was die Leistungs- und Geschwindigkeitsanforderungen der Schaltung verringert.
Beispielsweise könnte ein Takt von (ungefähr) 75 MHz verwendet werden, um den Gray-Code zu erzeugen. Dieser Takt mit 75 MHz wird von einem Eingangstakt von (ungefähr) 6 MHz erzeugt. Der Takt mit 75 MHz wird nur für die Analog/Digital-Umwandlung verwendet; der Takt mit 6 MHz wird für alle anderen Funktionen der integrierten Schaltung verwendet.
Durch Anwendung einer Anordnung von 328 Wandlern wird eine Umwandlung in ungefähr 30 Mycrosekunden mit einer Auflösung von 13 Bit vollendet. Ein herkömmlicher Ansatz erfordert eine Haupttaktfrequenz von ungefähr 300 MHz, was höher ist als die Fähigkeit von beispielsweise einem herkömmlichen Zwei-Micron-CMOS-Prozess. Die Anwendung eines Gray-Codes gestattet, daß die Meta-Stabilitätsauflösung mit einer Rate von 6 MHz auf 13 Bits anstatt mit 300 MHz auf 328 Komparatoren ausgeführt wird.
Die Erfindung sieht auch ein Verfahren zur Umwandlung der Analogsignale von einer Anordnung von Analog/Digital-Wandlern mit einer hocheffektiven Taktrate und eine gesteigerte Auflösung vor. Eine Vielzahl von Eingangssignalen, eines für jeden Konverter, wird gesampelt bzw. aufgenommen und gespeichert. Signale werden durch Integration des Stroms von einer analogen Quelle gebildet. Dieses Signal wird auf einem Kondensator für die Dauer des Umwandlungsprozesses konstant gehalten. Als nächstes werden eine analoge Rampe und ein digitaler Zähler gleichzeitig gestartet. Eine Komparatorschaltung vergleicht die Spannung der Rampe mit der gesampelten und gespeicherten Spannung. Wenn die zwei gleich sind, ändert der Ausgang des Komparators seinen Zustand und bewirkt, daß der Wert des Digitalzählers in einer N-Bit-Latchschaltung gespeichert wird. Die in der Anordnung von Latchschaltungen gespeicherten Werte, die eine digitale Darstellung der verschiedenen Eingangsspannungen sind, werden parallel zu einer weiteren Anordnung von Latches bzw. Latchschaltungen übertragen. Dann kann ein neuer Satz von Umwandlungen ausgeführt werden, während die Ergebnisse der vorherigen Umwandlungen gemultiplext werden, um ein digitales Ausgangssignal zu bilden.
Für eine Anordnung von Wandlern ist der Digitalzähler und der Rampengenerator gleich für alle Wandler. Jeder Wandler selbst benötigt nur eine Aufnahme- bzw. Sampling-Schaltung und eine Speicherschaltung, einen Komparator und eine Anordnung von Digitallatchschaltungen.
Die Schaltungen der vorliegenden Erfindung können monolitisch in Halbleiterform unter Verwendung der Konventionen der CMOS-Technologie integriert sein.
Wenn man somit mindestens ein veranschaulichendes Ausführungsbeispiel der Erfindung beschrieben hat, werden dem Fachmann verschiedene Veränderungen, Modifikationen und Verbesserungen offensichtlich werden. Solche Veränderungen, Modifikationen und Verbesserungen sollen innerhalb des Umfangs der Erfindung liegen, der in den folgenden Ansprüchen definiert wird.
20306

Claims

Vorrichtung die folgendes aufweist: einen Analogrampengenerator (30) zur Ausgabe eines analogen Rampensignals (18); einen Gray-Code-Generator (45) zur Ausgabe einer Sequenz von digitalen Zählungen oder Zählerständen; eine Vielzahl von Wandlerschaltungen (10A, 10B) zur Umwandlung von Analogsignalen in Digitalsignale, wobei jede Wandlerschaltung mit dem Analogrampengenerator und dem Gray-Code-Generator gekoppelt ist, um das analoge Rampensignal (18) und die Sequenz von Digitalzählungen zu empfangen, wobei jeder der Vielzahl von Wandlerschaltungen folgendes aufweist: einen Komparator (20) zum Vergleichen eines Analogsignals mit dem Analogrampensignal und zur Ausgabe eines Komparatorausgangssignals; und ein erstes Register (24) zur Speicherung eines Digitalsignals während einer Umwandlungsperiode als eine Zählung der Sequenz von Digitalzählungen, und zwar ansprechend auf das Komparatorausgangssignal; einen Multiplexer (26, 54) gekoppelt mit dem ersten Register (24A, 24B), von jeder Wandlerschaltung (10A, 10B) der Vielzahl von Wandlerschaltungen, um ein Digitalsignal von einer der Vielzahl von Wandlerschaltungen auszuwählen und das ausgewählte Digitalsignal (57) abzugeben; einen Gray-zu-binär-Wandler (38) zur Umwandlung des ausgewählten Digitalsignals in ein binäres (Signal); wobei die Vorrichtung dadurch gekennzeichnet ist, dass sie ferner folgendes aufweist: ein Meta-Stabilitätsauflösungs- oder –resolverregister (36) gekoppelt mit dem Multiplexer zum Speichern des ausgewählten Digitalsignals zu einer vorbestimmten Zeit nach der Umwandlungsperiode und zur Ausgabe eines seta-stabilitätsaufgelösten Digitalsignals basierend auf dem ausgewählten Digitalsignal, wobei das meta-stabilitätsaufgelöste Signal umgewandelt wird durch den Gray-zu-binär-Wandler.
Vorrichtung nach Anspruch 1, wobei: jede der Vielzahl von Wandlerschaltungen eine Sequenz von Analogsignalen in eine entsprechende Sequenz von Digitalsignalen während einer Sequenz von Umwandlungsperioden wandelt bzw. umwandelt; das Meta-Stabilitätsauflösungsregister (36) einen Eingangstakt (68) aufweist zur Speicherung der Sequenz von Digitalsignalen mit einer ersten Datenrate; und der Gray-Code-Generator (45) die Sequenz von digitalen Zählungen mit einer zweiten Datenrate abgibt, die höher ist als die erste Datenrate und wobei jedes Digitalsignal der Sequenz von Digitalsignalen in dem ersten Register (24) gespeichert wird, und zwar als eine digitale Zählung oder ein digitaler Zählerstand der Sequenz von digitalen Zählungen oder Zählerständen.
Vorrichtung nach Anspruch 2, wobei die Meta-Stabilitätsauflösungsschaltung (59) jedes Digitalsignal der Sequenz von Digitalsignalen zu einer vorbestimmten Zeit nach jeder Wandlungsperiode der Sequenz von Wandlungsperioden speichert.
Vorrichtung nach Anspruch 1, wobei ferner ein Eingangstakt oder Clock (68) mit einer ersten Frequenz vorgesehen ist, und der Multiplexer (26, 54) mit dem Eingangstakt derart gekoppelt ist, um so eine Sequenz von Digitalsignalen aus der Vielzahl von Wandlerschaltungen (10A, 10B) auszuwählen und die Sequenz der ausgewählten Digitalsignale mit einer ersten Datenrate basierend auf der ersten Frequenz des Eingangstakts auszugeben.
Vorrichtung nach Anspruch 4, wobei der Multiplexer (26, 54) jedes ausgewählte Digitalsignal während eines entsprechenden ersten Zyklus des Eingangstakts (68) abgibt.
Vorrichtung nach Anspruch 5, die eine Meta-Stabilitätsauflösungsschaltung (59) mit einem Eingangsregister (55) gekoppelt mit dem Eingangstakt (68) und dem Multiplexer (26, 54) aufweist, um die Sequenz von ausgewählten Digitalsignalen mit der ersten Datenrate aufzunehmen und jedes ausgewählte Digitalsignal während des jeweiligen ersten Zyklus des Eingangstaktes (68) zu speichern.
Vorrichtung nach Anspruch 5, wobei ferner die Meta-Stabilitätsauflösungsschaltung (59) ferner das Meta-Stabilitätsauflösungsregister (36) aufweist, und zwar gekoppelt mit dem Eingangstakt (68) und dem Eingangsregister (55) zum Empfang der Sequenz von ausgewählten Digitalsignalen mit der ersten Datenrate und zur Speicherung jedes ausgewählten Digitalsignals während eines entsprechenden zweiten Zyklus des Eingangstakts nach dem entsprechenden ersten Zyklus, wobei das Meta-Stabilitätsauflösungsregister (36) das meta-stabilitätsaufgelöste Digitalsignal für jedes ausgewählte Digitalsignal abgibt.
Vorrichtung nach Anspruch 7, wobei der Gray-Code-Generator (45) die Sequenz von digitalen Zählungen mit einer zweiten Datenrate abgibt, die höher ist als die erste Datenrate, und wobei für jeden Wandler (10A, 10B) das Digitalsignal in dem ersten Register (24A, 24B) als eine digitale Zählung der Sequenz von Digitalzählungen gespeichert wird.
Vorrichtung nach Anspruch 8, wobei der Gray-Code-zu-binär-Wandler (38) mit dem Meta-Stabilitätsauflösungsregister (36) gekoppelt ist, um so das meta-stabilitätsaufgelöste Digitalsignal zu empfangen und ein meta-stabilitätsaufgelöste Standard-Binär-Digitalsignal abzugeben, und zwar basierend auf dem metastabiltitätsaufgelösten Digitalsignal.
Vorrichtung nach Anspruch 9, wobei ferner ein Hochgeschwindigkeitstakt oder -Clock mit einer zweiten Frequenz höher als der ersten Frequenz des Eingangstakts oder -Clocks vorgesehen ist, und wobei ferner folgendes vorgesehen ist: das Digitalsignal weist N-Bits auf; jede Digitalzählung der Sequenz von Digitalzählungen weist ein am wenigsten signifikantes Bit, ein Bit am nächsten zum wenigsten signifikanten Bit (next-to-least significant bit) gelegenes Bit und (N-2) am meisten signifikante Bits ((N-2) most significant bits) auf; der Gray-Code-Generator (45) ist mit dem Hochgeschwindigkeitstakt gekoppelt und derart ausgebildet und angeordnet, um das am wenigsten signifikante Bit mit der zweiten Frequenz des Hochgeschwindgkeitstakts zu kippen oder zu schalten, derart, dass der Gray-Code-Generator die Sequenz von digitalen Zählungen mit der zweiten Datenrate erzeugt.
Vorrichtung nach Anspruch 10, wobei die zweite Frequenz des Hochgeschwindigkeitstakts mindestens zwölfmal höher liegt als die erste Frequenz des Eingangstaktes.
Vorrichtung nach Anspruch 10, wobei der Gray-Code-Generator (45) folgendes aufweist: einen Synchronzähler (48) gekoppelt mit dem Hochgeschwindigkeitstakt (64) mit einer synchronen Zählerausgangsgröße einschließlich eines am wenigsten signifikanten Zähler-Bits; einen EXKLUSIV – ODER – bzw. XOR-Gray-Code-Codierer (46) gekoppelt mit der Synchronzählerausgangsgröße um die (N-2) – signifikantesten Bits abzugeben; und ein erster Phasenverschieber (44) gekoppelt mit dem Hochgeschwindigkeitstakt und dem Synchronzähler, um so das am wenigsten signi fikante Zählerbit zu empfangen und das am nächsten zum am wenigsten signifikanten Bit gelegene Bit auszugeben.
Vorrichtung nach Anspruch 12, wobei der Gray-Code-Generator (45) einen zweiten Phasenverschieber (42) aufweist, und zwar gekoppelt mit dem Hochgeschwindigkeitstakt um das am wenigsten signifikante Bit als eine phasenverschobene Version des Hochgeschwindigkeitstakts auszugeben oder abzugeben.
Vorrichtung nach Anspruch 13, wobei der zweite Phasenverschieber (42) das am wenigsten signifikante Bit als eine 90° phasenverschobene Version des Hochgeschwindigkeitstakts abgibt, und wobei der zweite Phasenverschieber folgendes aufweist: eine spannungsgesteuerte Verzögerung (78) mit einem Steuereingang und gekoppelt mit dem Hochgeschwindigkeitstakt, um ein verzögertes Taktsignal auszugeben, und zwar basierend auf sowohl dem Hochgeschwindigkeitstakt als auch dem Steuersignal empfangen an dem Steuereingang; eine Quadratur- bzw. eine Quadrierungsschaltung (77) gekoppelt mit der spannungsgesteuerten Verzögerung, um so das verzögerte Taktsignal zu empfangen, und ein 50% arbeitszyklusverzögertes Taktsignal abzugeben; eine Phasendetektorschaltung (75, 80) gekoppelt mit dem Hochgschwindigkeitstakt und der Quadrierungsschaltung um so das 50% arbeitszyklusverzögerte Taktsignal zu empfangen und um das am wenigsten signifikante Bit und ein Phasensignal abzugeben, wobei letzteres auf einer Differenz zwischen dem Hochgeschwindigkeitstakt und dem 50% arbeitszyklusverzögerten Taktsignals basiert; und ein Verstärker (82) gekoppelt mit der Phasendetektorschaltung, um so das Phasensignal zu empfangen und das Steuersignal an die spannungsgesteuerte Verzögerung abzugeben.
Vorrichtung nach Anspruch 12, wobei ferner ein Hochgeschwindigkeitstaktgenerator (50) vorgesehen ist, um den Eingangstakt (68) zu empfangen und die erste Frequenz des Eingangstakts mit dem Ausgang des Hochgeschwindigkeitstakts zu multiplizieren.
Vorrichtung nach Anspruch 15, wobei der Hochgeschwindigkeitstaktgenerator (50) einen Teiler (114) aufweist, um den Hochgeschwindigkeitstakt (60) abzugeben und einen modifizierten Hochgeschwindigkeitstakt (64) mit einer dritten Frequenz kleiner als die zweite Frequenz des Hochgeschwindigkeitstakts; der Hochgeschwindigkeitstakt das am wenigsten signifikante Bit; und der modifizierte Hochgeschwindigkeitstakt anstelle des Hochgeschwindigkeitstaktes mit dem Synchronzähler (48) des ersten Phasenschiebers (44) gekoppelt ist.
Vorrichtung nach Anspruch 15, wobei die Vorrichtung eine monolithische Vorrichtung integriert auf einem Halbleiterchip ist.
Vorrichtung nach Anspruch 17, wobei die monolithische Vorrichtung eine CMOS-Vorrichtung ist.
Analog/Digital-Signal Umwandlungsverfahren, wobei die folgenden Schritte vorgesehen sind: Erzeugung eines analogen Rampensignals (18); Erzeugung einer Sequenz von Gray-Code-Digitalzählungen oder – Zählerständen; Vergleichen einer Vielzahl von Analogsignalen mit dem analogen Rampensignal zur Erzeugung einer entsprechenden Vielzahl von Vergleichssignalen; jeweiliges Speichern einer Vielzahl von Digitalsignalen in einer Vielzahl von ersten Registern (24A, 24B) während einer Umwandlungsperiode, wobei jedes Digitalsignal der Vielzahl von Digitalsignalen auf einem entsprechenden Analogsignal der Vielzahl von Analogsignalen basiert, wobei jedes Digitalsignal in einem entsprechenden ersten Register basierend auf einem Vergleichssignal der Vielzahl von Vergleichssignalen gespeichert wird; sequentielles Auswählen von Digitalsignalen aus der Vielzahl von ersten Registern; Wandeln oder Umwandeln der ausgewählten Digitalsignale in entsprechende Binärsignale; wobei das Verfahren dadurch gekennzeichnet ist, dass es weiterhin einen Schritt des Transferierens oder Übertragens der sequentiell ausgewählten Digitalsignale zu einem Meta-Stabilitätsauflösungsregister (36) umfaßt, und zwar zu einer vorbestimmten Zeit nach der Umwandlungsperiode, um eine Meta-Stabilität der sequentiell ausgewählten Digitalsignale aufzulösen, bevor sie in die erwähnten entsprechenden Digitalsignale umgewandelt werden.
Verfahren nach Anspruch 19, wobei der Schritt des jeweiligen Speicherns der Vielzahl von Digitalsignalen einen Schritt des Speicherns einer Sequenz von Digitalsignalen umfaßt, und zwar während einer Sequenz von Umwandlungsperioden basierend auf einer entsprechenden Abfolge von analogen Signalen; und wobei der Schritt des Übertragens bzw. des Transferierens eine Schritt des Übertragens der Sequenz von Digitalsignalen zu dem Meta-Stabilitätsauflösungsregister (36) mit einer ersten Datenrate umfaßt.
Verfahren nach Anspruch 20, wobei der Schritt des Speicherns einer Sequenz von Digitalsignalen einen Schritt des Speicherns jedes Digitalsignals der Sequenz von Digitalsignalen umfaßt, und zwar in dem mindestens einen entsprechenden ersten Register (24) während jeder Umwandlungsperiode der Sequenz von Umwandlungsperioden; und wobei der Schritt des Transferierens oder Übertragens der Sequenz von Digitalsignalen einen Schritt des Übertragens jedes Digitalsignals der Sequenz von Digitalsignalen zu dem Meta- Stabilitätsauflösungsregister (36) umfaßt, und zwar zu der vorbestimmten Zeit nach jeder Umwandlungsperiode.
Verfahren nach Anspruch 20, wobei der Schritt des Speicherns einer Sequenz von Digitalsignalen die folgenden Schritte aufweist: Erzeugen einer Sequenz von digitalen Zählungen oder Zählerständen mit einer zweiten Datenrate, die höher ist als die erste Datenrate; Speichern jedes Digitalsignals der Sequenz von Digitalsignalen in dem ersten Register (24) als eine digitale Zählung oder einen Zählerstand der Sequenz von digitalen Zählungen oder Zählerständen.
Verfahren nach Anspruch 19, wobei der Schritt des sequentiellen Auswählens von Digitalsignalen einen Schritt des Auswählens einer Sequenz von Digitalsignalen umfaßt, und zwar aus der Vielzahl von ersten Registern mit einer ersten Datenrate; und wobei der Schritt des Übertragens des sequentiell ausgewählten Digitalsignals einen Schritt des Übertragens der Sequenz von ausgewählten Digitalsignalen zu dem zweiten Register mit der ersten Datenrate umfaßt.
Verfahren nach Anspruch 23, wobei der Schritt des jeweiligen Speicherns einer Vielzahl von Digitalsignalen die folgenden Schritte aufweist: Erzeugen einer Sequenz von digitalen Zählerständen mit einer zweiten Datenrate die höher ist als die erste Datenrate; und Speichern jedes Digitalsignals in dem entsprechenden ersten Register als eine der Sequenz von digitalen Zählungen.
Verfahren nach Anspruch 24, wobei der Schritt des Umwandelns des sequentiell ausgewählten Digitalsignals ferner das Umwandeln des sequentiell ausgewählten Digitalsignals aufweist, welches zum zweiten Register von einem Gray-codierten Digitalsignal zu einem metastabilitätsaufgelösten Standard-Binär-Digitalsignal übertragen wird.
Verfahren nach Anspruch 24, wobei der Schritt des Auswählens einer Sequenz von Digitalsignalen einen Schritt der Auswahl einer Sequenz von Digitalsignalen umfaßt, und zwar basierend auf einem Eingangstakt mit einer ersten Frequenz derart, dass die Sequenz des Digitalsignale ausgewählt wird mit der ersten Datenrate.
Verfahren nach Anspruch 26, wobei der Schritt des Erzeugens der Sequenz der Gray-Code-Digitalzählungen einen Schritt des Erzeugens der Sequenz von Gray-Code-Digitalzählungen umfaßt, und zwar basierend auf einem Hochgeschwindigkeitstakt mit einer zweiten Frequenz höher als die erste Frequenz des Eingangstakts derart, dass die Sequenz der digitalen Zählungen mit der zweiten Datenrate erzeugt wird.
Verfahren nach Anspruch 27, wobei jedes Digitalsignal der Vielzahl von Digitalsignalen N-Bits aufweist; jeder der Gray-Code-Digitalzählungen der Sequenz von Gray-Code-Digitalzählungen ein am wenigsten signifikantes Bit aufweist; und der Schritt des Erzeugens der Sequenz der Gray-Code-Digitalzählungen basierend auf dem Hochgeschwindigkeitstakt einen Schritt des Kippens oder Schaltens des am wenigsten signifikanten Bits mit der zweiten Frequenz des Hochgeschwindgkeitstakts umfaßt.
Verfahren nach Anspruch 28, wobei der Schritt des Erzeugens der Sequenz von Gray-Code-Digital-zählungen basierend auf dem Hochgeschwindigkeitstakt einen Schritt des Erzeugens von mindestens einem der N-Bits der Gray-Code-Digitalzählungen umfaßt, und zwar basierend auf einer Phasenverschiebung des Hochgeschwindgkeitstakts.
Verfahren nach Anspruch 29, wobei der Schritt des Erzeugens von mindestens einem der N-Bits der Gray-Code-Digitalzählungen basie rend auf der Phasenverschiebung des Hochgeschwindigkeitstakts einen Schritt des Erzeugens des am wenigsten signifikanten Bits als eine 90° phasenverschobene Version des Hochgeschwindigkeitstakts umfasst.