DE60130841T2

DE60130841T2 - Phasendetektor

Info

Publication number: DE60130841T2
Application number: DE60130841T
Authority: DE
Inventors: Robert Garland Staszewski; Dirk Plano Leipold
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2000-06-30
Filing date: 2001-07-02
Publication date: 2008-07-17
Anticipated expiration: 2021-07-03
Also published as: US6429693B1; EP1816741B1; EP1178609A3; EP1178609B1; EP1178609A2; JP5021871B2; DE60130841D1; JP2002076886A; EP1816741A1

Description

Gebiet der Erfindung
Diese Erfindung bezieht sich im Allgemeinen auf Frequenzsynthesizer und insbesondere auf einen Teilphasendetektor, der die Gesamtauflösung einer Ganzzahl-Phasenverriegelungsschleife vergrößert, so dass der Quantisierungsfehler der Ganzzahl-Phasenverriegelungsschleife korrigiert wird.
Beschreibung des Standes der Technik
Die Frequenzsynthesizer, die analoge Schaltungstechniken verwenden, sind im Stand der Technik wohlbekannt. Herkömmliche HF-Frequenzsynthesizer-Architekturen sind analogintensiv und erfordern im Allgemeinen eine niedrige Schleifenbandbreite, um die vertrauten und wohlbekannten Referenz- oder Vergleichs-Frequenzstörungen zu verringern. Die niedrigen Schleifenbandbreiten sind für HF-BiCMOS- und HF-SiGe-Prozesse mit schwachen digitalen Fähigkeiten annehmbar.
Moderne tiefe Submikrometer-CMOS-Prozesse und ihre HF-CMOS-Ableitungen sind jedoch mit den Frequenzsynthesizer-Konstruktionen unter Verwendung analoger Schaltungstechniken nicht sehr kompatibel. Die herkömmlichen PLL-gestützten Frequenzsynthesizer umfassen im Allgemeinen eine analogintensive Schaltungsanordnung, die in einer aggressiven CMOS-Umgebung mit in der Höhe begrenzten Spannungen nicht sehr gut arbeitet. Derartige Frequenzsynthesizer nutzen die vor kurzem entwickelte digitale Gate-Technologie mit hoher Dichte nicht aus.
Neuere Frequenzsynthesizer-Architekturen haben die Techniken von sigma-delta-modulierten Frequenzteilern verwendet, um die oben erörterten Frequenzstörungen durch das Randomisieren der Störinhalte auf Kosten eines vergrößerten Störpegels zu randomisieren. Diese Techniken haben die unerwünschten analogen Inhalte nicht signifikant verringert. Andere Frequenzsynthesizer-Architekturen haben die Techniken der direkten digitalen Synthese (DDS-Techniken) verwendet, die bei HF-Frequenzen nicht ohne einen Frequenzumsetzungsmechanismus funktionieren, der eine analoge Lösung erfordert. Ferner stützen sich vorhergehende völlig digitale PLL-Architekturen auf einen Überabtasttakt. Derartige Architekturen können bei HF-Frequenzen nicht verwendet werden.
Im Hinblick auf das vorhergehende ist es im hohen Grade erwünscht, eine Technik zu besitzen, um eine digitalintensive Frequenzsynthesizer-Architektur zu implementieren, die mit der modernen CMOS-Technologie kompatibel ist und die eine Phasenquantisierungsauflösung besitzt, die besser als +/–π ist, um drahtlose Anwendungen aufzunehmen.
Es ist aus der europäischen Patentanmeldung, die als EPO 353 807 veröffentlicht worden ist, eine Phasenmesstechnik bekannt, die auf dem Anwenden einer Folge von Verzögerungen auf ein binäres Eingangssignal und das Zwischenspeichern der verzögerten Formen der Signale in mehreren Zwischenspeichern mit einem Referenztakt basiert. Es wird eine Logik verwendet, um die Verzögerungsdauer herzustellen, in der ein Übergang des Eingangs aufgetreten ist.
Zusammenfassung der Erfindung
Die vorliegende Erfindung schafft eine Vorrichtung, wie sie in den Ansprüchen dargelegt ist. Die vorliegende Erfindung ist auf einen digitalen Teilphasendetektor für einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich gerichtet, der mit tiefen Submikrometer-CMOS-Prozessen kompatibel ist. Der völlig digitale PLL-Phasensynthesizer im Phasenbereich nimmt die direkte Frequenz-/Phasen-Modulations-Übertragung auf, um den Bedarf an einem zusätzlichen Sendermodulator zu beseitigen, der normalerweise drahtlosen digitalen Sendern zugeordnet ist. Dies wird erreicht, indem die PLL völlig im Phasenbereich mit maximalen digitalen Verarbeitungsinhalten betrieben wird, so dass die Schleife ohne den Bedarf an einem Schleifenfilter die hohe Bandbreite des "Typs 1" aufweisen kann. Mit einer PLL-Schleife des "Typs 1", wie sie hierin verwendet wird, ist eine Schleife gemeint, die in der Rückkopplungsschleife nur einen Integrationspol besitzt. Auf Grund der Frequenz-Phasen-Umsetzung des VCO ist nur ein Integrationspol vorhanden. Deshalb ist es möglich, das Tiefpassfilter zwischen dem Phasendetektor und dem Abstimmeingang des Oszillators zu beseitigen, was zu einer hohen Bandbreite und einer schnellen Antwort der PLL-Schleife führt.
Gemäß einer Ausführungsform enthält der völlig digitale PLL-Frequenzsynthesizer im Phasenbereich nur eine analoge Hauptkomponente, einen digital ge steuerten spannungsgesteuerten 2,4-GHz-Oszillator (VCO oder dVCO). Die PLL-Schleife ist eine völlig digitale Architektur im Phasenbereich, deren Zweck darin besteht, die 2,4-GHz-Hochfrequenz f_osc für den "BLUETOOTH"-Standard zu erzeugen. Die zu Grunde liegende Frequenzstabilität des Systems wird aus einem Referenz-Quarzoszillator, wie z. B. einem 13-MHz-TCXO für das globale System für die Mobilkommunikation (das GSM-System), abgeleitet. Die Phase des VCO-Ausgangs wird erhalten, indem die Anzahl der signifikanten Taktübergänge der (ansteigenden oder absteigenden) Flanke akkumuliert wird. Die Phase des Referenzoszillators wird erhalten, indem ein Frequenzsteuerwort bei jeder signifikanten (ansteigenden oder absteigenden) Flanke des Referenzoszillator-Ausgangssignals akkumuliert wird, das über den VCO-Ausgang neu getaktet wird. Wie "signifikante Flanke" hierin verwendet wird, ist entweder eine "ansteigende" oder eine "absteigende" Flanke gemeint. Ein Höchstgrenzen-Element stellt kontinuierlich einen Referenzphasenwert ein, der dem akkumulierten Frequenzsteuerwort zugeordnet ist, indem es zur nächsten ganzen Zahl abrundet (alternativ die notwendigen Bruchzahl-Bits abschneidet), um die durch die Neutaktung des Referenzoszillators durch den VCO-Ausgang verursachten Teildauerverzögerungen zu kompensieren. Dann wird das Phasenfehlersignal leicht unter Verwendung einer einfachen arithmetischen Subtraktion der VCO-Phase von der eingestellten Referenzphase bei jeder signifikanten Flanke des neu getakteten Referenzoszillator-Ausgangssignals erhalten. Dann kann das Phasenfehlersignal als die Abstimmeingabe in den digital gesteuerten VCO direkt über ein dem PLL-Schleifen-Betrieb zugeordnetes Verstärkungselement verwendet werden.
Auf Grund der Art des Flankenzählens des VCO der PLL (völlig digitale Architektur im Phasenbereich) kann die Auflösung der Phasenquantisierung nicht besser als +/–π Radiant des Takts des VCO des Frequenzsynthesizers sein. Der vorliegende digitale Teilphasendetektor kann ein Quantisierungsschema aufnehmen, um die Teilverzögerungsdifferenzen zwischen der signifikanten Flanke des Takts des VCO des Frequenzsynthesizers und eines Takts eines externen Referenzoszillators zu messen. Gemäß einer Ausführungsform besitzt der digitale Teilphasendetektor einen Zeit/Digital-Umsetzer, der eine Auflösung besitzt, die durch eine Inverterverzögerung bestimmt ist, die einem gegebenen CMOS-Prozess zugeordnet ist. Die digitale Teilphase wird bestimmt, indem der Takt des VCO des Frequenzsynthesizers durch eine Kette von Invertern geleitet wird, so dass jeder Inverterausgang einen Taktimpuls erzeugt, der von dem des unmittelbar vorhergehenden Inverters ein wenig verzögert ist. Die resultierenden zeitlich versetzten Taktphasen würden dann durch denselben Referenztakt abgetastet.
In einem Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich zu implementieren, der eine viel kleinere unerwünschte Parametervariabilität besitzt, als sie analogen Schaltungen normalerweise zugeordnet ist.
In einem weiteren Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich zu implementieren, der verbesserte Prüfbarkeitsmerkmale besitzt.
In einem noch weiteren Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich zu implementieren, der für die physikalische Implementierung eine erwünscht geringe Siliciumfläche erfordert.
In einem noch weiteren Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich zu implementieren, der weniger Leistung als herkömmliche Frequenzsynthesizer erfordert.
In einem noch weiteren Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich zu implementieren, der die direkte Frequenz-/Phasen-Modulations-Übertragungsfähigkeit besitzt, um die Anforderungen an den Systemsender zu minimieren.
In einem noch weiteren Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um einen völlig digitalen PLL-Frequenzsynthesizer im Phasenbereich zu implementieren, der das "BLUETOOTH"-Kommunikationsprotokoll aufnimmt.
In einem noch weiteren Aspekt der Erfindung wird ein digitales Teilphasendetektor-System geschaffen, um die Gesamtauflösung einer Ganzzahl-Phasenverriegelungsschleife zu vergrößern, so dass der Quantisierungsfehler der Ganzzahl-Phasenverriegelungsschleife korrigiert ist.
Kurzbeschreibung der Zeichnung
Andere Aspekte und Merkmale der vorliegenden Erfindung und viele der zugehörigen Vorteile der vorliegenden Erfindung werden leicht erkannt, da dieselbe unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden wird, wenn sie im Zusammenhang mit der beigefügten Zeichnung betrachtet wird, in der gleiche Bezugszeichen überall in ihren Figuren gleiche Teile bezeichnen und in der:
1 einen völlig digitalen PLL-Synthesizer veranschaulicht;
2 ein einfacher Blockschaltplan ist, der ein Quantisierungsschema für die Teilphasenerfassung veranschaulicht, die dem in 1 dargestellten Synthesizer zugeordnet ist;
3 ein Zeitdiagramm ist, das ein Frequenzreferenz-Taktsignal und ein VCO-Taktsignal für eine negative Teilphase veranschaulicht;
4 ein Zeitdiagramm ist, das ein Frequenzreferenz-Taktsignal und ein VCO-Taktsignal für eine positive Teilphase veranschaulicht;
5 eine schematische graphische Darstellung ist, die einen Zeit/Digital-Umsetzer gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, der geeignet ist, um das in 2 dargestellte Quantisierungsschema zu implementieren;
6 ein Zeitdiagramm ist, das dem in 5 gezeigten Zeit/Digital-Umsetzer zugeordnet ist;
7 ein Beispiel eines Ganzzahl-Schleifenquantisierungsfehlers für einen vereinfachten Fall des Frequenzteilungsverhältnisses mit gebrochenzahligem N von N = 2 1/4 veranschaulicht; und
8 eine vereinfachte schematische graphische Darstellung ist, die ein Schema zum Korrigieren des Ganzzahl-Schleifenquantisierungsfehlers ε(k) mittels eines Teilphasendetektors (PDF) für den in 1 gezeigten völlig digitalen PLL-Synthesizer veranschaulicht.
Während die oben identifizierten Figuren der Zeichnung alternative Ausführungsform darlegen, werden andere Ausführungsformen der vorliegenden Erfindung außerdem erwartet, wie in der Erörterung angegeben ist. In allen Fällen stellt diese Offenbarung die veranschaulichten Ausführungsformen der vorliegenden Erfindung als Darstellung und nicht als Einschränkung dar. Durch die Fachleute auf dem Gebiet können zahlreiche andere Modifikationen und Ausführungsformen konstruiert werden, die in den Umfang dieser Erfindung fallen.
Ausführliche Beschreibung der bevorzugten Ausführungsformen
1 veranschaulicht einen völlig digitalen PLL-Synthesizer 100. Der Synthesizer 100 kombiniert natürlich die Frequenzmodulationsfähigkeit des Senders mit einer völlig digitalen Breitband-PLL-Modulationstechnik, um die digitalintensive Implementierung durch den Betrieb in einem synchronen Phasenbereich zu maximieren. Die PLL-Schleife verwendet eine völlig digitale Architektur im Phasenbereich, die die 2,4-GHz-Hochfrequenz f_osc für das "BLUETOOTH"-Standardband erzeugen kann. Demzufolge enthält der völlig digitale PLL-Frequenzsynthesizer 100 im Phasenbereich, der in 1 dargestellt ist, nur eine Analog/HF-Hauptkomponente, einen digital gesteuerten spannungsgesteuerten 2,4-GHz-Oszillator (dVCO) 104, der ein Abschnitt eines numerisch gesteuerten Oszillators (NCO) 103 ist, der außerdem ein Verstärkungselement 105 enthält. Die zu Grunde liegende Frequenzstabilität des Synthesizers 100 wird aus einem Frequenzreferenz-Quarzoszillator 110, wie z. B. einem 13-MHz-TCXO für das GSM-System, abgeleitet.
Die Phase θ_v(iT_v) des Taktsignals CKV 114 des dVCO 104 mit der Periode T_v zu den Zeitpunkten iT_v, wobei i eine ganze Zahl ist, wird erhalten, indem die Anzahl der Taktübergänge der ansteigenden oder absteigenden Flanken akkumuliert wird, die über einen Sinus/Digital-Umsetzer 106 erzeugt werden.
Ohne die Verwendung der (im Folgenden beschriebenen) Neutaktung der Frequenzreferenz wird die Phase θ_r(kT_r) eines Frequenzreferenztakts FREF, der durch den Referenz-Quarzoszillator (FREF) 110 mit der Periode T_r zu den Zeit punkten kT_r wobei k eine weitere ganze Zahl ist, bereitgestellt wird, durch das Akkumulieren 102 des Frequenzsteuerworts (FCW 116) bei jeder ansteigenden (oder absteigenden) Flanke des Frequenzreferenztakts FREF erhalten. θr(kTr) = FCW·k·Tr (× 2π·rad) (2)
Der PLL-Betrieb erreicht in einem stationären Zustand eine nullgemittelte Phasendifferenz zwischen den Phasen des dVCO 104 θ_v(iT_v) und des Referenz-Quarzoszillators 110 θ_r(kT_r). Die Gleichung (3) im Folgenden zeigt die Taktperiodenbeziehung im Sinn des Mittels. FCW = Ni + Nf = Tr/T v (3)
Es ist leicht zu verstehen, dass das FCW 116 nur aus einem ganzzahligen Anteil oder aus einem ganzzahligen Anteil (N_i) und einem gebrochenzahligen Anteil (N_f) bestehen kann.
Wie oben dargelegt worden ist, gibt es keinen Bedarf an einer Frequenzerfassungsfunktion innerhalb des Phasendetektors, wenn die PLL-Schleife im Phasenbereich betrieben wird. Dieses Merkmal erlaubt den Betrieb des "Typs 1" der PLL, bei dem es möglich ist, das Tiefpassfilter zwischen dem Phasendetektor und dem Oszillator (dVCO 104) zu beseitigen, was zu einer hohen Bandbreite und einer schnellen Antwort der PLL-Schleife führt.
Die Taktbereiche des dVCO 104 und des Referenz-Quarzoszillators 110 sind völlig asynchron, was es schwierig macht, die zwei digitalen Phasenwerte θ_v(iT_v) und θ_r(kT_r) zu verschiedenen Zeitpunkten iT_v und kT_r physikalisch zu vergleichen. Mathematisch sind θ_v(iT_v) und θ_r(kT_r) zeitdiskrete Signale mit inkompatiblen Abtastzeitpunkten und können nicht ohne irgendeine Art der Interpolation direkt verglichen werden. Die im Erfinder der vorliegenden Erfindung haben deshalb erkannt, dass es unumgänglich ist, dass jeder Vergleich digitaler Worte im selben Taktbereich ausgeführt wird. Diese Funktion wird durch die Überabtastung des FREF-Referenzoszillators 110 durch das Ausgangssignal CKV 114 mit hoher Rate des dVCO 104 und unter Verwendung des resultierenden Frequenzreferenztakts CKR 112 ausgeführt, um sowohl die Referenzphase θ_r(kT_r) über den Akkumulator 102 zu akkumulierten als auch die Phase θ_v(iT_v) des dVCO 104 mit hoher Rate über den Zwischenspeicher/das Register 120 synchron abzutasten. Weil der vorhergehende Phasenvergleich synchron bei der ansteigenden Flanke des CKR 112 geführt wird, können die Gleichungen (1) und (2) nun wie folgt neu geschrieben werden:
θr(k) = FCW·k·Tr + ε(k)(× 2π·rad), (5)wobei der Index k der k-te Übergang des neu getakteten Referenztakts CKR 112 ist und eine ganzzahlige Anzahl von Taktübergängen des CKV 112 enthält; während ε(k) der Quantisierungsfehler der Ganzzahl-Schleife im Bereich von ε ∊ (0, 1) ist, der durch andere Mittel weiter korrigiert werden könnte, wie z. B. durch einen Teilphasendetektor 200, der im Folgenden unter Bezugnahme auf die 2–6 ausführlicher erörtert ist.
Im Hinblick auf das Obige kann der Ganzzahl-Phasendetektor in der synchronen digitalen Phasenumgebung nun als eine einfache arithmetische Subtraktion der Phase des dVCO 104 von der Referenzphase verwirklicht sein, die bei jeder ansteigenden Flanke des CKR-Takts 112 über das kombinatorische Element 122 ausgeführt wird. θd(k) = θ ~r(k) – θv(k) (6)
Die Umtaktungsoperation der Referenz kann als eine Quantisierung im ganzzahligen Bereich der Übergänge des Takts CKV 114 des dVCO 104 erkannt werden, wobei jede ansteigende Flanke des Übergangs des Takts CKV 114 die nächste ganze Zahl ist. Weil der Synthesizer 100 zeitkausal sein muss, kann nur die Quantisierung zur nächsten ansteigenden Flanke des Übergangs des Takts CKV 114 (zur nächsten ganzen Zahl) anstatt zum nächsten Übergang (Abrunden zur nächsten ganzen Zahl) realistisch ausgeführt werden. Diese Begrenzung wird dann im Phasenbereich durch das Höchstgrenzen-Element 108 kompensiert, das der Referenzphase zugeordnet ist, weil die Referenzphase θ_r(k) im Allgemeinen ein arithmetisches Festkommasignal ist, das einen ausreichend großen gebrochenzahligen Anteil besitzt, um die erforderliche Frequenzauflösung zu erreichen, wie in der obigen Gleichung 3 dargelegt ist. Wie oben dargelegt worden ist, stellt ein Höchstgrenzen-Element 108 kontinuierlich einen Referenzphasenwert ein, der dem akkumulierten Frequenzsteuerwort zugeordnet ist, indem es zur nächsten ganzen Zahl abrundet (alternativ die Bruchzahl-Bits abschneidet), um dadurch die durch die Neutaktung des Referenzoszillators 110 durch das VCO-Ausgangssignal CKV 114 verursachten Verzögerungen zu kompensieren. Die (über die Gleichung 7 demonstrierte) Höchstgrenzen-Operation könnte leicht implementiert sein, indem die Bruchzahl-Bits verworfen werden und die Ganzzahl-Bits inkrementiert werden. Diese Technik handhabt jedoch den Fall unsachgemäß, in dem der Bruchzahl-Teil null ist, sie besitzt jedoch keine praktischen Konsequenzen. Die Fachleute auf dem Gebiet werden erkennen, dass dieser Prozess des Abschneidens eine Zeitkorrektur erreicht, weil die Phase eine Eigenschaft ist, die verwendet werden kann, um eine Zeitfolge zu beschreiben. Die Phasenauflösung kann jedoch nicht besser als +/–π Radiant des Takts des dVCO 104 sein, selbst wenn der vorhergehende Quantisierungsfehler ε der Ganzzahl-Schleife, der auf die durch die Gleichung 5 veranschaulichte Umtaktung der Referenzphase zurückzuführen ist, durch die Operation des Rundens auf die nächste ganze Zahl (Höchstgrenze) der Referenzphase kompensiert wird. θ ~r(k) = θr(k) (7)
In 7 ist ein Beispiel des Quantisierungsfehlers ε der Ganzzahl-Schleife für einen vereinfachten Fall des Frequenzteilungsverhältnisses von N = 2 1/4 veranschaulicht. Ungleich zu ε(k), das das Runden auf die "nächste" VCO-Flanke darstellt, ist ϕ(k) der Teilphasenfehler; wobei er das Runden auf die "nächste" VCO-Flanke darstellt.
In 2 veranschaulicht ein einfacher Blockschaltplan ein digitales Teilphasendetektor-System 200 gemäß einer Ausführungsform der vorliegenden Erfindung. Das System 200 kann ein Quantisierungsschema aufnehmen, um Teilverzögerungsdifferenzen (sub-Tv) zwischen der signifikanten Flanke des Takts CKV 114 des dVCO 104 und des Referenztakts 112 des FREF-Oszillator 110 zu messen. Das System 200 verwendet einen Zeit/Digital-Umsetzer (TDC) 201 mit einer Auflösung von Δt_ref und drückt die Zeitdifferenz als ein digitales Wort aus. Auf Grund der Art des Flankenzählens des dVCO 104 der PLL kann erkannt werden, dass die Auflösung der Phasenquantisierung nicht besser als +/–π Radiant sein kann, wie oben dargelegt worden ist. Es ist jedoch eine viel feinere Phasenauflösung für drahtlose Anwendungen, wie z. B. "BLUETOOTH", erforderlich. Eine derartige feinere Auflösung muss erreicht werden, ohne die erforderlichen digitalen Signalverarbeitungsfähigkeiten aufzugeben.
8 ist eine vereinfachte schematische graphische Darstellung, die ein Schema zum Korrigieren des Ganzzahl-Schleifenquantisierungsfehlers ε(k) mittels eines Teilphasendetektors (PDF) 804 für den in 1 gezeigten völlig digitalen PLL-Synthesizer 100 veranschaulicht. Der Phasenausgang PHD 802 des Ganzzahlanteils der PLL-Schleife 800 enthält den gebrochenzahligen Anteil des akkumulierten FCW-Wortes 116 frac(θ_r), falls das gewünschte gebrochenzahlige Teilungsverhältnis FCW 116 im Allgemeinen gebrochenzahlig N ist. Ein bevorzugtes alternatives Verfahren, durch das frac(θ_r) sowohl von der ganzzahligen Referenzphase θ_r als auch von der gebrochenzahligen Korrektur ε(k) subtrahiert wird, ist im Folgenden unter Bezugnahme auf die 2–6 erörtert, wobei es schematisch in 1 aufgenommen ist.
Die in 2 veranschaulichte Lösung misst die einseitige gebrochenzahlige (sub-T_v) Verzögerungsdifferenz zwischen dem Takt CKV 114 des dVCO 104 und dem Takt 112 des FREF-Oszillators 110, um die Zeitdifferenz als ein digitales Wort ε 202 auszudrücken. Gemäß einer Ausführungsform ist die maximale leicht erreichbare Zeitauflösung des digitalen Teilphasendetektors 200 durch eine Inverterverzögerung bestimmt, die einem gegebenen CMOS-Prozess zugeordnet ist, wobei sie etwa 40 ps für den durch Texas Instruments Incorporated of Dallas, Texas, entwickelten CO35.1-CMOS-Prozess beträgt. Die digitale Teilphase wird bestimmt, indem der Takt CKV 114 des dVCO 104 durch eine Kette von Invertern (wie sie z. B. in 5 gezeigt ist) geleitet wird, so dass jeder Inverterausgang einen Taktimpuls erzeugt, der von dem des unmittelbar vorhergehenden Inverters ein wenig verzögert ist. Die resultierenden zeitlich versetzten Taktphasen würden dann durch denselben Referenztakt abgetastet.
Wie in den 3 und 4 zu sehen ist, würde die Position des erfassten Übergangs von 1 zu 0 eine quantisierte Zeitverzögerung ΔT_r zwischen der Abtastflanke des FREF 110 und der ansteigenden Flanke 302 des dVCO-Takts CKV 114 in Vielfachen von ΔT_res anzeigen; während die Position des erfassten Über gangs von 0 zu 1 eine quantisierte Zeitverzögerung ΔT_f zwischen der Abtastflanke des FREF 110 und der absteigenden Flanke 400 des dVCO-Takts CKV 114 anzeigen würde. Infolge der zeitkausalen Natur des vorhergehenden digitalen Teilphasenerfassungsprozesses müssen beide Zeitverzögerungswerte ΔT_r und ΔT_f als nicht negativ interpretiert werden. Dies ist schön, falls ΔT_r kleiner als ΔT_f ist, weil diese Situation dem negativen Phasenfehler der klassischen PLL-Schleife entspricht, in der die VCO-Flanke der Referenzphase voraus ist und deshalb das Phasenvorzeichen negiert werden muss. Falls jedoch ΔT_r größer als ΔT_f ist, wird die Situation problematisch, weil die Situation nun dem positiven Phasenfehler der klassischen PLL-Schleife entspricht. Die Zeitverzögerung zwischen der Referenzflanke FREF 110 und der folgenden ansteigenden Flanke des CKV 114 muss auf den verfügbaren Informationen hinsichtlich sowohl der Verzögerung zwischen der vorangehenden ansteigenden Flanke des CKV 114 und der Referenzflanke FREF 110 als auch der Takthalbperiode, die als eine Differenz ausgedrückt werden kann, wie durch die folgende Gleichung 8 gezeigt ist, basieren.
Die vorhergehende Analyse ist in der folgenden Gleichung 9 zusammengefasst, wobei ΔT_frac der digitale Teilphasenerfassungsfehler ist.
Die periodennormierte Teilphase wird dann durch die Gleichung 10 als: ϕF = Δtfrac/Tv (10)beschrieben. In der augenblicklichen Ausführungsform, in der eine Ganzzahl-Phasendetektorausgabe θ_d verwendet wird, ist die Teilphase θ_F nicht notwendig. Stattdessen wird Δt_r verwendet, um die ε(k)-Korrektur der Gleichung 5 zu berechnen, die positiv ist, wobei ε ∊ (0, 1) gilt. Δt_r muss normiert werden, indem es durch die Taktperiode geteilt wird, um es mit der Ganzzahl-Phasendetektorausgabe θ_d richtig zu kombinieren.
Wenn die Taktperiode T_v des dVCO 104 eine ganzzahlige Division der Frequenzreferenz-Taktperiode T_r ist, werden die ε(k)-Abtastwerte als konstant gesehen. Die ε(k)-Abtastwerte nehmen innerhalb des Modulo-(0, 1)-Bereichs linear zu, wo dieses Verhältnis gebrochenzahlig ist. Im Hinblick auf das vorhergehende kann deshalb ein einfaches Muster in digitaler Form leicht vorhergesagt werden, das dem wohlbekannten analogen Teilphasenkompensationsschema der PLL-Frequenzsynthesizer mit gebrochenzahligem N mathematisch genau entspricht. 7 veranschaulicht ein Beispiel des vorhergesagten Verhaltens von ε(k). ε ~(k) = ε(k) – frac(θr(k)) (12)
Der zusammengesetzte Phasenfehler θ_e(k) wird erhalten, indem der ganzzahlige θ_d(k) durch das gebrochenzahlige teilungsverhältniskorrigierte ε(k) korrigiert wird, wie in Gleichung 13 gezeigt ist. θe(k) = θd(k) – ε ~(k) (13)
Die Teilphasendetektorausgabe ε(k) oder die ϕ_F(k)-Folge kann leicht auf einer bitweisen Grundlage verglichen werden; und weil das erwartete Ausgangsmuster im Voraus bekannt ist und sich nun im digitalen Format befindet, könnte eine bessere Alternative einer Erfassung einer Viterbi-Folge oder ein angepasstes Filter verwendet werden. In einem derartigen Szenario könnte der Raumunterschied zwischen beobachteten und erwarteten Mustern als der Teilphasenfehler ausgegeben werden. Diese Lösung schafft ein System mit weniger Referenz-Durchgriff und einem niedrigeren Gesamtfehler.
Der vorliegende PLL-Schleifenbetrieb kann weiter verbessert werden, indem die Vorhersagefähigkeiten der völlig digitalen PLL-Schleife ausgenutzt werden. Der dVCO 104 muss z. B. nicht notwendigerweise dem Modulationsbefehl FCW 116 mit dem normalen PLL-Schleifengang folgen. In einer Ausführungsform, in der die Steuerung des dVCO 104 und die Messung des resultierenden Phasenfehlers im numerischen Format vorliegen, ist es leicht, die aktuelle Verstärkung K_VCO des dVCO 104 vorherzusagen, indem einfach die früheren Phasenfehlerantworten der NCO-Korrekturen beobachtet werden. Bei einer guten Schätzung der Verstärkung K_VCO könnte die normale NCO-Steuerung mit der momentanen Frequenzsprung-Schätzung der "offenen Schleife" des neuen Befehls FCW 116 vergrößert werden. Es kann erkannt werden, dass der resultierende Phasenfehler sehr klein und den normalen Korrekturübergängen der geschlossenen PLL-Schleife unterworfen sein sollte.
Weil das Zeitverhalten dieser PLL des "Typs 1" sehr schnell ist (kleiner als 1 μs), ist das Vorhersagemerkmal für das Kanalspringen weniger wichtig, bei dem die erlaubte Zeit viel größer ist. Das vorhergehende Vorhersagemerkmal ist jedoch wesentlich, um die direkte Frequenzsynthesizer-Modulation im Gaußschen Frequenzumtastungs-Modulationsschema GFSK-Modulationsschema des "BLUETOOTH" oder des GSM zu verwirklichen.
5 ist eine schematische graphische Darstellung, die einen Zeit/Digital-Umsetzer 500 gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, der geeignet ist, um das in 2 dargestellte Zeitverzögerungs-Quantisierungsschema zu implementieren. Der Zeit/Digital-Umsetzer 500 enthält mehrere Inverter-Verzögerungselemente 502 und Zwischenspeicher/Register 504. Wie der Takt CKV 114 des dVCO fortgesetzt abläuft, wird der verzögerte Vektor des CKV 114 in den Speicherelementen (den Zwischenspeichern/den Registern 504) zwischengespeichert. Es ist leicht offensichtlich, dass der Umsetzer aus irgendeiner gewünschten Anzahl von Inverter-Verzögerungselementen 502 und Zwischenspeichern/Registern 504 innerhalb bestimmter physikalischer Begrenzungen formuliert werden kann, solange wie die Gesamtverzögerung des Inverterfeldes die Taktperiode des CKV 114 ausreichend abdeckt. Die verzögerten Vektoreigenschaften sind deshalb von der Gesamtzahl der Inverter-Verzögerungselemente 502, den Verzögerungswerten der einzelnen Inverter-Verzögerungselemente 502 und den zugeordneten Zwischenspeichern/Registern 504, die verwendet werden, um den Zeit/Digital-Umsetzer 500 zu formulieren, abhängig. Während eines positiven Übergangs (der in 6 mit 602 nummeriert ist) des Referenztakts FREF 110 wird jeder der Zwischenspeicher/jedes der Register 504 abgefragt, um einen Schnappschuss der quantisierten Teilphasendifferenz zwischen der Phase des Taktsignals CKV 114 des dVCO 104 und der Phase des Signals des Referenztakts FREF 110 zu erhalten. Es kann gesehen werden, dass die Genauigkeit des Schnappschusses oder der Anzeige der Teilphasendifferenz von den einzelnen Inverter-Verzögerungselementen abhängt.
6 ist ein Zeitdiagramm 600, das dem in 5 gezeigten Zeit/Digital-Umsetzer 500 zugeordnet ist. Während eines positiven Übergangs 602 des Referenzoszillators FREF 110 wird auf die mehreren Zwischenspeicher/Register 504 zugegriffen, um einen Schnappschuss 604 der verzögerten Kopien des dVCO-Takts CKV 114 bezüglich der ansteigenden Flanke des Referenzoszillators FREF 110 zu erhalten. Es kann gesehen werden, dass der Schnappschuss 604 die Zeitdifferenz als ein digitales Wort ausdrückt. In den 3 und 4 stellen die Zeitimpulse 304, 404 die Zyklen des dVCO-Ausgangstakts CKV 114 dar, die während jedes signifikanten Übergangs des FREF-Takts 110 in den Zwischenspeichern/Registern 504 eingefangen werden. Das vorhergehende digitale Wort wird dann durch den Frequenzsynthesizer 100 verwendet, um die Phasendifferenzen zwischen der signifikanten Flanke des dVCO-Takts CKV 114 und des Referenzoszillators FREF 110 zu kompensieren, wie hierin oben unter Bezugnahme sowohl auf die 2–4 als auch auf die Gleichungen 8–13 erörtert worden ist.
Im Hinblick auf das Obige kann gesehen werden, dass die vorliegende Erfindung eine signifikante Verbesserung in der Technik der HF-Synthesizerschaltungen und der zugeordneten Verfahren darstellt. Diese Erfindung ist in beträchtlicher Ausführlichkeit beschrieben worden, um die Fachleute auf dem Gebiet der HF-Synthesizer mit den Informationen zu versehen, die notwendig sind, um die neuartigen Prinzipien anzuwenden und um derartige spezialisierte Komponenten zu konstruieren und zu verwenden, wie sie erforderlich sind. Im Hinblick auf die vorhergehenden Beschreibungen sollte es klar sein, dass die vorliegende Erfindung in Konstruktion und Betrieb eine signifikante Abweichung vom Stand der Technik darstellt. Während spezielle Ausführungsformen der vorliegenden Erfindung hierin ausführlich beschrieben worden ist, ist es jedoch selbstverständlich, dass verschiedene Änderungen, Modifikationen und Ersetzungen darin vorgenommen werden können, ohne in irgendeiner Weise vom Umfang der vorliegenden Erfindung abzuweichen, wie er in den folgenden Ansprüchen definiert ist.
Während z. B. bestimmte hierin dargelegte Ausführungsformen verschiedene Hardware-Implementierungen veranschaulichen, soll die vorliegende Erfindung außerdem so verstanden werden, dass sie Strukturen und Verfahren unter Verwendung von Software-Implementierungen entspricht, wie sie in den Ansprüchen dargelegt sind.

Claims

Digitaler Teilphasendetektor (200), der umfasst: einen Zeit/Digital-Umsetzer (200) mit mehreren Verzögerungselementen (502), die mit einem ersten Eingang (114) gekoppelt sind, und mehreren Zwischenspeicher/Registerelementen (504), die sowohl mit einem zweiten Eingang (110) als auch mit mehreren Ausgängen (Q(0), ..., Q(L–1)) gekoppelt sind, wobei der erste Eingang so konfiguriert ist, dass er ein erstes Taktsignal empfängt, und wobei ferner der zweite Eingang so konfiguriert ist, dass er ein Referenztaktsignal empfängt, derart, dass die mehreren Zwischenspeicher/Registerelemente einen Schnappschuss (D(0), ..., D(9)) eines verzögerten Kopievektors erster Taktsignaldaten in Reaktion auf signifikante Flankenübergänge des Referenztakts speichern können; einen digitalen Flankendetektor mit mehreren Eingängen, die mit den mehreren Ausgängen kommunizieren, und ferner mit einem ersten und einem zweiten Ausgang, wobei der Flankendetektor auf den verzögerten Kopievektor der ersten Taktdaten anspricht, derart, dass der erste Ausgang ein TDC-Anstiegszeitsignal erzeugen kann, das der Zeit eines positiven Übergangs des ersten Taktsignals zugeordnet ist, und dadurch gekennzeichnet, dass: der Flankendetektor ferner auf den verzögerten Kopievektor der ersten Taktsignaldaten anspricht, derart, dass der zweite Ausgang ein TDC-Abstiegszeitsignal, das der Zeit eines negativen Übergangs des ersten Taktsignals zugeordnet ist, erzeugen kann; und ein Normiererelement (NORM), das einen ersten Eingang besitzt, der so konfiguriert ist, dass er das TDC-Anstiegszeitsignal empfängt, und ferner einen zweiten Eingang besitzt, der so konfiguriert ist, dass er das TDC-Abstiegszeitsignal empfängt, wobei das Normiererelement auf das TDC-Anstiegszeitsignal und auf das TDC-Abstiegszeitsignal anspricht, um ein periodennormiertes Teilphasensignal zu erzeugen, das durch eine Taktperiode des ersten Taktsignals normiert ist.
Digitaler Teilphasendetektor nach Anspruch 1, bei dem die mehreren Verzögerungselemente aus der Gruppe ausgewählt sind, die aus Puffern, einer Verzögerungsleitung mit Abgriffen und Invertern ausgewählt sind.
Digitaler Teilphasendetektor nach Anspruch 2, bei dem die mehreren Verzögerungselemente Inverter umfassen.
Phasenverriegelungsschleife (100), die einen digitalen Teilphasendetektor nach einem vorhergehenden Anspruch enthält.
Phasenverriegelungsschleife nach Anspruch 4, bei der das erste Taktsignal von einem numerisch gesteuerten spannungsgesteuerten Oszillator (104) abgeleitet ist.
Phasenverriegelungsschleife nach Anspruch 4 oder Anspruch 5, die ferner eine Ganzzahl-Phasenverriegelungsschleife umfasst, wobei der digitale Teilphasendetektor so konfiguriert ist, dass er die Gesamtauflösung der Ganzzahl-Phasenverriegelungsschleife (PLL) erhöht, derart, dass ein Quantisierungsfehler ε der Ganzzahl-PLL korrigiert wird.