JPH11505989A - モノリシック・アナログ−デジタル変換器 - Google Patents

Abstract

(57)【要約】 アナログ比較器は、変換対象のアナログ信号を、アナログ・ランプ信号と比較する。比較器の出力は、２進グレイ・コード・カウンタ入力を有するデジタル・ラッチをイネーブルする。アナログ・ランプがアナログ信号に等しい場合、デジタル・ラッチはグレイ・コード・カウンタの状態を捕獲する。デジタル・ラッチにおける準安定性は、ラッチ列によって解消される。グレイ・コード化出力は、次に、グレイ・デコーダによって、標準２進出力にデコードされる。変換器のアレイが、モノリシック集積回路上に構築され、各変換器が、単一のアナログ・ランプ発生器、２進グレイ・コード・カウンタ、およびグレイ・デコーダを共有する。マルチプレクサが特定の変換器を選択し、選択した変換器からの標準２進出力を、オフ・チップで使用するライン・ドライバに切り替える。グレイ・コードの下位２ビットは、移相回路によって発生される。

Description

【発明の詳細な説明】 モノリシック・アナログ―デジタル変換器 発明の背景 １．発明の分野 本発明は、一般的に、アナログーデジタル変換器に関し、更に特定すれば、モ ノリシック集積回路上に集積された多数のアナログーデジタル変換器に関するも のである。２．関連技術の説 明 従来のアナログーデジタル変換の単一スロープ法(single slope method)では 、クロック駆動比較器(clocked comparator)を用いて、サンプル・ホールドされ た信号を、アナログ・ランプ(analog ramp)と比較する。次に、クロック駆動比 較器は、サンプル・ホールドされた信号がアナログ・ランプに等しい場合、デジ タル・カウンタの状態を格納するラッチ回路を駆動するために用いる信号を発生 する。格納されたカウンタ値は、アナログ信号の大きさのデジタル表現となる。 この種の回路をデジタル回路に応用すると、かかる回路のアレイが得られる。 従来の単一スロープ型アナログーデジタル変換器は、最大クロック・レートの 制限のために、分解能および速度に限界がある。従来の単一スロープ変換器にお ける、最大クロック・レートに対する限界は、準安定性(metastability)による ものである。準安定性とは、クロックおよびデータ入力が同時に変化した場合の フリップ・フロップの不安定性と定義される。理論上、いずれかの所与の時間期 間の後に、フリップ・フロップの出力が有効な論理状態に安定したことを保証す ることはできないが、出力が安定していない確率は、時間と共に指数関数的に減 少する。例えば、約６９時定数の後、出力が安定しない確率は１０^-30未満であ り、これは殆どの用途において容認可能である。 この問題のために、比較器出力をシステムのクロック時間に同期させるフリッ プ・フロップを、準安定性から回復させるには、クロック・レートを大幅に低下 させなければならない。従来の装置では、変換の時間分解能によって決定される 周波数において、準安定性の解決を図る必要があった。その結果、従来の装置は 、その回路の処理能力よりかなり低いクロック・レートに制限されていた。 本発明は、個々の変換器をマスタ・クロックに同期させるという必要条件をな くし、より高い分解能のデジタル・コードを発生することによって、従来の装置 を改良するものである。したがって、本発明の目的の１つは、従来の変換器に比 較して、分解能および速度に格段の改良を実現する、アナログーデジタル変換器 を提供することである。 発明の概要 本発明は、アナログ・ランプ出力を有するアナログ・ランプ発生器と、グレイ ・コード化デジタル・ランプ出力を有するデジタル・ランプ発生器と、前記アナ ログ信号入力を前記アナログ・ランプ信号と比較する手段であって、比較出力を 有する前記比較手段と、前記デジタル・ランプ出力に接続された第１データ入力 と、前記比較出力に接続されたイネーブル入力とを有し、データを記憶する準安 定性（不安定性）解消（除去）ラッチであって、準安定性を解消したデジタル信 号出力を有する前記準安定性除去ラッチとから成る、アナログ信号をデジタル信 号に変換する装置を提供する。 また、本発明は、アナログ・ランプ出力を有するアナログ・ランプ発生器と、 グレイ・コード化デジタル・ランプ出力を有するデジタル・ランプ発生器と、ア ナログ信号を複数のアナログ・ランプ信号と比較する複数の比較器であって、複 数の比較出力を有する前記複数の比較器と、前記デジタル・ランプ出力に接続さ れた複数の第１データ入力と、前記比較出力に接続された複数のイネーブル入力 とを有し、データを格納する複数の準安定性除去ラッチであって、複数の準安定 性除去デジタル信号出力を有する前記複数の準安定性除去ラッチとから成る、複 数のアナログ信号を複数のデジタル信号に変換する装置を提供する。 また、本発明は、非クロック駆動型比較器を動作させ、入力アナログ電圧を電 圧ランプと比較し、前記２つの比較器入力が実質的に等しい場合、デジタル・ラ ッチにグレイ・コード化デジタル・タイマ・ワードを格納可能とするステップか ら成るアナログーデジタル変換方法を提供する。 本発明の特徴および利点は、添付図面と関連する以下の本発明の詳細な説明、 および詳細な説明の後に添付の請求の範囲から、一層容易に理解され、明白とな ろう。 図面の簡単な説明 図面は、この言及により本願に含まれるものとし、同様の要素には同様の参照 記号を付与してある。 第１図は、本発明によるアナログーデジタル変換器の概略ブロック図である。 第２図は、第１図に示した準安定性除去回路の概略ブロック図である。 第２Ａ図は、第１図に示したアナログ波形発生器の概略ブロック図である。 第３図は、本発明によるアナログーデジタル変換器アレイの概略ブロック図で ある。 第４図は、第３図に示したクロック逓倍位相ロック・ループの概略ブロック図 である。 第５図は、第３図に示した９０°移相器の概略ブロック図である。 第６図は、第３図に示した回路の代替実施例の概略ブロック図である。 第７図は、第６図の回路に用いられた二位相電圧制御型発振器および方形化回 路の概略ブロック図である。 第８図は、第７図に示した電圧制御型発振器の詳細な回路構成図である。 第９図は、第７図に示した方形化回路の詳細な回路構成図である。 第１０図は、グレイ・コード信号の最下位ビット間の時間的関係を示すタイミ ング図である。 詳細な説明 例示のみの目的のため、そして汎用性を限定しないように、これより特定の実 施例および動作パラメータを参照しながら、本発明について説明する。しかしな がら、本発明は、ここに記載する特定の動作パラメータには限定されないことを 、当業者は理解するであろう。 まず第１図を参照すると、本発明のアナログーデジタル変換器の全体的概略ブ ロック図が示されている。アナログ入力信号１５、即ち、変換対象のアナログ信 号が、非クロック駆動型アナログ比較器(unclocked analog comparator)２０の 一方の入力に接続されている。比較器２０の他方の入力はアナログ・ランプ信号 １８に接続されている。アナログ波形発生器３０がアナログ・ランプ信号１８を 発生する。アナログ・ランプ信号１８がアナログ入力信号１５に実質的に等しい 場合、比較器は出力信号２１を発生する。比較器の出力信号２１は、準安定性解 消（除去）回路３５の制御入力に接続される。アナログ波形発生器３０には、デ ジタル・グレイ・コード・バス６２上にデジタル・グレイ・コードを発生する、 グレイ・コード発生器４５が同期されている。デジタル・グレイ・コード・バス ６２は、準安定性除去回路３５のデータ入力に接続されている。準安定性除去回 路３５は、比較器出力信号２１のアクティブ状態に応答して、バス６２上のデジ タル・グレイ・コードの状態を格納する。その結果、準安定性除去回路３５のデ ジタル出力信号４７は、アナログ・ランプ信号１８の大きさがアナログ入力信号 １５の大きさに等しい場合、このアナログ入力信号１５の大きさのデジタル表現 となる。 次に、準安定性除去回路３５を詳細に示す第２図を参照する。比較器出力信号 ２１は、Ｎビット・データ・ラッチ１１の制御入力に接続されている。Ｎは、ア ナログ信号１５をアナログーデジタル変換器によってデジタル化（変換）する際 の分解能のビット数である。Ｎはいずれの数とすることができ、典型的に、殆ど の用途では８ないし１６の間である。Ｎビット・データ・ラッチ１１のデータ入 力は、グレイ・コード発生器４５からのデジタル・グレイ・コード・バス６２に 接続されている。Ｎビット・データ・ラッチ１１によってラッチされたデータ（ グレイ・コード発生器４５によって発生されたコードである）は、Ｎビット・フ リップ・フロップ１９へのライン１７に供給される。Ｎビット・フリップ・フロ ップ１９は、Ｎビット・データ・ラッチ１１がグレイ・コード発生器４５の状態 を格納してから所定の時間期間の後に、ライン１７上のデータを格納することに よって、システムの準安定性を解決する。 次に、第１図に示したアナログ波形発生器３０の概略ブロック図を示す、第２ Ａ図を参照する。演算増幅器３２は、出力信号を積分コンデンサ２８に供給する ことによって、アナログ・ランプ信号１８供給する。新たな変換が開始されると き、RESET信号１９がタイミング回路３３によって発生され、スイッチ２８Ａを 活性化し、コンデンサ２８を放電する。演算増幅器３２の一方の入力２１はRAMP _BIAS信号に接続され、第２の入力２３はプログラマブル電流源３１の出力に接 続されている。プログラマブル電流源３１は、演算トランスコンダクタンス増幅 器(operational transconductance amplifier)２７によって制御される。増幅器 ２７は、アナログ・ランプ信号１８に接続された第１入力を有する。増幅器２７ の第２の入力は、ランプ基準電圧RAMP_REFに接続されている。増幅器２７の第３ の入力は、ランプ調節回路２９の出力に接続されている。アナログ・ランプの開 始電圧は、RAMP_BIAS電圧を変化させることにより、調節可能である。アナログ ・ランプ信号１８の傾斜は、増幅器２７によって制御される。トランスコンダク タンス増幅器２７からの電流信号２７Ａに応答してプログラマブル電流源３１の 出力を変化させることによって、アナログ・ランプ信号１８の傾斜を変化させる ことができる。ランプ信号１８が終了する直前に発せられるタイミング回路３３ からの制御信号３３Ａに応答して、ランプ調節回路２９は、制御信号２９Ａを通 して、増幅器２７をオンに切り替え、RAMP_REF電圧とアナログ・ランプ信号１８ の電圧との差をサンプリングする。トランスコンダクタンス増幅器２７は、この 電圧差を電流２７Ａに変換し、これを用いてプログラマブル電流源３１を制御す る。プログラマブル電流源３１を調節した後、タイミング回路３３は、制御信号 ３３Ａを通じて、増幅器２７をオフに切り替え、フィードバック・ループを開放 し、RESET信号１９を発しスイッチ２８Ａを用いてコンデンサ２８を放電し、 次いでスイッチ２８Ａを開放して次の積分サイクルを開始する。 次に、並列のアナログーデジタル変換器１０Ａおよび１０Ｂの概略ブロック図 である、第３図を参照する。明確化のために２つの変換器のみを示すが、アレイ 内にｍ個の変換器があることも可能である。一好適実施例では、アレイに３２８ 個の変換器が含まれる。各アナログーデジタル変換器は、デジタル・グレイ・コ ード・バス６２および出力バス５７に接続されている。デジタル・グレイ・コー ド・バス６２は、ｍ個のデータ・ラッチの各データ入力に接続されている。明確 化のために、データ・ラッチ２４Ａおよび２４Ｂへの接続部のみを示す。各デー タ・ラッチのデータ入力は、グレイ・コード発生器４５によって駆動される。Ｎ ビット出力バス５７は、各トランスファ（転送）ラッチ（ラッチ２６Ａおよび２ ６Ｂが図示されている）のデータ出力に接続され、マルチプレクサ読み取り回路 ５９によって読み取られる。 ライン１５Ａ上のアナログ信号、即ち、変換対象の信号は、サンプリング・ス イッチ１２Ａが閉じられ、電荷がコンデンサ１６Ａに転送されるまで、コンデン サ２３Ａに格納されている。コンデンサ１６Ａは、スイッチ１２Ａが開放される まで、アナログ信号１５Ａを積分する。所定の時間間隔が過ぎた後、スイッチ１ ２Ａを開放し、スイッチ２５Ａを閉じることにより、各変換周期の開始時にコン デンサ２３Ａをリセットする。比較対象の信号を転送するためには、いずれの電 荷伝送素子または回路を用いてもよいことを、当業者は認めよう。読み取り段階 の間、サンプル信号１４Ａが、比較器２０Ａによって、アナログ・ランプ信号１ ８と比較される。サンプル信号１４Ａがアナログ・ランプ信号１８に等しいか、 あるいはこれに対してある所定の電位にある場合、比較器２０Ａの出力２２Ａは ラッチ２４Ａを活性化する。比較器２０Ａの出力は、ラッチ２４Ａのイネーブル 入力に接続されている。デジタル・グレイ・コード・バス６２に接続されている ラッチ２４Ａは、比較器の出力信号２２Ａに応答して、アナログ・ランプ信号１ ８がサンプル信号１４Ａに等しいときのグレイ・コード・カウントの状態を格納 する。ラッチ２４Ａの出力は転送ラッチ２６Ａに供給される。転送ラッチ２６Ａ および２６Ｂに接続されている出力制御シフト・レジスタ５４は、変換器アレイ からの特定のアナログーデジタル変換器の出力を選択する。各転送ラッチの出力 は、マルチプレクサ読み出し回路５９の一部であるＮビット出力バス５７を通じ て、センス・アンプ５３に接続されている。いずれの一時点においても、１つの 転送ラッチのみがアクティブとなり、出力をバス５７に供給する。出力制御レジ スタ５４は入力クロック６８と同期を取られている。 マルチプレクサ読み取り回路５９についてこれより説明する。当業者は、マル チプレクサ読み取り回路５９内の回路ブロックの各々がＮビット幅であり、各転 送ラッチからその数のビットを収容することを理解するであろう。センス・アン プ５３の出力は、入力レジスタ５５の入力に接続されている。入力レジスタ５５ は、入力クロック６８によって駆動される。入力レジスタ５５は、出力制御シフ ト・レジスタ５４によってイネーブルされたいずれかのＮビット転送ラッチから の、Ｎビット出力バス５７上のデータをラッチする。レジスタ５５の出力は、準 安定性除去レジスタ３６の入力に接続されている。準安定性除去レジスタ３６も 、入力クロック６８によって駆動される。準安定性除去レジスタ３６は、Ｎビッ ト出力バス５７の状態が入力レジスタ５５にラッチされてから１クロック・サイ クルの後に、入力レジスタ５５からのデータが準安定性除去レジスタ３６に供給 されるように駆動される。レジスタ３６は、バス６２上のデジタル信号がアナロ グ比較器２０Ａからの出力信号２２Ａによってラッチされたときに発生し得る、 変換の準安定性を解消する。このラッチ列配列の回路分析によって、システムの 準安定性は、準安定性除去レジスタ３６の追加によって、少なくとも２³⁰倍改善 されることが示されている。準安定性除去レジスタ３６の出力はグレイ・コード ・デコーダ３８に接続され、これがグレイ・コード信号を標準２進信号に変換す る。グレイ・コード・デコーダ３８は、排他的論理ＯＲ（ＸＯＲing）プロセス を用いてもよく、この場合、準安定性除去レジスタ３６内の各ラッチの出力と隣 接するビットとの排他的論理ＯＲを取り(XORed)、次いでこの隣接するビットと 別のビットとの排他的論理ＯＲを取る等となる。グレイ・コード・デコーダ３８ による標準２進Ｎビット・コード出力は、Ｎビット出力レジスタ７１のデータ入 力に供給され、入力クロック６８に応答して出力値をラッチする。出力レジスタ ７１の出力は、Ｎ個の出力ドライバ７３に供給され、これらがＮビットの変換さ れた２進出力信号４７を供給する。 入力クロック６８は、クロック逓倍位相ロック・ループ回路(clock multiplyi ng phase locked loop circuit)５０にも供給され、これが高速クロック６４を 発生する。本発明の一実施例では、クロック逓倍器は１２倍クロック逓倍器であ る。本発明の一実施例では、例えば、入力クロック６８は公称７ＭＨｚのクロッ クであり、クロック逓倍器５０はこれを１２倍に高め、８４ＭＨｚとする。 グレイ・コード発生器４５についてこれより説明する。バス６２上のデジタル ・グレイ・コードは、本発明の一実施例では、Ｎビット２進グレイ・コードであ り、３つのビット・ストリームの連結、即ち、最下位ビット６０、最下位から２ 番目のビット５８、およびＮ−２ビット・グレイ・コード・ワード５６によって 発生される。高速クロック６４は、Ｎ−２ビット同期２進カウンタ４８を駆動す る。Ｎ−２ビット同期カウンタ４８は、出力信号をＮ−２ビット・グレイ・コー ド・エンコーダ４６に供給する。グレイ・コード・エンコーダは、バス６２上の デジタル・グレイ・コードの上位Ｎ−２ビット５６を供給する。グレイ・コード ・エンコーダ４６は、カウンタ４８による各ビット出力を隣接する出力ビットと ＸＯＲすることにより、グレイ・コードを発生する。 高速クロック６４およびＮ−２ビット同期カウンタの最下位ビット４９は、負 エッジにおいてトリガされるフリップ・フロップ４４に接続されている。負エッ ジ・トリガ・フリップ・フロップ４４は、最下位ビットの次の信号、LSB+1 ５ ８を、バス６２上のデジタル・グレイ・コードの一部として供給する。 高速クロック６４は、９０°アナログ移相器４２にも接続されている。９０° 移相器４２は、高速クロック６４を９０°シフトすることにより、最下位ビット 信号LSB６０を、バス６２上のデジタル・グレイ・コードの一部として発生する 。 一例としての実施例では、Ｎは１３ビットに等しく、同期カウンタ４８および グレイ・コード・エンコーダ４６は、グレイ・コード・バス６２上に上位１１ビ ットを供給する。１２番目のビット（LSB+1）は、（約）７５ＭＨｚクロックを ２分割し、次いで７５ＭＨｚクロックの立ち下がりエッジによってフリップ・フ ロップ４４にラッチすることによって供給される。１３番目のビット（ＬＳＢ） は、閉ループ移相器４２において、７５ＭＨｚクロックを正確に９０°、即ち、 １クロック・サイクルの１／４だけ遅らせることによって発生する。このタイプ の移相器は、時として遅延ロック・ループとも呼ばれている。 次に、第３図のクロック逓倍位相ロック・ループ５０を詳細に示す、第４図を 参照する。クロック逓倍器５０は、入力クロック６８と、ライン１０２上の高速 クロック６４を分周したものとの間の位相差を検出する、位相検出器１００を含 む。位相検出器１００の出力１０４は、周波数逓倍電圧制御発振器（ＶＣＯ）１ ０６を制御するために用いられる。ＶＣＯ１０６は、入力クロック６８の周波数 の所定倍に高める。一例では、ＶＣＯ１０６は、入力クロック６８の周波数を１ ２倍に高め、高速クロック６４を生成する。ＶＣＯ１０６の出力１０８は、「方 形化」回路１１０に供給される。方形化回路１１０の機能は、出力信号１１２の 整形を行うことにより、高速クロック６４が５０パーセントのデューティ・サイ クル、即ち、「方形」出力を有するようにすることである。また、高速クロック ６４は、ｎ分周回路１１４にも供給される。ｎ分周回路１１４は、周波数をｎ分 の１に分割することにより、ライン１０２上に送出されるクロック信号の周波数 を、入力クロック６８の周波数と等しくする。前述したように、一実施例では、 ＶＣＯ１０６がクロック周波数を１２倍に高める場合、ｎは１２であり、ｎ分周 回路１１４は、位相検出器１００にこの信号を供給する前に、高速クロック６４ の周波数を１２分の１に低下させる。一実施例では、ＶＣＯ１０６はリング・オ シレータを含んでもよい。 次に、第３図に示した９０°アナログ移相器４２の概略ブロック図である、第 ５図を参照する。高速クロック６４およびクロック逓倍器５０からのその相補ク ロックは、４入力排他的ＯＲ（ＸＯＲ）ゲート８０の第１および第２駆動入力に 接続されている。ＸＯＲゲート８０は、高利得積分増幅器８２の反転入力に結合 されている出力を含む。増幅器８２は制御信号８３を出力し、制御信号８３は電 圧制御遅延回路７８の制御入力に結合されている。また、電圧制御遅延回路７８ は、高速クロック６４からの駆動信号も受け取る。増幅器８２の高利得により、 構成要素の値およびクロック周波数においてばらつきがある場合でも、遅延が常 に９０°となることが保証される。電圧制御遅延回路７８は、制御信号８３およ びクロック６４に応答して、遅延信号を「方形化」回路７７に出力する。方形化 回路７７は遅延信号を整形し、それを対称形とすると共に５０パーセントのデュ ーティ・サイクル（即ち、「方形」出力）を有するようにし、信号をライン・ド ライバ・インバータ(line driver invertor)７５の入力に出力する。方形化回路 ７７は、前述の方形化回路１１０と同様である。ライン・ドライバ・インバータ ７５は、第１ライン・ドライバ・インバータ信号７５Ａおよび第２ライン・ドラ イバ・インバータ信号７５Ｂを、４入力排他的ＯＲゲート８０の第３および第４ 入力に出力する。第１および第２ライン・ドライバ・インバータ信号は、遅延一 致回路８１の第１および第２入力にも結合されている。信号７５Ａおよび７５Ｂ は、相補的な遅延クロックから成る。遅延一致回路８１は、各信号７５Ａおよび ７５Ｂに発生する遅延が同一であり、これらの信号が互いに適正な位相関係を保 持することを保証する。遅延一致回路８１はＬＣＢ６０を出力する。 次に、第３図の回路の別の実施例の概略ブロック図である、第６図を参照する 。第６図の回路では、第３図の９０°移相器４２が除去されている。加えて、ク ロック逓倍器５０を変更し、ＬＳＢ６０を直接供給するようにしてある。他の全 ての面では、第６図の動作は、第３図に関連して既に記載したものと同一である 。 次に、第６図のクロック逓倍器５０の概略ブロック図である、第７図を参照す る。第７図では、第４図におけると同様、入力クロック６８が位相検出器１００ に供給され、位相検出器１００は、入力クロック６８および信号１０２に応答し て、制御信号１０４を電圧制御発振器１２０に供給する。また、ＶＣＯ１２０は 、ライン１０８上の方形化回路１１０に供給される出力周波数を逓倍し、ライン １１２上に高速クロック６４を発生する。ライン１１２上の方形化回路１１０の 出力は、更に、ｎ分周回路１１４にも供給され、第４図に関連して説明したのと 同様に、制御信号１０２を送出する。 また、ＶＣＯ１２０は、出力１０８に対して位相が９０°ずれた第２出力１２ ２を発生し、他の方形化回路１１０に供給する。方形化回路１１０は、第４図に 関連して説明したように動作し、ライン１２４上に、ＬＳＢ６０のための「方形 化」出力を供給する。 次に、ＶＣＯ１２０の概略図である第８図を参照する。ＶＣＯ１２０は、互い に位相が９０°ずれている、２つの出力１０８，１２２を発生する。ＶＣＯ１２ ０は、ループ状に接続された奇数個のインバータ段で形成されたリング・オシレ ータである。即ち、ＶＣＯ１２０は、インバータ１２６，１２８，１３０，１３ ２，および１３４を含む。インバータ１３４の出力は、ライン１３６を通じて、 インバータ１２６の入力に接続され、リングを形成する。ｔをこれらインバータ の内の１つの時間遅延、ｐをオシレータ内の段数とすると、発振周波数ｆは、 （１） ｆ＝１／（２ｐｔ） となる。周波数を変更するには、インバータ・チェーンの電源電圧を変化させ、 時間ｔを変化させる。ＣＭＯＳインバータの場合、供給電圧が低下するにつれて 、伝搬遅延が増大する。 リング・オシレータにおける段当たりの移相は、 （２） 位相／段＝１８０／ｐ となる。例えば、第８図に示す５段発振器では、段当たりの移相は３６°である 。したがって、主出力から２段離れたタップでは、移相は７２°となり、主出力 から３段離れたタップでは、移相は１０８°となる。インバータが全て同一であ る場合、９０°の移相は不可能である。 しかしながら、リング・オシレータ内の各インバータを同一に構成しなければ 、リング・オシレータ内のインバータ間に、９０°の移相を得ることができる。 ＣＭＯＳインバータでは、インバータによる遅延は、構成するトランジスタのサ イズおよび形状、ならびにその出力上の容量性負荷量を含む、多数の要因によっ て異なる。これらの要因のいずれかを調節し、これらのインバータの１つの伝搬 遅延を、リング内の残りのインバータに対して増加させることによって、必要な ９０°移相を得ることができる。 第８図に示すＶＣＯ１２０では、インバータ１３０の伝搬遅延は、２つのトラ ンジスタ１３８および１４０を追加することによって調節され、これらのトラン ジスタは、常にオン状態となるようにバイアスされている。これによって、イン バータ１３０による伝搬遅延を延長し、インバータ１３４，１２６，および１２ ８による全遅延を、変更したインバータ１３０およびインバータ１３２による遅 延とほぼ同一となるようにする。インバータ１３４，１３６，および１２８によ る遅延が、変更したインバータ１３０およびインバータ１３２による遅延と同一 となった場合、出力１０８および１２２間に正確に９０°の移相が得られる。 次に、第４図および第７図に示した方形化回路１１０の概略回路図である、第 ９図を参照する。第５図の方形化回路７７も、方形化回路１１０と同様に動作す る。 第９図に示すように、ＶＣＯ１２０の出力は方形化回路１１０に供給される。 明らかに、第７図に示した回路の場合、ＶＣＯ１２０の各出力毎に１つとして、 ２つの方形化回路が設けられている。 典型的に、ＶＣＯ１２０は、残りの回路と比較すると、低い電圧で動作するの で、出力１０８および１２２は、残りの回路の高い方の電圧レベルに変換する必 要がある。加えて、通常伝搬遅延は出力信号の立ち上がりおよび立ち下がりエッ ジでは同一ではないので、リング・オシレータ内部の信号が対称的であっても、 レベル変換回路の出力は対称的とならない。即ち、「方形」出力あるいは５０パ ーセントのデューティ・サイクルを有さない。したがって、回路１１０は、レベ ル変換器を、閉ループ・フィードバック回路内に組み込み、必要に応じて入力ス レシホルドを調節し、出力信号の対称性を維持している。 レベル・シフタは、トランジスタ１５０および１５２、ならびにインバータ１ ５４および１５６を含む。２つの電流源トランジスタ１５８および１６０は、電 圧VMINUSおよびVPLUSによって制御される。電圧VMINUSおよびVPLUSは、カレント ・ミラー１６２によって供給され、トランジスタ１５８および１６０によって送 出される電流量を制御する。信号１１２または１２４のフィードバック・ループ が、トランジスタ１５８，１６０、トランジスタ１６４を通じて、レベル・シフ ト・トランジスタ１５０および１５２に供給される。出力信号１１２または１２ ４の波形が非対称的となった、即ち、「方形状」でなくなった場合、トランジス タ１５８，１６０は、出力の対称性を再度確立する方向に、入力段の電流源トラ ンジスタ１５０上のゲート電圧を変化させることによって応答する。加えて、コ ンデンサとして用いられているトランジスタ１６４が、あらゆるリップル電圧を 濾波し、フィードバック・ループの応答時間を設定する。 次に、ＬＳＢ６０およびＬＳＢ＋１ ５８のタイミング図である、第１０図を 参照する。第１０図のタイミング図は、第３図の回路または第６図の回路のいず れもの動作を示す。高速クロック６４が、時点３において、ローからハイに遷移 する。Ｎ−２ビット２進カウンタ４８の最下位ビット４は、高速クロック６４の ローからハイへの遷移時に遷移する。高速クロック６４から得られたＬＳＢ６０ は、時点５でハイに、そして時点９でローに遷移する。カウンタの最下位ビット ４から得られたＬＳＢ＋１ ５８は、時点７でハイに、そして時点２でローに遷 移する。グレイ・コード化信号の上位Ｎ−２ビット５６は、時点３でのみ遷移し 、一方ＬＳＢ６０およびＬＳＢ＋１ ５８は時点３では変化しない。時点２，５ ，７，および９においては、一度にこれらの信号の１つのみが変化するので、カ ウントに変化があるときは、１つのビット変化のみを有するというグレイ・コー ドの要件を満たすことになる。 高速クロックを供給するために、逓倍される周波数を有する入力クロックを用 いる代わりに、外部の高速クロックを用いて、カウンタ４８、フリップ・フロッ プ４４、および９０°移相器４２を制御することも可能であることは、当業者に は理解されるであろう。 本発明の利点の１つは、グレイ・コードの最下位ビットの周波数を、回路を制 御するために用いられるクロックの周波数と等しくすることが可能であることで ある。これが意味することは、最下位ビットの周波数を、フリップ・フロップの 最大トグル周波数に等しくすることが可能であるということである。従来、典型 的なグレイ・コードに対して、マスタ・クロック周波数は、グレイ・コードの最 下位ビットの周波数の４倍であった。本発明では、対照的に、グレイ・コードの 最下位ビットの周波数を、クロック周波数に等しくすることができる。したがっ て、クロック周波数は、クロック・カウンタ回路自体の固有の周波数制限による 制限を受けるのみである。これによって、従来達成可能であったよりも、高い変 換レートが可能となる。 室温における典型的な２ミクロンＣＭＯＳプロセスでは、この周波数制限は約 １５０ＭＨｚ、そして８０°Ｋにおいて約５００ＭＨｚである。典型的な１ミク ロンＣＭＯＳプロセスでは、この周波数制限は、室温において約５００ＭＨｚ、 そして８０°Ｋにおいて１Ｇｈｚ以上の場合がある。本発明の一実施例では、７ ２ＭＨｚのマスタ・クロックが３．５ｎｓの分解能のグレイ・コードを発生し、 これは３０μｓで１３ビットの変換を可能とする。５００ＭＨｚのマスタ・クロ ックは、分解能が５００ｐｓのグレイ・コードを発生し、３３μｓで１６ビット の変換、または２μｓで１２ビットの変換を可能にする。一チップ上にこれらの 変換器を数百個設けることにより、全変換レートは１００ＭＨｚ程度となり得る 。予測される電力はチャネル当たり５０μｗ未満である。その結果、本発明は、 かかる変換器のアレイを単一チップ上で用いる場合、比較的遅いアナログーデジ タル変換の単一スロープ法によって、電力消費を低い量に抑えつつ、比較的高い 変換レートを得ることを可能とする。更に、単一スロープ・アナログーデジタル 変換器の単純な設計のために、特にＣＭＯＳ技術を用いる場合は、電力を節約す ると共に、単一集積回路上に多数のこれら変換器を集積することが可能となる。 グレイ・コード・カウントは、定義として、コードが増分する毎に１ビットの みが変化するので、比較器が活性化されるときに格納すべきデジタル信号として 用いる。ラッチがイネーブルされたとき、グレイ・コード化されたビットの内変 化プロセスに入ることができるのは１ビットだけであるので、準安定性を呈する 可能性があるのはサンプリングされたビットの１つのみであり、結果的に得られ るコードは、最下位の１ビットだけが不確実であるに過ぎない。これは、標準２ 進コードを、格納されるデジタル信号として用いる場合とは対照的である。コー ドの増分毎に１ビット以上が変化し得るので、多数のサンプル・ビットが準安定 性を呈する可能性がある。 また、グレイ・コード・カウントを用いると、準安定性の解消は、回路におい ては、それを完了する時間に余裕がある時点で判定することができるので、電力 削減および回路の速度要求の緩和を図ることができる。その結果、本発明では、 データ・レートが、各アナログーデジタル変換器によってデータが供給されるレ ートよりも大幅に低い場合に、データの多重化の後まで、準安定性の解消を遅ら せることができる。即ち、従来の回路では、準安定性の解消は、典型的に、カウ ンタからの２進コードがＮビット・データ・ラッチにクロックにより入力される ときに得られることが多かった。この場合、比較的高いクロック・レートおよび 非常に短い時間間隔で準安定性の解消を行わなければならない。対照的に、本発 明は、前述したように、非常に遅いクロック・レートを用いてこの機能を達成す ることができ、回路の電力削減および速度要求緩和を図ることができる。 例えば、（約）７５ＭＨｚクロックを用いて、グレイ・コードを発生すること ができる。この７５ＭＨｚクロックは、（約）６ＭＨｚの入力クロックから発生 する。７５ＭＨｚクロックはアナログーデジタル変換にのみ用いられ、集積回路 の他の全機能には６ＭＨｚクロックが用いられる。 ３２８個の変換器のアレイを用いることにより、１３ビットの分解能で約３０ マイクロ秒で変換は完了する。従来の手法では、約３００ＭＨｚのマスタ・クロ ック周波数を必要とし、これは、例えば、従来の２ミクロンＣＭＯＳプロセスの 処理能力よりも高い。グレイ・コードを用いることにより、３２８個の比較器に おける３００ＭＨｚのレートではなく、１３ビットにおける６ＭＨｚのレートで 、準安定性の解消を行うことができるようになる。 また、本発明は、高い有効クロック・レート、および高い分解能で、アナログ ーデジタル変換器のアレイからのアナログ信号を変換する方法も提供する。多数 の入力信号は、各変換器毎に１つずつサンプルおよびホールドされる。信号は、 アナログ源からの電流を積分することによって形成される。この信号は、変換プ ロセスの期間にわたり、コンデンサ上で一定に保持される。次に、アナログ・ラ ンプおよびデジタル・カウンタを同時に起動させる。比較回路は、ランプの電圧 を、サンプルおよびホールドされた電圧と比較する。これら２つが等しい場合、 比較器の出力は状態を変化させ、デジタル・カウンタの値をＮビット・ラッチ内 に格納させる。ラッチのアレイに格納された値は、種々の入力電圧のデジタル表 現であり、並列的に他のラッチ・アレイに転送される。そして、前回の変換の結 果を多重化してデジタル出力信号を形成しつつ、新たな組の変換を行うことがで きる。 変換器のアレイに対して、デジタル・カウンタおよびランプ発生器は全ての変 換器に共通である。各変換器自体は１つのサンプル・ホールド、比較器、および デジタル・ラッチのアレイのみを必要とする。 本発明の回路は、従来のＣＭＯＳ技術を用いて、半導体形態でモノリシック状 に集積することができる。 以上、本発明の少なくとも１つの例示的実施例について説明したが、種々の改 造、変更、および改良が、当業者には容易に想起されよう。かかる改造、変更、 および改良は、本発明の精神および範囲内にあることを意図するものである。し たがって、これまでの記載は一例であるに過ぎず、限定を意図しない。本発明は 、以下の請求の範囲およびその均等物において規定されるようにのみ、限定され るものである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，Ｓ Ｄ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １，アナログ信号入力をデジタル信号出力に変換する装置であって、 （ａ）アナログ・ランプ出力を有するアナログ・ランプを発生する手段と、 （ｂ）デジタル・ランプ出力を有するグレイ・コード化デジタル・ランプを発 生する手段と、 （ｃ）前記アナログ信号入力を前記アナログ・ランプ信号と比較する手段であ って、比較出力を有する前記比較手段と、 （ｄ）前記デジタル・ランプ出力に接続された第１データ入力と前記比較出力 に接続されたイネーブル入力とを含み、データを格納する手段であって、準安定 性を解消したデジタル信号出力を有する前記データ格納手段と、 を備えた装置。 ２．請求項１記載の装置において、前記データ格納手段は、更に、 （ａ）前記デジタル・ランプ出力と前記比較出力に接続されたイネーブル入力 とに接続されたデータ・ラッチであって、データ出力を有する前記データ・ラッ チと、 （ｂ）前記データ出力に接続されたフリップ・フロップであって、前記準安定 性を解消したデジタル信号出力を出力する前記フリップ・フロップと、 を含む装置。 ３．請求項１記載の装置であって、更に、前記アナログ信号入力をサンプリング する手段を備えている装置。 ４．請求項１記載の装置であって、更に、前記準安定性を解消したデジタル信号 出力をデコードする手段を備えている装置。 ５．請求項４記載の装置において、前記準安定性を解消したデジタル信号出力を デコードする手段は、複数のＸＯＲゲートから成る装置。 ６．請求項１記載の装置において、前記比較手段は、更に、アナログ比較器を備 えている装置。 ７．請求項１記載の装置において、前記デジタル・ランプ出力は、最下位ビット 、最下位ビットの次のビット、および最上位ビットを有し、前記グレイ・コード 化デジタル・ランプを発生する手段は、 （ａ）クロック出力を有するデジタル・クロックと、 （ｂ）カウンタ最下位ビットを含む同期カウンタ出力を有する同期カウンタと 、 （ｃ）前記同期カウンタ出力に接続されたＸＯＲグレイ・エンコーダであって 、前記最上位ビットに接続されたグレイ・コード出力を有する前記ＸＯＲグレイ ・エンコーダと、 （ｄ）前記クロック出力に接続された第１移相器であって、前記最下位ビット に接続された第１移相出力を有する前記第１移相器と、 （ｅ）前記カウンタ最下位ビットに接続された第２移相器であって、前記最下 位ビットの次のビットに接続された第２移相出力を有する前記第２移相器と、 を備えた装置。 ８．請求項７記載の装置において、前記第１移相器は、 （ａ）電圧制御遅延出力を有する電圧制御遅延と、 （ｂ）基準クロックに接続された第１入力と、前記電圧制御遅延出力に接続さ れた第２入力とを有する位相検出器であって、位相出力を有する前記位相検出器 と、 （ｃ）前記位相出力に接続された演算増幅器であって、前記電圧制御遅延を制 御するように接続された増幅器出力を有する前記演算増幅器と、 を備えた装置。 ９．請求項１記載の装置において、前記アナログ・ランプを発生する手段、グレ イ・コード化デジタル・ランプを発生する手段、比較手段、およびデータ格納手 段は、モノリシック半導体チップ上に作成される装置。 １０．請求項９記載の装置において、前記モノリシック半導体チップはＣＭＯＳ から成る装置。 １１．複数のアナログ信号入力を複数のデジタル信号出力に変換する装置であっ て、 （ａ）少なくとも１つのアナログ・ランプ出力を有し、アナログ・ランプを発 生する少なくとも１つのアナログ・ランプ発生手段と、 （ｂ）少なくとも１つのデジタル・ランプ出力を有し、グレイ・コード化デジ タル・ランプを発生する少なくとも１つのデジタル・ランプ発生手段と、 （ｃ）前記複数のアナログ信号入力の１つを、少なくとも１つのアナログ・ラ ンプ信号と比較する複数の比較手段であって、複数の比較出力を有する前記複数 の比較手段と、 （ｄ）前記少なくとも１つのデジタル・ランプ出力に接続された少なくとも１ つのデータ入力と、前記複数の比較出力に接続された複数のイネーブル入力とを 有し、データを格納する少なくとも１つの格納手段であって、少なくとも１つの 準安定性解消デジタル信号出力を有する前記少なくとも１つの格納手段と、 を備えた装置。 １２．複数のアナログ信号がある、アナログーデジタル変換装置であって、 （ａ）アナログ・ランプ出力を有し、アナログ・ランプを発生する手段と、 （ｂ）デジタル・ランプ出力を有し、コード化デジタル・ランプを発生する手 段と、 （ｃ）複数の選択信号出力を有し、前記複数のアナログ信号から１つを選択す る複数の手段と、 （ｄ）複数のサンプル出力を有し、前記複数の選択信号出力のサンプリングを 行う複数の手段と、 （ｅ）複数のアナログ比較出力を有し、前記複数のサンプル出力を、前記アナ ログ・ランプ信号と比較する複数の手段と、 （ｆ）前記デジタル・ランプ出力に接続された第１データ入力と、前記複数の 比較出力に接続されたラッチイネーブル入力とを有し、複数の第１ラッチ出力を 有する、複数の第１データ・ラッチ手段と、 （ｇ）各々、前記複数の第１ラッチ出力の１つに接続された第２データ入力を 有する複数の第２データ・ラッチ手段であって、複数の第２ラッチ出力を有する 前記第２ラッチ手段と、 （ｈ）グレイ・デジタル出力を有し、前記複数の第２ラッチ出力を多重化する 手段と、 を備えたアナログーデジタル変換装置。 １３．請求項１２記載の装置であって、更に、前記グレイ・デジタル出力をデコ ードされたデジタル信号出力にデコードするデコーダ手段を備え、前記デコーダ 手段は前記グレイ・デジタル出力に接続された入力を有し、前記デコーダ手段は デジタル信号出力を有する装置。 １４．請求項１２記載の装置において、前記コード化デジタル・ランプを発生す る手段は、グレイ・エンコーダから成る装置。 １５．請求項１２記載の装置において、単一のアナログ波形発生器およびデジタ ルカウンタが共用される装置。 １６．請求項１２記載の装置において、前記デジタル・ランプ出力は、最下位ビ ット、最下位ビットの次のビット、および最上位ビットを有し、前記コード化デ ジタル・ランプを発生する手段は、 （ａ）クロック出力を有するデジタル・クロックと、 （ｂ）カウンタ最下位ビットを含む同期カウンタ出力を有する同期カウンタと 、 （ｃ）前記同期カウンタ出力に接続されたＸＯＲグレイ・エンコーダであって 、前記最上位ビットに接続されたグレイ・コード出力を有する前記ＸＯＲグレイ ・エンコーダと、 （ｄ）前記クロック出力に接続された第１移相器であって、前記最下位ビット に接続された第１移相出力を有する前記第１移相器と、 （ｅ）前記カウンタ最下位ビットに接続された第２移相器であって、前記最下 位ビットの次のビットに接続された第２移相出力を有する前記第２移相器と、 を備えた装置。 １７．請求項１６記載の装置において、前記第１移相器は、 （ａ）電圧制御遅延出力を有する電圧制御遅延と、 （ｂ）基準クロックに接続された第１入力と、前記電圧制御遅延出力に接続さ れた第２入力とを有する位相検出器であって、位相出力を有する前記位相検出器 と、 （ｃ）前記位相出力に接続された演算増幅器であって、前記電圧制御遅延を制 御するように接続された増幅器出力を有する前記演算増幅器と、 を備えた装置。 １８．請求項１２記載の装置において、前記複数の比較手段の各々は、アナログ 比較器から成る装置。 １９．請求項１２記載の装置であって、更に、少なくとも前記コード化デジタル ・ランプを発生する手段をクロックするように結合された、位相ロック・ループ ・クロック発生器を備えている装置。 ２０．請求項１２記載の装置であって、更に、前記アナログ・ランプを発生する 手段を制御するように結合された、ステート・マシン・シーケンサを備えている ことを特徴とする装置。 ２１．アナログーデジタル変換方法であって、非クロック駆動型比較器を動作さ せるステップであって、比較器入力を含み、入力アナログ電圧を電圧ランプと比 較する前記非クロック駆動比較器を動作させるステップと、前記比較器入力が実 質的に等しい場合、デジタル・ラッチをイネーブルし、グレイ・コード化デジタ ル・タイマ・ワードを格納させるステップと、を含む方法。 ２２．請求項２１記載のアナログーデジタル変換方法であって、更に、前記デジ タル・ラッチに格納されている前記グレイ・コード化デジタル・タイマ・ワード を第２ラッチに転送し、準安定性状態を解消するステップを含むアナログーデジ タル変換方法。 ２３．請求項２１記載のアナログーデジタル変換方法であって、更に、前記グレ イ・コード化デジタル・タイマ・ワードを標準２進コードにデコードするステッ プを含むアナログーデジタル変換方法。 ２４．請求項２１記載のアナログーデジタル変換方法であって、更に、外部から 供給されるクロック信号の倍数であるクロック信号を用いて、前記グレイ・コー ド化デジタル・タイマ・ワードを発生するステップを含むアナログーデジタル変 換方法。 ２５．請求項２１記載のアナログーデジタル変換方法であって、更に、グレイ・ コード化デジタル・タイマ・ワードを発生するステップを含み、前記デジタル・ タイマ・ワードは、更に、複数のビットを備えており、１つ以上のビットは、ア ナログ移相によって、マスタ・クロックから直接発生されるアナログーデジタル 変換方法。