JP3622685B2 - サンプリングクロック生成回路、データ転送制御装置及び電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、サンプリングクロック生成回路、データ転送制御装置及び電子機器に関し、特に、ＵＳＢ２．０などの高速バスで転送されるデータのサンプリングに最適なサンプリングクロックを生成する回路、及びこのサンプリングクロック生成回路が用いられるデータ転送制御装置、電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインターフェース規格として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインターフェース仕様を定義したＵＴＭＩ（ＵＳＢ２．０ Ｔｒａｎｓｃｅｉｖｅｒ Ｍａｃｒｏｃｅｌｌ Ｉｎｔｅｒｆａｃｅ）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）モード時には４８０Ｍｂｐｓでデータ転送が行われるため、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器のインターフェースとして用いることができるという利点がある。
【０００６】
しかしながら、その一方で、ＵＳＢバスに接続されるデータ転送制御装置は、４８０Ｍｂｐｓで転送されてくるデータをサンプリングするために、４８０ＭＨｚという高い周波数のサンプリングクロックを生成しなければならない。しかも、データのサンプリング時におけるセットアップタイムやホールドタイムを確保できるサンプリングクロックを生成する必要がある。従って、このようなサンプリングクロックの生成回路の設計が非常に困難であるという課題がある。
【０００７】
この場合、微細加工が可能な最新の半導体プロセスを用いれば、このようなサンプリングクロック生成回路の実現も可能となるが、最新の半導体プロセスを使用できない場合には、このような高速動作可能なサンプリングクロック生成回路の実現は非常に困難になる。
【０００８】
また、最新の半導体プロセスを使用せずに高速なサンプリングクロック生成回路を実現する１つの手法として、手作業により回路を配置、配線してクロックスキューを最小化し、同期動作を保証する手法がある。
【０００９】
しかしながら、このような手作業による回路の配置、配線は、ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）による回路合成や自動配置配線を利用した効率的な回路設計手法に比べて、設計期間の長期化や装置の高コスト化を招くと共に、データ転送制御装置（物理層回路、論理層回路）のマクロセル化の妨げにもなる。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高周波数でありながらサンプリング時におけるセットアップタイム等を確保できるサンプリングクロックの生成回路、及びこれを用いたデータ転送制御装置、電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出手段と、前記エッジ検出手段でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含むことを特徴とする。
【００１２】
本発明によれば、多相の第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるのかが検出される。例えば、データのエッジが、第１、第２のクロックのエッジ間にあるのか、第２、第３のクロックのエッジ間にあるのか等が検出される。そして、得られたエッジ検出情報（どのクロックのエッジ間にデータのエッジがあるのかを示す情報）に基づいて、第１〜第Ｎのクロックの中からいずれかのクロックが選択され、そのクロックがサンプリングクロックとして出力される。
【００１３】
このように本発明によれば、エッジ検出情報に基づいて第１〜第Ｎのクロックの中からクロックを選択するという簡素な構成で、データのサンプリングクロックを生成できる。従って、高速なクロックに同期して入力されるデータであっても、そのデータをサンプリングするための適正なサンプリングクロックを、小規模な回路構成で生成できるようになる。
【００１４】
また本発明は、前記エッジ検出手段が、データを第１のクロックで保持する第１の保持手段と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持手段と・・・・データを第Ｎのクロックで保持する第Ｎの保持手段と、第１、第２の保持手段に保持されたデータに基づいて、第１、第２のクロックのエッジ間にデータのエッジがあるか否かを検出する第１の検出手段と・・・・第Ｊ、第Ｊ＋１の保持手段に保持されたデータに基づいて、第Ｊ、第Ｊ＋１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｊの検出手段と・・・・第Ｎ、第１の保持手段に保持されたデータに基づいて、第Ｎ、第１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｎの検出手段とを含み、前記クロック選択手段が、前記第１〜第Ｎの検出手段でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００１５】
このようにすれば、第１〜第Ｎの保持手段と第１〜第Ｎの検出手段を設けるだけという簡素な構成で、どのクロックのエッジ間にデータのエッジがあるのかを検出できるようになる。
【００１６】
また本発明は、前記第１〜第Ｎの保持手段のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００１７】
このようにすれば、第１〜第Ｎの保持手段で保持されるデータが不定になった場合にも、適正なエッジ検出情報を得ることが可能になる。
【００１８】
また本発明は、クロック数Ｎを、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００１９】
このようにすれば、適正なエッジ検出情報を得ることができるクロック数Ｎの範囲内で、Ｎを最大の数にすることができ、クロック選択手段で選択できるクロックの選択枝の範囲を広めることができる。
【００２０】
また本発明は、第１〜第Ｎのクロック数Ｎを、Ｎ＝５としたことを特徴とする。
【００２１】
このようにＮ＝５とすれば、データのエッジから例えば２〜４個ずれたエッジを持つクロックをサンプリングクロックとして選択できるようになり、クロックの選択枝として十分な範囲の選択枝を確保できるようになる。また、第１〜第Ｎ（＝５）のクロックを、ＰＬＬ回路の発振手段が有する反転回路の出力から得る場合には、反転回路の段数を５段にすることができ、高い周波数でＰＬＬ回路の発振手段を発振させることができる。この結果、高周波数のサンプリングクロックを得ることが可能になる。
【００２２】
また本発明は、前記クロック選択手段が、データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００２３】
このようにすれば、後段の回路がサンプリングクロック生成回路で生成されたサンプリングクロックを直接に用いないでデータをサンプリングするような場合にも、後段の回路の構成に応じた適正なサンプリングクロックを後段の回路に提供できるようになる。
【００２４】
また本発明は、生成されたサンプリングクロックに基づいてデータを保持する手段のセットアップタイム、ホールドタイムが確保される数に前記設定数Ｍが設定されていることを特徴とする。
【００２５】
このようにすれば、後段の回路でのデータのサンプリングエラーを防止できるようになり、信頼性を向上できる。
【００２６】
また本発明は、データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、データのエッジを検出するエッジ検出手段と、前記エッジ検出手段でのエッジ検出情報に基づいて、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含み、前記エッジ検出手段が、第１〜第Ｎのクロックの中のいずれかのクロックでデータを保持する少なくとも１つの保持手段を含み、前記エッジ検出手段が含む前記保持手段のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００２７】
本発明によれば、保持手段で保持されるデータが不定になった場合にも、適正なエッジ検出情報を得ることが可能になり、適正なサンプリングクロックを生成できるようになる。
【００２８】
また本発明は、データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、データのエッジを検出するエッジ検出手段と、前記エッジ検出手段でのエッジ検出情報に基づいて、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含み、前記クロック選択手段が、データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００２９】
本発明によれば、Ｎの設定を異ならせることで、後段の回路の構成に応じた適正なサンプリングクロックを生成し、後段の回路に提供できるようになる。
【００３０】
また本発明は、発振周波数が可変に制御される発振手段を有し、発振手段により生成されるクロックをベースクロックに位相同期させるＰＬＬ回路を含み、前記発振手段が含む奇数段の第１〜第Ｎの反転回路の出力に基づいて、前記第１〜第Ｎのクロックが生成されることを特徴とする。
【００３１】
このようにすれば、第１〜第Ｎのクロックを生成するために新たに別の回路を設ける必要がなくなり、回路の小規模化を図れる。
【００３２】
また本発明は、前記第１〜第Ｎのクロック間の位相差が同等（ほぼ同等の場合を含む）になるように、前記第１〜第Ｎの反転回路の配置及び前記第１〜第Ｎの反転回路の出力ラインの配線の少なくとも一方が行われることを特徴とする。
【００３３】
このようにすれば、この第１〜第Ｎのクロックでデータを保持する第１〜第Ｎの保持手段のセットアップタイムやホールドタイムを最大限に確保できるようになる。これにより、データのサンプリングエラーやホールドエラーが生じるのを効果的に防止できる。
【００３４】
なお、第１〜第Ｎのクロック間の位相差を同等（ほぼ同等の場合も含む）にするための第１〜第Ｎの反転回路の配置手法としては、例えば、第１〜第Ｎの反転回路を、その帰還ライン（第Ｎの反転回路の出力と第１の反転回路の入力を接続するライン）と平行な第１の行に沿って配置すると共に、第１〜第Ｎの反転回路の出力がその入力に接続される第１〜第Ｎのバッファ回路を、帰還ラインと平行で且つ第１の行とは異なる第２の行に沿って配置する手法などを考えることができる。
【００３５】
また、この場合の第１〜第Ｎの反転回路の出力ラインの配線手法としては、例えば、第１〜第Ｎ−１の反転回路に、帰還ラインと同等（ほぼ同等の場合も含む）の寄生容量を有する第１〜第Ｎ−１のダミーラインを接続したり、第１〜第Ｎの反転回路と第１〜第Ｎのバッファ回路の間の領域に、帰還ラインや第１〜第Ｎ−１のダミーラインを配置する手法などを考えることができる。
【００３６】
また本発明は、前記第１〜第Ｎのクロックのラインに寄生する容量が同等（ほぼ同等の場合を含む）になるように、前記第１〜第Ｎのクロックのラインが配線されることを特徴とする。
【００３７】
このようにすれば、第１〜第Ｎのクロック間の位相差を同等にすることが可能になり、この第１〜第Ｎのクロックでデータを保持する第１〜第Ｎの保持手段のセットアップタイムやホールドタイムを最大限に確保できるようになる。これにより、データのサンプリングエラーやホールドエラーが生じるのを効果的に防止できる。
【００３８】
なお、第１〜第Ｎのクロックのラインの寄生容量を同等（ほぼ同等の場合も含む）にする手法としては、第１〜第Ｎのクロックのラインを同じ長さ（ほぼ同じ長さの場合も含む）にしたり、第１〜第Ｎのクロックのラインの折り返し地点を同じ個数にしたりする手法などを考えることができる。
【００３９】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、上記のいずれかのサンプリングクロック生成回路と、前記サンプリングクロック生成回路で生成されたサンプリングクロックに基づいてデータを保持し、保持されたデータに基づいて、データ転送のための所与の処理を行う回路とを含むことを特徴とする。
【００４０】
本発明によれば、バスを介して転送されるデータを確実にサンプリングできるサンプリングクロックを生成できるようになるため、データ転送の信頼性を高めることができる。また、高速な転送速度で転送されるデータも確実にサンプリングできるようになるため、高速バスの規格にも対応できるデータ転送制御装置を実現できる。
【００４１】
また本発明は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）の規格に準拠したデータ転送を行うことを特徴とする。
【００４２】
このようにすれば、例えばＵＳＢ２．０で規格化されたＨＳモードでのデータ転送等についても適正に実現できるようになる。
【００４３】
また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００４４】
本発明によれば、電子機器に使用されるデータ転送制御装置の低コスト化、信頼性の向上を図れるため、電子機器の低コスト化、信頼性の向上も図れるようになる。また、本発明によれば、高速な転送モードでデータ転送を行うことができるようになるため、電子機器の処理の高速化を図れるようになる。
【００４５】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。
【００４６】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４７】
１．構成及び動作
１．１ データ転送制御装置
図１に本実施形態のデータ転送制御装置の構成の例を示す。
【００４８】
本実施形態のデータ転送制御装置は、データハンドラ回路４００、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）回路４１０、ＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）回路４２０、アナログフロントエンド回路４３０、クロック生成回路４４０、クロック制御回路４５０を含む。なお、本発明のデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としてもよい。
【００４９】
データハンドラ回路４００（広義にはデータ転送を行うための所与の回路）は、ＵＳＢ等に準拠したデータ転送のための種々の処理を行う。より具体的には、送信時には、送信データにＳＹＮＣ（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）、ＳＯＰ（Ｓｔａｒｔ Ｏｆ Ｐａｃｋｅｔ）、ＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃｋｅｔ）を付加する処理や、ビットスタッフィング処理などを行う。一方、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出／削除する処理や、ビットアンスタッフィング処理などを行う。更に、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。
【００５０】
なお、受信データはデータハンドラ回路４００から後段の回路であるＳＩＥ（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅ）に出力され、送信データはＳＩＥからデータハンドラ回路４００に入力されることになる。
【００５１】
ＨＳ回路４１０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路であり、ＦＳ回路４２０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路である。
【００５２】
ここで、ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。一方、ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００５３】
ＵＳＢ２．０では、このようなＨＳモードが用意されているため、プリンタ、オーディオ、カメラなどにおけるデータ転送のみならず、ハードディスクドライブや光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）などのストレージ機器におけるデータ転送も実現できるようになる。
【００５４】
ＨＳ回路４１０は、ＨＳＤＬＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｅｌａｙ Ｌｉｎｅ ＰＬＬ）回路１０、エラスティシティバッファ（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒ）１２を含む。
【００５５】
ここでＨＳＤＬＬ回路１０は、受信データとクロック生成回路４４０（ＰＬＬ）からのクロックとに基づいて、データのサンプリングクロックを生成する回路である。
【００５６】
またエラスティシティバッファ１２は、内部装置（データ転送制御装置）と外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００５７】
アナログフロントエンド回路４３０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢではＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動信号によりデータを送受信する。
【００５８】
クロック生成回路４４０は、装置内部で使用する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで使用する６０ＭＨｚのクロックを生成する。
【００５９】
クロック生成回路４４０は、発振回路２０、ＨＳＰＬＬ２２、ＦＳＰＬＬ２４を含む。
【００６０】
ここで発振回路２０は、例えば外部振動子との組み合わせによりベースクロックを生成する。
【００６１】
ＨＳＰＬＬ（ＨＳ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２２は、発振回路２０で生成されたベースクロックに基づいて、ＨＳモードで必要な４８０ＭＨｚのクロックと、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰＬＬである。なお、ＨＳモードで送受信を行う場合には、このＨＳＰＬＬ２２によるクロック生成を有効にする必要がある。
【００６２】
ＦＳＰＬＬ（ＦＳ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２４は、発振回路２０で生成されたベースクロックに基づいて、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成する。なお、このＦＳＰＬＬ２４によるクロック生成を有効にしている時には、ＨＳモードでの送受信は不可となる。
【００６３】
クロック制御回路４５０は、ＳＩＥからの各種の制御信号を受け、クロック生成回路４４０を制御する処理などを行う。なお、クロック生成回路４４０により生成された６０ＭＨｚのシステムクロックはクロック制御回路４５０を介してＳＩＥに出力される。
【００６４】
１．２ サンプリングクロック生成回路
図２に、本実施形態のサンプリングクロック生成回路（ＨＳＤＬＬ回路）の構成例を示す。
【００６５】
ＨＳＰＬＬ２２（多相クロック生成回路）は、周波数が同一で位相が互いに異なるクロックＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４（広義には第１〜第Ｎのクロック）を出力する。より具体的には、ＨＳＰＬＬ２２のＶＣＯ（発振周波数が可変に制御される発振手段）が含む５個の差動出力コンパレータ（広義には奇数段の第１〜第Ｎの反転回路）の出力を用いて、クロックＣＬＫ０〜４を生成して出力する。
【００６６】
ＨＳＤＬＬ回路１０はエッジ検出回路７０、クロック選択回路７２を含む。そして、このエッジ検出回路７０（エッジ検出手段）は、図１のアナログフロントエンド回路４３０から入力されるデータＤＩＮのエッジを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。
【００６７】
より具体的には、ＨＳＰＬＬ２２からのＣＬＫ０〜４のエッジ（立ち上がり又は立ち下がりエッジ）の中のいずれのエッジ間にデータＤＩＮのエッジがあるかを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。
【００６８】
すると、クロック選択回路７２は、このエッジ検出情報に基づいて、クロックＣＬＫ０〜４の中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして後段のエラスティシティバッファ１２（図１参照）に出力する。
【００６９】
図３（Ａ）、（Ｂ）に本実施形態の動作を説明するためのタイミング波形図を示す。
【００７０】
図３（Ａ）、（Ｂ）に示すように、ＣＬＫ０〜４は周波数が同一の４８０ＭＨｚとなるクロックである。また、クロックの周期をＴとした場合に、各クロック間の位相がＴ／５（広義にはＴ／Ｎ）だけシフトしている。
【００７１】
そして図３（Ａ）では、サンプリング対象となるデータＤＩＮのエッジＥＤが、クロックＣＬＫ０とＣＬＫ１の間にあることが図２のエッジ検出回路７０により検出される。すると、データＤＩＮのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ３を有するクロックＣＬＫ３が図２のクロック選択回路７２により選択され、この選択されたＣＬＫ３が、ＤＩＮのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ１２）に出力される。
【００７２】
一方、図３（Ｂ）では、ＤＩＮのエッジＥＤが、ＣＬＫ２とＣＬＫ３の間にあることがエッジ検出回路７０により検出される。すると、ＤＩＮのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ０を有するクロックＣＬＫ０がクロック選択回路７２により選択され、この選択されたＣＬＫ０が、ＤＩＮのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ１２）に出力される。
【００７３】
このように本実施形態によれば、データＤＩＮのエッジＥＤを検出し、得られたエッジ検出情報に基づいてＣＬＫ０〜ＣＬＫ４からクロックを選択するという簡素な構成で、データＤＩＮのサンプリングクロックＳＣＬＫを生成できる。従って、ＵＳＢ２．０のＨＳモードのように、ＤＩＮが外部装置の４８０ＭＨｚに同期する高速な転送データである場合にも、このＤＩＮを適正にサンプリングできるクロックＳＣＬＫを生成できる。
【００７４】
また本実施形態によれば、図３（Ａ）、（Ｂ）に示すように、生成されたサンプリングクロックＳＣＬＫのエッジＥＳをＤＩＮのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ１２）は、データの保持のためのセットアップタイムやホールドタイムを十分に確保できるようになり、データ受信の信頼性を格段に高めることができる。
【００７５】
また本実施形態によれば、ＤＩＮのエッジ検出やＳＣＬＫの生成のために使用する５相（多相）のクロックＣＬＫ０〜４として、ＨＳＰＬＬ２２のＶＣＯが含む差動出力コンパレータ（反転回路）の出力を有効利用している。従って、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要が無いため、回路の小規模化を図れる。
【００７６】
１．３ ＨＳＰＬＬの詳細例
図４にＨＳＰＬＬ２２の詳細な構成例を示す。
【００７７】
このＨＳＰＬＬ２２は、位相比較器８０、チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）８６、分周器８８などを含む。
【００７８】
ここで位相比較器８０は、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８からのクロックＤＣＬＫ４の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相遅れ信号）。
【００７９】
チャージポンプ回路８２は、位相比較器８０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路８４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路８４により平滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【００８０】
ＶＣＯ８６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、４８０ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、制御電圧ＶＣが高くなると発振周波数も高くなり、制御電圧ＶＣが低くなると発振周波数も低くなる。
【００８１】
ＶＣＯ８６により生成されたクロックＱＣＬＫ０、１、２、３、４は、バッファ回路ＢＦ００〜０４、ＢＦ１０〜１４を介してＣＬＫ０、２、４、１、３として外部に出力される。なお、ＢＦ２０〜２３はＢＦ２４との負荷合わせのためのダミーのバッファ回路である。
【００８２】
分周器８８は、バッファ回路ＢＦ０４、ＢＦ２４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４を位相比較器８０に出力する。
【００８３】
図４の構成のＨＳＰＬＬ２２によれば、ベースクロックＲＣＬＫに位相同期した高周波数の４８０ＭＨｚのクロックＣＬＫ４（ＣＬＫ０〜３）を生成できるようになる。
【００８４】
なお図４のＨＳＰＬＬ２２において、チャージポンプ回路８２を設けない構成としてもよい。また、ＶＣＯ８６の代わりに電流制御の発振手段を設けるようにしてもよい。
【００８５】
図５に、ＶＣＯ８６の構成例を示す。
【００８６】
このＶＣＯ８６は、５段（広義には奇数段）の直列接続された差動出力コンパレータＤＣＰ０〜４（広義には反転回路）を含み、各ＤＣＰ０〜４の差動出力ＸＱ、Ｑは、シングルエンド出力コンパレータＳＣＰ０〜４（広義にはバッファ回路）の差動入力Ｉ、ＸＩに入力される。そして、ＳＣＰ０〜４の出力がＶＣＯ８６の出力クロックＱＣＬＫ０〜４になる。また、最終段の差動出力コンパレータＤＣＰ４の出力は、帰還ラインＦＬＡ、ＦＬＢ（帰還ラインペア）を介して初段の差動出力コンパレータＤＣＰ０の入力に接続される。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ０〜４の電流源に流れる電流が変化し、発振周波数が変化する。
【００８７】
図６（Ａ）に、差動出力コンパレータ（差動増幅器）ＤＣＰ０〜４の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ１、ＮＴ２と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ３（電流源）を含む。また、差動出力Ｑがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ１、ＰＴ２を含む。
【００８８】
図６（Ｂ）に、差動出力コンパレータＤＣＰ０〜４の他の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ４、ＮＴ５と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ６（電流源）を含む。また、差動出力Ｑ、ＸＱがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ３、ＰＴ４と、差動出力ＸＱ、Ｑがゲート電極及びドレイン電極に接続されたＰ型トランジスタＰＴ５、ＰＴ６を含む。
【００８９】
図６（Ｂ）の回路では、ＸＱ側の回路（ＰＴ３、ＰＴ５、ＮＴ４）とＱ側の回路（ＰＴ４、ＰＴ６、ＮＴ５）とが同一構成（線対称）となるマルチバイブレータ型のコンパレータになっている。即ち、Ｑの電位が下がるとＰＴ３がオンになりＸＱの電位が上がる一方で、ＸＱの電位が下がるとＰＴ４がオンになりＱの電位が上がる構成になっている。従って、図６（Ａ）の構成に比べて、差動出力Ｑ及びＸＱの振幅を大きくすることが可能になる（例えば１．４Ｖ〜３．２Ｖ）。
【００９０】
なお、ＶＣＯ８６に含ませる反転回路は図６（Ａ）、（Ｂ）に示す差動出力コンパレータに限定されず、種々の変形実施が可能である。
【００９１】
例えば図７に示す反転回路では、Ｐ型トランジスタＰＴ７、ＰＴ８、Ｎ型トランジスタＮＴ７、ＮＴ８が直列接続される。そして、これらのトランジスタに流れる電流が、ＰＴ７、ＮＴ８のゲート電極に接続される制御電圧ＶＣＱ、ＶＣにより制御されて、発振周波数が可変に制御される。
【００９２】
図８に、シングルエンド出力コンパレータＳＣＰ０〜４の構成例を示す。
【００９３】
この図８のシングルエンド出力コンパレータの差動部は、差動入力Ｉ、ＸＩがゲート電極に接続され、ノードＮＤ１、ＮＤ２がドレイン電極に接続されたＮ型トランジスタＮＴ１０、ＮＴ１１と、基準電圧ＶＲＥＦがゲート電極に接続されたＮ型トランジスタＮＴ１２（電流源）を含む。また、この差動部は、ノードＮＤ２、ＮＤ１がゲート電極に接続され、ノードＮＤ１、ＮＤ２がドレイン電極に接続されたＰ型トランジスタＰＴ１０、ＰＴ１１と、ノードＮＤ１、ＮＤ２がゲート電極及びドレイン電極に接続されたＰ型トランジスタＰＴ１２、ＰＴ１３を含む。
【００９４】
また図８のシングルエンド出力コンパレータの出力部は、ノードＮＤ１がゲート電極に接続され、ドレイン電極がシングルエンド出力Ｑに接続されたＰ型トランジスタＰＴ１４と、基準電圧ＶＲＥＦがゲート電極に接続され、ドレイン電極がシングルエンド出力Ｑに接続されたＮ型トランジスタＮＴ１３（電流源）を含む。
【００９５】
以上に説明した本実施形態では、図５の５段の差動出力コンパレータＤＣＰ０〜４（反転回路）の出力を利用して、図２、図３（Ａ）、（Ｂ）で説明した５相のクロックＣＬＫ０〜ＣＬＫ４を得ている。そして、これらの差動出力コンパレータＤＣＰ０〜４は、ＶＣＯ８６の発振動作のために元々必要な回路である。従って、このように差動出力コンパレータＤＣＰ０〜４の出力を利用して、５相のクロックＣＬＫ０〜ＣＬＫ４を生成するようにすれば、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要がなくなるため、回路の小規模化を図れる。
【００９６】
１．４ エッジ検出回路、クロック選択回路の詳細例
図９にエッジ検出回路７０、クロック選択回路７２の詳細な構成例を示す。
【００９７】
エッジ検出回路７０は、ＤフリップフロップＤＦＡ０と、ＤフリップフロップＤＦＢ０〜ＤＦＢ４（第１〜第Ｎの保持手段）と、検出回路ＥＤＥＴ０〜ＥＤＥＴ４（第１〜第Ｎの検出手段）を含む。
【００９８】
ここで、ＤフリップフロップＤＦＡ０は、信号ＳＱＵＥＬＣＨをデータＤＩＮのエッジでサンプリングして保持し、信号ＳＳＱＵＥＬＣＨを出力する。
【００９９】
ＤフリップフロップＤＦＢ０（第１の保持手段）は、データＤＩＮをクロックＣＬＫ０のエッジでサンプリングして保持する。同様に、ＤＦＢ１（第２の保持手段）はＤＩＮをＣＬＫ１で保持し、ＤＦＢ２（第３の保持手段）はＤＩＮをＣＬＫ２で保持し、ＤＦＢ３（第４の保持手段）はＤＩＮをＣＬＫ３で保持し、ＤＦＢ４（第５の保持手段）はＤＩＮをＣＬＫ４で保持する。
【０１００】
そして検出回路ＥＤＥＴ０〜４は、ＤフリップフロップＤＦＢ０〜ＤＦＢ４の出力ＤＱ０〜ＤＱ４（保持されたデータ）に基づいて排他的論理和演算を行い、クロックＣＬＫ０〜ＣＬＫ４のエッジの中のいずれのエッジ間にデータＤＩＮのエッジがあるかを検出する。
【０１０１】
より具体的には、検出回路ＥＤＥＴ０（第１の検出手段）は、ＤフリップフロップＤＦＢ０、１の出力ＤＱ０、１に基づいて、クロックＣＬＫ０、１のエッジ間にデータＤＩＮのエッジがあるか否かを検出する。同様に、ＥＤＥＴ１（第２の検出手段）は、ＤＦＢ１、２の出力ＤＱ１、２に基づいて、ＣＬＫ１、２のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ２（第３の検出手段）は、ＤＦＢ２、３の出力ＤＱ２、３に基づいて、ＣＬＫ２、３のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ３（第４の検出手段）は、ＤＦＢ３、４の出力ＤＱ３、４に基づいて、ＣＬＫ３、４のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ４（第５の検出手段）は、ＤＦＢ４、０の出力ＤＱ４、０に基づいて、ＣＬＫ４、０のエッジ間にＤＩＮのエッジがあるか否かを検出する。
【０１０２】
そして、クロック選択回路７２（クロック選択手段）は、検出回路ＥＤＥＴ０〜４の出力ＥＱ０〜４（エッジ検出情報）に基づいて、ＣＬＫ０〜４のクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして出力する。
【０１０３】
図１０、図１１に本実施形態の動作を説明するためのタイミング波形図を示す。
【０１０４】
受信したデータＤＩＮがノイズか否かを判別するための信号ＳＱＵＥＬＣＨが図１０のＡ１に示すように「１」（論理レベル。以下同様）になると、これがＤＩＮの立ち下がりエッジで図９のＤフリップフロップＤＦＡ０に保持され、Ａ２に示すようにＳＳＱＵＥＬＣＨも「１」になる。そしてＳＳＱＵＥＬＣＨが「１」になるとエッジ検出回路７０のエッジ検出動作がイネーブルされる。
【０１０５】
すると、ＤフリップフロップＤＦＢ０〜４がＣＬＫ０〜４の立ち上がりエッジでデータＤＩＮを保持し、図１１のＢ１に示すようなＤＱ０〜４を出力する。そして、検出回路ＥＤＥＴ０はＤＱ０、１の例えば排他的論理和演算を行いＢ２に示すようなＥＱ０を出力する。同様に、検出回路ＥＤＥＴ１、２、３、４は、各々、ＤＱ１、２、ＤＱ２、３、ＤＱ３、４、ＤＱ４、０の排他的論理和演算を行いＢ３〜６に示すようなＥＱ１〜４を出力する。
【０１０６】
クロック選択回路７２は、これらの出力ＥＱ０〜４に基づいてクロックＣＬＫ０〜４のいずれを選択するかを判断する。例えば図１１のＢ２ではクロックＣＬＫ０、１のエッジ間にデータのエッジがあることが検出されたため、ＤＩＮのエッジから例えば３個（所与の設定数Ｍ）だけずれたエッジを有するＣＬＫ４を選択し（図３（Ａ）参照）、サンプリングクロックＳＣＬＫとして出力する。
【０１０７】
このクロックの選択は、クロック選択回路７２が有する図示しない組み合わせ回路が、図１０に示すようなクロック選択信号ＣＳＥＬ０〜４を生成し、これらのＣＳＥＬ０〜４とＣＬＫ０〜４との論理積演算を行うことで実現できる。
【０１０８】
例えば図１０のＡ３ではクロック選択信号ＣＳＥＬ３がアクティブ（「１」）になっているため、クロックＣＬＫ３が選択されてサンプリングクロックＳＣＬＫとして出力される。同様に、Ａ４、Ａ５ではＣＳＥＬ２、１がアクティブになっているため、各々、ＣＬＫ２、１が選択されてＳＣＬＫとして出力される。
【０１０９】
なお、クロック選択回路７２によるクロックの選択動作は、ＨＳＰＬＬ２２の位相同期がロックされたことを示す信号ＰＬＬＬＯＣＫＥＤが図１０のＡ６に示すようにアクティブになったことを条件として、イネーブルされる。
【０１１０】
１．５ セットアップタイム、ホールドタイムの確保
さて、図９のＤフリップフロップ（保持手段）ＤＦＢ０〜４が、図１２に示すようなタイミングでＣＬＫ０〜ＣＬＫ４を用いてデータＤＩＮを保持した場合を考える。
【０１１１】
この場合に、図１２のＣ１では、データＤＩＮのエッジＥＤとＣＬＫ１のエッジＥＣ１とが近いため、ＣＬＫ１でＤＩＮを保持するＤフリップフロップＤＦＢ１（図９参照）のセットアップタイムＴＳが足りなくなる。従って図１２のＣ２に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１１２】
しかしながら、このような場合にも本実施形態では、図１２のＣ３、Ｃ４に示すように、ＤＩＮのエッジＥＤ（ＥＤが検出されたと想定される位置）から例えば３個（Ｍ個）だけずれたエッジを持つクロックをサンプリングクロックＳＣＬＫとして選択しているため、適切なＳＣＬＫを生成できる。即ち、図１２のＣ３に示すようにＣＬＫ３がＳＣＬＫとして選択された場合にも、Ｃ４に示すようにＣＬＫ４がＳＣＬＫとして選択された場合にも、ＳＣＬＫの取り込みエッジをＤＩＮのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ）は、この生成されたＳＣＬＫを用いてＤＩＮを適正にサンプリングして保持できる。
【０１１３】
ところで図１２では、多相クロックＣＬＫ０〜Ｎ（ＣＬＫ０〜４）の周期をＴ、クロック数をＮ（＝５）、Ｄフリップフロップ（保持手段）のセットアップタイムをＴＳ、ホールドタイムをＴＨとした場合に、
Ｔ／Ｎ＞ＴＳ＋ＴＨ （１）
の式が成立している。上式（１）を変形すると、
Ｎ＜Ｔ／（ＴＳ＋ＴＨ） （２）
或いは、
Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］ （３）
となる。なお、上式（３）において［Ｘ］はＸを越えない最大の整数である。
【０１１４】
例えば、Ｔ＝２．０８ｎｓ（ｎａｎｏｓｅｃｏｎｄ）、ＴＳ＝ＴＰ＝０．４ｎｓであると想定した場合には、Ｎ≦５になる。即ち、この場合には、多相クロックの数をＮ≦５にすれば、多相クロック間のセットアップタイムとホールドタイムとが重なり合わないようになる。
【０１１５】
一方、図１３（Ａ）では、多相クロックＣＬＫ０〜６の数が図１２よりも増えており、７個になっている。即ち、ＨＳＰＬＬ２２（図２参照）が内蔵する反転回路（差動出力コンパレータ）の出力を多相クロックとして利用する場合には、ＶＣＯを負帰還（リングオシレータ）で発振させるために反転回路の段数は奇数になり、多相クロックの数も奇数になる。従って、多相クロックの数を５個よりも大きな数にする場合には、その数は７個になる。
【０１１６】
そして図１３（Ａ）のように、７個の多相クロックＣＬＫ０〜６を用いた場合には、上記（１）、（２）、（３）の関係式が満たされなくなる可能性がある。
【０１１７】
例えば図１３（Ａ）のＤ１では、ＤＩＮのエッジＥＤとＣＬＫ０のエッジＥＣ０とが近いため、ＣＬＫ０でＤＩＮを保持するＤフリップフロップＤＦＢ０（図９参照）のホールドタイムＴＨが足りなくなる。従って、Ｄ２に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１１８】
同様に図１３（Ａ）のＤ３でも、ＤＩＮのエッジＥＤとＣＬＫ１のエッジＥＣ１とが近いため、ＣＬＫ１でＤＩＮを保持するＤＦＢ１のセットアップタイムＴＳが足りなくなる。従って、Ｄ４に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１１９】
そして、このように「不定」となるポイントが２つになってしまうと、サンプリングクロックＳＣＬＫとなる適正なクロックを選択できなくなる。即ち、図１２では、ＤＩＮのエッジＥＤから例えば３個だけずれたエッジを持つクロックをＳＣＬＫとして選択していたが、図１３（Ａ）の場合にはこのような選択手法を採用しても適切なＳＣＬＫを得ることができない。
【０１２０】
従って、このような事態を防ぐために、多相クロックの数Ｎは、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］の関係式を満たすものであることが望ましい。
【０１２１】
一方、多相クロックの数を５個よりも少なくして３個（５の次の奇数）にした場合には、図１３（Ｂ）に示すようになる。
【０１２２】
この場合、ＤＩＮのエッジＥＤから例えば２個だけずれたエッジを持つクロックをＳＣＬＫとして選択すれば、図１３（Ｂ）のＥ１ではＣＬＫ２が選択され、Ｅ２ではＣＬＫ０が選択されることになる。
【０１２３】
しかしながら、図１３（Ｂ）では、ＤＩＮのエッジＥＤから２個だけずれたエッジを持つクロックしか選択できず、３個或いは４個ずれたエッジを持つクロックを選択することはできない。従って、選択できるクロックの選択枝の範囲が狭いという欠点がある。
【０１２４】
これに対して図１２では、ＤＩＮのエッジＥＤから２〜４個ずれたエッジを持つクロックの選択が可能であるため、選択できるクロックの選択枝の範囲が広くなるという利点がある。
【０１２５】
従って、クロックの選択枝の範囲を広くするためには、多相クロックの数Ｎは、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）の関係式を満たしながら、その中で最も大きな数であることが望ましい。即ち、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］であることが望ましい。
【０１２６】
なお、図２のＨＳＰＬＬ２２が含む反転回路（差動出力コンパレータ）の段数が増えると、高い発振周波数を確保できないという問題がある。従って、ＨＳＰＬＬ２２の反転回路の出力を多相クロックＣＬＫ０〜Ｎとして利用する場合には、高い発振周波数を確保できる範囲でクロック数Ｎを大きな数にすることが望まれる。
【０１２７】
具体的には、Ｎ＝５とすれば、データのエッジから例えば２〜４個ずれたエッジを持つクロックをサンプリングクロックとして選択できるようになり、クロックの選択枝として十分な範囲の選択枝を確保できるようになる。
【０１２８】
一方、Ｎ＝５とすれば、ＨＳＰＬＬ２２の反転回路の段数を５段にすることができ、ＨＳＰＬＬ２２のＶＣＯ（発振回路）を高い周波数で発振させることができる。この結果、高周波数のサンプリングクロックを得ることが可能になる。
【０１２９】
１．６ クロックの選択
さて、本実施形態のサンプリングクロック生成回路で生成されたサンプリングクロックＳＣＬＫを直接に用いてデータＤＩＮをサンプリングする場合には、図１４（Ａ）に示すように、ＤＩＮのエッジ間の真ん中付近にエッジが位置するクロックをＳＣＬＫとして選択することが望ましい。
【０１３０】
例えば図１４（Ａ）のように５相のクロックＣＬＫ０〜４を用いる場合には、データＤＩＮのエッジＥＤから３個（設定数Ｍ）だけずれたエッジを有するクロックＣＬＫ３をサンプリングクロックＳＣＬＫとして選択する。
【０１３１】
このようにすれば、後段の回路がサンプリングクロックＳＣＬＫを用いてデータＤＩＮを保持する際に、十分なセットアップタイム、ホールドタイムを確保できるようになる。
【０１３２】
しかしながら、後段の回路が、サンプリングクロック生成回路からのサンプリングクロックＳＣＬＫを直接には用いずに、ＳＣＬＫに論理演算等を施した後のクロックであるＳＣＬＫ’を用いてデータＤＩＮを保持する場合がある。
【０１３３】
このような場合には図１４（Ｂ）に示すように、ＳＣＬＫに施される論理演算を原因とする素子遅延により、ＳＣＬＫ’のエッジＥＳ’の位置がＳＣＬＫのエッジＥＳの位置よりも遅延する場合がある。
【０１３４】
従って、このような場合には図１４（Ｂ）に示すように、信号遅延を考慮して、データＤＩＮのエッジＥＤから例えば２個だけずれたエッジを有するクロックＣＬＫ２をＳＣＬＫとして選択するようにする。そして、後段の回路は、このＳＣＬＫに論理演算等を施した後のクロックであるＳＣＬＫ’を用いてデータＤＩＮを保持する。このようにすれば、後段の回路は、ＤＩＮを保持する際に、十分なセットアップタイム、ホールドタイムを確保できるようになる。
【０１３５】
このように、ＤＩＮのエッジＥＤからずらす個数Ｍは、後段の回路の構成に応じて可変に設定できることが望ましい。
【０１３６】
なお、ＳＣＬＫ’によりデータＤＩＮを適正にサンプリングできるように、ＤＩＮの方を遅延素子により遅延させて後段の回路に出力するようにしてもよい。
【０１３７】
図１５に後段の回路であるエラスティシティバッファ１２の構成例を示す。なお、エラスティシティバッファ１２は、図１のＨＳ回路４１０に含まれる回路であり、判断回路６０、バッファ６４、セレクタ６６は図１の例えばデータハンドラ回路４００に含まれる回路である。
【０１３８】
エラスティシティバッファ１２は、データ保持レジスタ５０（データ保持手段）、データステータスレジスタ５２（データステータス保持手段）、書き込みパルス生成回路５４（書き込みパルス生成手段）を含む。
【０１３９】
ここでデータ保持（ホールド）レジスタ５０は、シリアルデータＤＩＮを受け、これを保持する３２ビット幅のレジスタである。
【０１４０】
データステータスレジスタ５２は、データ保持レジスタ５０の各ビットのデータのステータスを保持する３２ビット幅のレジスタである。
【０１４１】
書き込みパルス生成回路５４は、３２ビット幅の書き込みパルス信号ＷＰ［０：３１］を生成し、データ保持レジスタ５０、データステータスレジスタ５２に出力する回路である。
【０１４２】
ここで、書き込みパルス信号ＷＰ［０：３１］は、その各パルスが、サンプリングクロックＳＣＬＫの３２クロックサイクル毎（広義にはＫクロックサイクル毎）に周期的にアクティブになると共に、各パルスがアクティブになる期間が１クロックサイクルずつ互いにずれている信号である。データ保持レジスタ５０は、この書き込みパルス信号ＷＰ［０：３１］に基づいて、各ビットのデータを保持する。同様にデータステータスレジスタ５２も、この書き込みパルス信号ＷＰ［０：３１］に基づいて、各ビットのデータのステータスを保持する。
【０１４３】
判断回路６０（判断手段）は、データ保持レジスタ５０に保持されるデータが有効（ｖａｌｉｄ）か否かを、複数のビット（例えば８ビット）で構成されるデータセル単位で判断する回路であり、内蔵するステートマシーン６２に従って動作する。
【０１４４】
より具体的には、判断回路６０は、データ保持レジスタ５０の各データセルが有効か否かを示す４ビット幅の信号ＶＡＬＩＤ［０：３］や、データ保持レジスタ５０のオーバフロー時にアクティブになる信号ＯＶＦＬＯＷを、データステータスレジスタ５２から受ける。
【０１４５】
そして、各データセルが有効か否かを判断し、有効なデータセルを選択するための信号ＳＥＬをセレクタ６６に出力する。また、データステータスレジスタ５２に保持されているデータステータスを、データセル単位でクリアするための信号ＳＴＲＢ［０：３］をデータステータスレジスタ５２に出力する。更に、ＨＳモードでのパケット受信終了時にアクティブになる信号ＴＥＲＭやＨＳモードでの受信動作をイネーブルにする信号ＨＳＥＮＢをエラスティシティバッファ１２に出力する。
【０１４６】
バッファ６４は、データ保持レジスタ５０からの３２ビット幅のパラレルデータＤＰＡ［０：３１］を受け、６０ＭＨｚのクロックＰＣＬＫで同期化しバッファリングしたデータＤＢＵＦ［０：３１］をセレクタ６６に出力する。
【０１４７】
セレクタ６６（出力手段）は、判断回路６０からの信号ＳＥＬに基づいて、バッファ６４からのデータＤＢＵＦ［０：３１］から、有効なデータセルのデータを選択し、８ビット幅のデータＤＯＵＴ［０：７］として出力する。
【０１４８】
図１５のエラスティシティバッファ１２では、データ保持レジスタ５０でのデータの保持に、サンプリングクロック生成回路からのＳＣＬＫではなく、書き込みパルス生成回路５４からの書き込みパルス信号ＷＰ［０：３１］を用いている。即ち、ＳＣＬＫに論理演算等を施して生成されたＷＰ［０：３１］を用いてデータを保持している。従って、図１４（Ａ）、（Ｂ）で説明したように、書き込みパルス生成回路５４での素子遅延を考慮して設定数Ｍを決め、クロックを選択することが望ましい。
【０１４９】
１．７ 回路配置
図１６に、図５の反転回路ＤＣＰ０〜４（差動出力コンパレータ）、バッファ回路ＳＣＰ０〜４（シングルエンド出力コンパレータ）と図４のバッファ回路ＢＦ００〜０４、ＢＦ２０〜２４、ＢＦ１０〜１４の配置例を示す。
【０１５０】
図１６では、反転回路ＤＣＰ０〜４を、帰還ラインＦＬ（図５の帰還ラインペアＦＬＡ、ＦＬＢ）に平行な行ＬＮ１（第１の行）に沿って配置する一方で、バッファ回路ＳＣＰ０〜４を、ＦＬに平行ではあるがＬＮ１とは異なる行ＬＮ２（第２の行）に沿って配置している。このようにすれば、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４を同一の行に沿って配置する手法に比べて、帰還ラインＦＬの長さを短くでき、帰還ラインＦＬの寄生容量を小さくできる。従って、高い周波数のクロックを得ることが可能になると共に、多相のクロック間の位相差（信号遅延値の差）を同等（均等）にできるようになる。
【０１５１】
また図１６では、帰還ラインＦＬを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置している。これにより、反転回路ＤＣＰ４とバッファ回路ＳＣＰ４を接続するためのラインを、帰還ラインＦＬで代用できるようになり、反転回路ＤＣＰ４の出力に余分な寄生容量が付加されるのを防止できる。
【０１５２】
また図１６では、ダミーラインＤＬ（ＤＬＡ０〜３、ＤＬＢ０〜３）を設けると共に、ダミーラインＤＬ及び帰還ラインＦＬを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置している。これにより、反転回路ＤＣＰ０〜４の出力に寄生する容量を同等にでき、ほぼ同一の位相差（信号遅延差）で順次ずれて行く多相のクロックを生成できるようになる。
【０１５３】
より具体的には図１７に示すように、各反転回路ＤＣＰ０〜３の出力に対して、最終段の反転回路ＤＣＰ４の出力に接続される帰還ラインＦＬＡ、ＦＬＢ（図１６のＦＬに相当）の寄生容量と同等（ほぼ同等の場合を含む）の寄生容量を有するダミーラインＤＬＡ０〜３、ＤＬＢ０〜３（図１６のＤＬに相当）を設けている。即ち、帰還ラインＦＬＡ、ＦＬＢ（帰還ラインペア）とほぼ同じ長さ（太さも同じ）のダミーラインＤＬＡ０〜３、ＤＬＢ０〜３（ダミーラインペア）を帰還ラインＦＬＡ、ＦＬＢと平行に配置している。
【０１５４】
このようなダミーラインＤＬＡ０〜３、ＤＬＢ０〜３を反転回路ＤＣＰ０〜３に接続することで、反転回路ＤＣＰ０〜３の出力に寄生する容量（配線容量）と反転回路ＤＣＰ４の出力に寄生する容量を同等にすることができる。これにより、多相クロック間の位相差を同等にできるようになり、ほぼ同一の位相差（信号遅延差）で順次ずれて行く多相クロックを生成できる。これにより、例えば、この多相クロックを利用して、データのサンプリングクロックを生成する場合に、Ｄフリップフロップのセットアップタイムやホールドタイムを最大限に確保できる。この結果、データのサンプリングエラーやホールドエラーが生じるのを防止でき、データを適正にサンプリングできるクロックを生成できるようになる。
【０１５５】
さて本実施形態では図１８に示すように、多相クロック生成回路２２（図２のＨＳＰＬＬ）が生成した多相のクロックＣＬＫ０〜４（第１〜第Ｎのクロック）を用いて、サンプリングクロック生成回路１０（図２のＨＳＤＬＬ回路）が、データＤＩＮをサンプリングするためのサンプリングクロックＳＣＬＫを生成している。
【０１５６】
この場合に本実施形態では、クロックＣＬＫ０〜４のライン（図１６のバッファ回路ＢＦ１０〜１４の出力に接続されるライン）に寄生する容量が同等（ほぼ同等の場合を含む）になるように、ＣＬＫ０〜４のラインを配線している。
【０１５７】
具体的には、図１８の多相クロック生成回路２２側でのＣＬＫ０〜４のラインの配線（Ｈ１に示す部分での配線）を、例えば図１９に示すような配線にしている。即ち図１９では、多相クロック生成回路２２側でのクロックＣＬＫ０〜４のラインの長さが同等（ほぼ同等を含む）になるように、これらの各ラインをわざと屈曲させている。このようにすることで、多相クロック生成回路２２の出力端子（図１８のＨ２）までの部分において、ＣＬＫ０〜４のラインの寄生容量が同等になることを保証できる。
【０１５８】
また本実施形態では、図１８において、多相クロック生成回路２２の出力端子（Ｈ２に示す部分）からサンプリングクロック生成回路１０の入力端子（Ｈ３に示す部分）までの部分において、ＣＬＫ０〜４のラインの寄生容量が同等になるようにＣＬＫ０〜４を配線している。即ち、このＨ２からＨ３の部分においてのＣＬＫ０〜４の長さを同等にしている。
【０１５９】
更に本実施形態では、図１８のサンプリングクロック生成回路１０側でのＣＬＫ０〜４のラインの配線（Ｈ４に示す部分）を、例えば図２０に示すような配線にしている。
【０１６０】
即ち図２０では、サンプリングクロック生成回路１０の入力端子（Ｈ３に示す部分）からＤフリップフロップＤＦＢ０〜４（図９参照）のＤ端子ＤＴ０〜４までのＣＬＫ０〜４のラインの長さが同等になるようにしている。
【０１６１】
より具体的には図２０に示すように、データＤＩＮをクロックＣＬＫ０〜４で保持するＤフリップフロップＤＦＢ０〜４（第１〜第Ｎの保持回路）を、ＣＬＫ０〜４のラインに平行な行ＬＮ３に沿って配置する。
【０１６２】
そして、クロックＣＬＫ０〜４のラインを、折り返し地点ＴＰＴ０〜４（第１〜第Ｎの折り返し地点）で反対方向に折り返した後に、ＤフリップフロップＤＦＢ０〜４のＤ端子ＤＴ０〜４（ＤＦＢ０〜４の入力）に接続する。この場合に本実施形態では、これらの折り返し地点ＴＰＴ０〜４を、ＣＬＫ０〜４のラインに寄生する容量が互いに同等になる場所に設けている。
【０１６３】
このようにすることで、サンプリングクロック生成回路１０側でのＣＬＫ０〜４のラインの寄生容量が、互いに同等になることを保証できるようになる。
【０１６４】
特に、図２０に示すように折り返し地点ＴＰＴ０〜４でＣＬＫ０〜４を折り返してＤＦＢ０〜４に入力する配線手法によれば、ラインの折り返し回数についてもＣＬＫ０〜４間で同等（例えば折り返し回数＝１）にできる。これにより、ＣＬＫ０〜４のラインに寄生する容量の差を、更に小さくすることが可能になる。
【０１６５】
２．電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０１６６】
例えば図２１（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図２２（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０１６７】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０１６８】
図２１（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図２２（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０１６９】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１７０】
図２１（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図２２（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０１７１】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１７２】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０１７３】
なお、図２１（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０１７４】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０１７５】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでデータ転送制御装置のＩＣを製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。また、データ転送制御の中で高速で動作する部分を少なくすることができるため、データ転送の信頼性を向上でき、電子機器の信頼性も向上できるようになる。
【０１７６】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０１７７】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１７８】
例えば、本発明のデータ転送制御装置の構成は、図１に示す構成に限定されるものではない。
【０１７９】
また、エッジ検出手段（エッジ検出回路）、クロック選択手段（クロック選択回路）の構成も図７に示す構成に限定されるものではない。例えば、エッジ検出手段は、少なくとも、データのエッジを検出し、そのエッジ検出情報をクロック選択手段に出力できるような構成であればよい。
【０１８０】
また、反転回路、バッファ回路、帰還ライン、ダミーライン、クロックラインの配置手法も、図１６〜図２０で説明した手法に限定されるものではなく、これらと均等な種々の変形実施が可能である。
【０１８１】
また、多相クロックの数Ｎも５個に限定されるものではない。例えば、サンプリングクロック生成回路の製造に使用する半導体プロセスが最新のプロセスである場合には、セットアップタイムＴＳ、ホールドタイムＴＨも短くできる。従って、この場合には、クロック数Ｎを５よりも大きくすることができる。
【０１８２】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態のデータ転送制御装置の構成例を示す図である。
【図２】本実施形態のサンプリングクロック生成回路の構成例を示す図である。
【図３】図３（Ａ）、（Ｂ）は、本実施形態の動作について説明するためのタイミング波形図である。
【図４】ＨＳＰＬＬの構成例を示す図である。
【図５】ＶＣＯの構成例を示す図である。
【図６】図６（Ａ）、（Ｂ）は、差動出力コンパレータ（反転回路）の構成例を示す図である。
【図７】反転回路の構成例を示す図である。
【図８】シングルエンド出力コンパレータ（バッファ回路）の構成例を示す図である。
【図９】エッジ検出回路、クロック選択回路の構成例を示す図である。
【図１０】本実施形態の動作について説明するためのタイミング波形図である。
【図１１】本実施形態の動作について説明するためのタイミング波形図である。
【図１２】クロック数Ｎの設定手法について説明するための図である。
【図１３】図１３（Ａ）、（Ｂ）も、クロック数Ｎの設定手法について説明するための図である。
【図１４】図１４（Ａ）、（Ｂ）は、クロックの選択手法（Ｍの設定手法）について説明するための図である。
【図１５】エラスティシティバッファの構成例を示す図である。
【図１６】反転回路ＤＣＰ０〜４、バッファ回路ＳＣＰ０〜４の配置手法について説明するための図である。
【図１７】反転回路とバッファ回路の間の領域に帰還ライン及びダミーラインを配置する手法について説明するための図である。
【図１８】クロックラインの配線手法について説明するための図である。
【図１９】多相クロック生成回路（ＨＳＰＬＬ）側でのクロックラインの配線手法について説明するための図である。
【図２０】サンプリングクロック生成回路（ＨＳＤＬＬ回路）側でのクロックラインの配線手法について説明するための図である。
【図２１】図２１（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図２２】図２２（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
ＤＣＰ０〜４ 差動出力コンパレータ（反転回路）
ＳＣＰ０〜４ シングルエンド出力コンパレータ（バッファ回路）
ＦＬ、ＦＬＡ、ＦＬＢ 帰還ライン
ＤＬ、ＤＬＡ０〜３、ＤＬＢ０〜３ ダミーライン
ＴＰＴ０〜４ 折り返し地点
１０ ＨＳＤＬＬ回路
１２ エラスティシティバッファ
２０ 発振回路
２２ ＨＳＰＬＬ
２４ ＦＳＰＬＬ
５０ データ保持レジスタ（データ保持手段）
５２ データステータスレジスタ（データステータス保持手段）
５４ 書き込みパルス生成回路（書き込みパルス生成手段）
６０ 判断回路（判断手段）
６２ ステートマシーン
６４ バッファ
６６ セレクタ（出力手段）
７０ エッジ検出回路（エッジ検出手段）
７２ クロック選択回路（クロック選択手段）
８０ 位相比較器
８２ チャージポンプ回路
８４ フィルタ回路
８６ ＶＣＯ（発振手段）
８８ 分周器
４００ データハンドラ回路
４１０ ＨＳ回路
４２０ ＦＳ回路
４３０ アナログフロントエンド回路
４４０ クロック生成回路
４５０ クロック制御回路
【発明の属する技術分野】
本発明は、サンプリングクロック生成回路、データ転送制御装置及び電子機器に関し、特に、ＵＳＢ２．０などの高速バスで転送されるデータのサンプリングに最適なサンプリングクロックを生成する回路、及びこのサンプリングクロック生成回路が用いられるデータ転送制御装置、電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年、パーソナルコンピュータと周辺機器（広義には電子機器）とを接続するためのインターフェース規格として、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）が注目を集めている。このＵＳＢには、従来は別々の規格のコネクタで接続されていたマウスやキーボードやプリンタなどの周辺機器を、同じ規格のコネクタで接続できると共にいわゆるプラグ＆プレイやホットプラグも実現できるという利点がある。
【０００３】
一方、このＵＳＢには、同じくシリアルバスインターフェース規格として脚光を浴びているＩＥＥＥ１３９４に比べて、転送速度が遅いという問題点がある。
【０００４】
そこで、従来のＵＳＢ１．１の規格に対する下位互換性を持ちながら、ＵＳＢ１．１に比べて格段に高速な４８０Ｍｂｐｓ（ＨＳモード）のデータ転送速度を実現できるＵＳＢ２．０規格が策定され、注目を浴びている。また、ＵＳＢ２．０の物理層回路や論理層回路のインターフェース仕様を定義したＵＴＭＩ（ＵＳＢ２．０ Ｔｒａｎｓｃｅｉｖｅｒ Ｍａｃｒｏｃｅｌｌ Ｉｎｔｅｒｆａｃｅ）も策定されている。
【０００５】
さて、このＵＳＢ２．０では、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）モード時には４８０Ｍｂｐｓでデータ転送が行われるため、高速な転送速度が要求されるハードディスクドライブや光ディスクドライブなどのストレージ機器のインターフェースとして用いることができるという利点がある。
【０００６】
しかしながら、その一方で、ＵＳＢバスに接続されるデータ転送制御装置は、４８０Ｍｂｐｓで転送されてくるデータをサンプリングするために、４８０ＭＨｚという高い周波数のサンプリングクロックを生成しなければならない。しかも、データのサンプリング時におけるセットアップタイムやホールドタイムを確保できるサンプリングクロックを生成する必要がある。従って、このようなサンプリングクロックの生成回路の設計が非常に困難であるという課題がある。
【０００７】
この場合、微細加工が可能な最新の半導体プロセスを用いれば、このようなサンプリングクロック生成回路の実現も可能となるが、最新の半導体プロセスを使用できない場合には、このような高速動作可能なサンプリングクロック生成回路の実現は非常に困難になる。
【０００８】
また、最新の半導体プロセスを使用せずに高速なサンプリングクロック生成回路を実現する１つの手法として、手作業により回路を配置、配線してクロックスキューを最小化し、同期動作を保証する手法がある。
【０００９】
しかしながら、このような手作業による回路の配置、配線は、ＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）による回路合成や自動配置配線を利用した効率的な回路設計手法に比べて、設計期間の長期化や装置の高コスト化を招くと共に、データ転送制御装置（物理層回路、論理層回路）のマクロセル化の妨げにもなる。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高周波数でありながらサンプリング時におけるセットアップタイム等を確保できるサンプリングクロックの生成回路、及びこれを用いたデータ転送制御装置、電子機器を提供することにある。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出手段と、前記エッジ検出手段でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含むことを特徴とする。
【００１２】
本発明によれば、多相の第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるのかが検出される。例えば、データのエッジが、第１、第２のクロックのエッジ間にあるのか、第２、第３のクロックのエッジ間にあるのか等が検出される。そして、得られたエッジ検出情報（どのクロックのエッジ間にデータのエッジがあるのかを示す情報）に基づいて、第１〜第Ｎのクロックの中からいずれかのクロックが選択され、そのクロックがサンプリングクロックとして出力される。
【００１３】
このように本発明によれば、エッジ検出情報に基づいて第１〜第Ｎのクロックの中からクロックを選択するという簡素な構成で、データのサンプリングクロックを生成できる。従って、高速なクロックに同期して入力されるデータであっても、そのデータをサンプリングするための適正なサンプリングクロックを、小規模な回路構成で生成できるようになる。
【００１４】
また本発明は、前記エッジ検出手段が、データを第１のクロックで保持する第１の保持手段と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持手段と・・・・データを第Ｎのクロックで保持する第Ｎの保持手段と、第１、第２の保持手段に保持されたデータに基づいて、第１、第２のクロックのエッジ間にデータのエッジがあるか否かを検出する第１の検出手段と・・・・第Ｊ、第Ｊ＋１の保持手段に保持されたデータに基づいて、第Ｊ、第Ｊ＋１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｊの検出手段と・・・・第Ｎ、第１の保持手段に保持されたデータに基づいて、第Ｎ、第１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｎの検出手段とを含み、前記クロック選択手段が、前記第１〜第Ｎの検出手段でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００１５】
このようにすれば、第１〜第Ｎの保持手段と第１〜第Ｎの検出手段を設けるだけという簡素な構成で、どのクロックのエッジ間にデータのエッジがあるのかを検出できるようになる。
【００１６】
また本発明は、前記第１〜第Ｎの保持手段のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００１７】
このようにすれば、第１〜第Ｎの保持手段で保持されるデータが不定になった場合にも、適正なエッジ検出情報を得ることが可能になる。
【００１８】
また本発明は、クロック数Ｎを、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００１９】
このようにすれば、適正なエッジ検出情報を得ることができるクロック数Ｎの範囲内で、Ｎを最大の数にすることができ、クロック選択手段で選択できるクロックの選択枝の範囲を広めることができる。
【００２０】
また本発明は、第１〜第Ｎのクロック数Ｎを、Ｎ＝５としたことを特徴とする。
【００２１】
このようにＮ＝５とすれば、データのエッジから例えば２〜４個ずれたエッジを持つクロックをサンプリングクロックとして選択できるようになり、クロックの選択枝として十分な範囲の選択枝を確保できるようになる。また、第１〜第Ｎ（＝５）のクロックを、ＰＬＬ回路の発振手段が有する反転回路の出力から得る場合には、反転回路の段数を５段にすることができ、高い周波数でＰＬＬ回路の発振手段を発振させることができる。この結果、高周波数のサンプリングクロックを得ることが可能になる。
【００２２】
また本発明は、前記クロック選択手段が、データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００２３】
このようにすれば、後段の回路がサンプリングクロック生成回路で生成されたサンプリングクロックを直接に用いないでデータをサンプリングするような場合にも、後段の回路の構成に応じた適正なサンプリングクロックを後段の回路に提供できるようになる。
【００２４】
また本発明は、生成されたサンプリングクロックに基づいてデータを保持する手段のセットアップタイム、ホールドタイムが確保される数に前記設定数Ｍが設定されていることを特徴とする。
【００２５】
このようにすれば、後段の回路でのデータのサンプリングエラーを防止できるようになり、信頼性を向上できる。
【００２６】
また本発明は、データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、データのエッジを検出するエッジ検出手段と、前記エッジ検出手段でのエッジ検出情報に基づいて、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含み、前記エッジ検出手段が、第１〜第Ｎのクロックの中のいずれかのクロックでデータを保持する少なくとも１つの保持手段を含み、前記エッジ検出手段が含む前記保持手段のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とする。
【００２７】
本発明によれば、保持手段で保持されるデータが不定になった場合にも、適正なエッジ検出情報を得ることが可能になり、適正なサンプリングクロックを生成できるようになる。
【００２８】
また本発明は、データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、データのエッジを検出するエッジ検出手段と、前記エッジ検出手段でのエッジ検出情報に基づいて、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含み、前記クロック選択手段が、データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とする。
【００２９】
本発明によれば、Ｎの設定を異ならせることで、後段の回路の構成に応じた適正なサンプリングクロックを生成し、後段の回路に提供できるようになる。
【００３０】
また本発明は、発振周波数が可変に制御される発振手段を有し、発振手段により生成されるクロックをベースクロックに位相同期させるＰＬＬ回路を含み、前記発振手段が含む奇数段の第１〜第Ｎの反転回路の出力に基づいて、前記第１〜第Ｎのクロックが生成されることを特徴とする。
【００３１】
このようにすれば、第１〜第Ｎのクロックを生成するために新たに別の回路を設ける必要がなくなり、回路の小規模化を図れる。
【００３２】
また本発明は、前記第１〜第Ｎのクロック間の位相差が同等（ほぼ同等の場合を含む）になるように、前記第１〜第Ｎの反転回路の配置及び前記第１〜第Ｎの反転回路の出力ラインの配線の少なくとも一方が行われることを特徴とする。
【００３３】
このようにすれば、この第１〜第Ｎのクロックでデータを保持する第１〜第Ｎの保持手段のセットアップタイムやホールドタイムを最大限に確保できるようになる。これにより、データのサンプリングエラーやホールドエラーが生じるのを効果的に防止できる。
【００３４】
なお、第１〜第Ｎのクロック間の位相差を同等（ほぼ同等の場合も含む）にするための第１〜第Ｎの反転回路の配置手法としては、例えば、第１〜第Ｎの反転回路を、その帰還ライン（第Ｎの反転回路の出力と第１の反転回路の入力を接続するライン）と平行な第１の行に沿って配置すると共に、第１〜第Ｎの反転回路の出力がその入力に接続される第１〜第Ｎのバッファ回路を、帰還ラインと平行で且つ第１の行とは異なる第２の行に沿って配置する手法などを考えることができる。
【００３５】
また、この場合の第１〜第Ｎの反転回路の出力ラインの配線手法としては、例えば、第１〜第Ｎ−１の反転回路に、帰還ラインと同等（ほぼ同等の場合も含む）の寄生容量を有する第１〜第Ｎ−１のダミーラインを接続したり、第１〜第Ｎの反転回路と第１〜第Ｎのバッファ回路の間の領域に、帰還ラインや第１〜第Ｎ−１のダミーラインを配置する手法などを考えることができる。
【００３６】
また本発明は、前記第１〜第Ｎのクロックのラインに寄生する容量が同等（ほぼ同等の場合を含む）になるように、前記第１〜第Ｎのクロックのラインが配線されることを特徴とする。
【００３７】
このようにすれば、第１〜第Ｎのクロック間の位相差を同等にすることが可能になり、この第１〜第Ｎのクロックでデータを保持する第１〜第Ｎの保持手段のセットアップタイムやホールドタイムを最大限に確保できるようになる。これにより、データのサンプリングエラーやホールドエラーが生じるのを効果的に防止できる。
【００３８】
なお、第１〜第Ｎのクロックのラインの寄生容量を同等（ほぼ同等の場合も含む）にする手法としては、第１〜第Ｎのクロックのラインを同じ長さ（ほぼ同じ長さの場合も含む）にしたり、第１〜第Ｎのクロックのラインの折り返し地点を同じ個数にしたりする手法などを考えることができる。
【００３９】
また本発明は、バスを介したデータ転送のためのデータ転送制御装置であって、上記のいずれかのサンプリングクロック生成回路と、前記サンプリングクロック生成回路で生成されたサンプリングクロックに基づいてデータを保持し、保持されたデータに基づいて、データ転送のための所与の処理を行う回路とを含むことを特徴とする。
【００４０】
本発明によれば、バスを介して転送されるデータを確実にサンプリングできるサンプリングクロックを生成できるようになるため、データ転送の信頼性を高めることができる。また、高速な転送速度で転送されるデータも確実にサンプリングできるようになるため、高速バスの規格にも対応できるデータ転送制御装置を実現できる。
【００４１】
また本発明は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）の規格に準拠したデータ転送を行うことを特徴とする。
【００４２】
このようにすれば、例えばＵＳＢ２．０で規格化されたＨＳモードでのデータ転送等についても適正に実現できるようになる。
【００４３】
また本発明に係る電子機器は、上記のいずれかのデータ転送制御装置と、前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置とを含むことを特徴とする。
【００４４】
本発明によれば、電子機器に使用されるデータ転送制御装置の低コスト化、信頼性の向上を図れるため、電子機器の低コスト化、信頼性の向上も図れるようになる。また、本発明によれば、高速な転送モードでデータ転送を行うことができるようになるため、電子機器の処理の高速化を図れるようになる。
【００４５】
【発明の実施の形態】
以下、本実施形態について図面を用いて詳細に説明する。
【００４６】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００４７】
１．構成及び動作
１．１ データ転送制御装置
図１に本実施形態のデータ転送制御装置の構成の例を示す。
【００４８】
本実施形態のデータ転送制御装置は、データハンドラ回路４００、ＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）回路４１０、ＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）回路４２０、アナログフロントエンド回路４３０、クロック生成回路４４０、クロック制御回路４５０を含む。なお、本発明のデータ転送制御装置は、図１に示す回路ブロックの全てを含む必要はなく、それらの一部を省略する構成としてもよい。
【００４９】
データハンドラ回路４００（広義にはデータ転送を行うための所与の回路）は、ＵＳＢ等に準拠したデータ転送のための種々の処理を行う。より具体的には、送信時には、送信データにＳＹＮＣ（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ）、ＳＯＰ（Ｓｔａｒｔ Ｏｆ Ｐａｃｋｅｔ）、ＥＯＰ（Ｅｎｄ Ｏｆ Ｐａｃｋｅｔ）を付加する処理や、ビットスタッフィング処理などを行う。一方、受信時には、受信データのＳＹＮＣ、ＳＯＰ、ＥＯＰを検出／削除する処理や、ビットアンスタッフィング処理などを行う。更に、データの送受信を制御するための各種のタイミング信号を生成する処理も行う。
【００５０】
なお、受信データはデータハンドラ回路４００から後段の回路であるＳＩＥ（Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ Ｅｎｇｉｎｅ）に出力され、送信データはＳＩＥからデータハンドラ回路４００に入力されることになる。
【００５１】
ＨＳ回路４１０は、データ転送速度が４８０ＭｂｐｓとなるＨＳ（Ｈｉｇｈ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路であり、ＦＳ回路４２０は、データ転送速度が１２ＭｂｐｓとなるＦＳ（Ｆｕｌｌ Ｓｐｅｅｄ）でのデータの送受信を行うためのロジック回路である。
【００５２】
ここで、ＨＳモードは、ＵＳＢ２．０により新たに定義された転送モードである。一方、ＦＳモードは、従来のＵＳＢ１．１で既に定義されている転送モードである。
【００５３】
ＵＳＢ２．０では、このようなＨＳモードが用意されているため、プリンタ、オーディオ、カメラなどにおけるデータ転送のみならず、ハードディスクドライブや光ディスクドライブ（ＣＤＲＯＭ、ＤＶＤ）などのストレージ機器におけるデータ転送も実現できるようになる。
【００５４】
ＨＳ回路４１０は、ＨＳＤＬＬ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｅｌａｙ Ｌｉｎｅ ＰＬＬ）回路１０、エラスティシティバッファ（ｅｌａｓｔｉｃｉｔｙ ｂｕｆｆｅｒ）１２を含む。
【００５５】
ここでＨＳＤＬＬ回路１０は、受信データとクロック生成回路４４０（ＰＬＬ）からのクロックとに基づいて、データのサンプリングクロックを生成する回路である。
【００５６】
またエラスティシティバッファ１２は、内部装置（データ転送制御装置）と外部装置（バスに接続される外部装置）とのクロック周波数差（クロックドリフト）等を吸収するための回路である。
【００５７】
アナログフロントエンド回路４３０は、ＦＳやＨＳでの送受信を行うためのドライバやレシーバを含むアナログ回路である。ＵＳＢではＤＰ（Ｄａｔａ＋）とＤＭ（Ｄａｔａ−）を用いた差動信号によりデータを送受信する。
【００５８】
クロック生成回路４４０は、装置内部で使用する４８０ＭＨｚのクロックや、装置内部及びＳＩＥで使用する６０ＭＨｚのクロックを生成する。
【００５９】
クロック生成回路４４０は、発振回路２０、ＨＳＰＬＬ２２、ＦＳＰＬＬ２４を含む。
【００６０】
ここで発振回路２０は、例えば外部振動子との組み合わせによりベースクロックを生成する。
【００６１】
ＨＳＰＬＬ（ＨＳ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２２は、発振回路２０で生成されたベースクロックに基づいて、ＨＳモードで必要な４８０ＭＨｚのクロックと、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成するＰＬＬである。なお、ＨＳモードで送受信を行う場合には、このＨＳＰＬＬ２２によるクロック生成を有効にする必要がある。
【００６２】
ＦＳＰＬＬ（ＦＳ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）２４は、発振回路２０で生成されたベースクロックに基づいて、ＦＳモード、装置内部及びＳＩＥで必要な６０ＭＨｚのクロックを生成する。なお、このＦＳＰＬＬ２４によるクロック生成を有効にしている時には、ＨＳモードでの送受信は不可となる。
【００６３】
クロック制御回路４５０は、ＳＩＥからの各種の制御信号を受け、クロック生成回路４４０を制御する処理などを行う。なお、クロック生成回路４４０により生成された６０ＭＨｚのシステムクロックはクロック制御回路４５０を介してＳＩＥに出力される。
【００６４】
１．２ サンプリングクロック生成回路
図２に、本実施形態のサンプリングクロック生成回路（ＨＳＤＬＬ回路）の構成例を示す。
【００６５】
ＨＳＰＬＬ２２（多相クロック生成回路）は、周波数が同一で位相が互いに異なるクロックＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４（広義には第１〜第Ｎのクロック）を出力する。より具体的には、ＨＳＰＬＬ２２のＶＣＯ（発振周波数が可変に制御される発振手段）が含む５個の差動出力コンパレータ（広義には奇数段の第１〜第Ｎの反転回路）の出力を用いて、クロックＣＬＫ０〜４を生成して出力する。
【００６６】
ＨＳＤＬＬ回路１０はエッジ検出回路７０、クロック選択回路７２を含む。そして、このエッジ検出回路７０（エッジ検出手段）は、図１のアナログフロントエンド回路４３０から入力されるデータＤＩＮのエッジを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。
【００６７】
より具体的には、ＨＳＰＬＬ２２からのＣＬＫ０〜４のエッジ（立ち上がり又は立ち下がりエッジ）の中のいずれのエッジ間にデータＤＩＮのエッジがあるかを検出し、そのエッジ検出情報をクロック選択回路７２に出力する。
【００６８】
すると、クロック選択回路７２は、このエッジ検出情報に基づいて、クロックＣＬＫ０〜４の中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして後段のエラスティシティバッファ１２（図１参照）に出力する。
【００６９】
図３（Ａ）、（Ｂ）に本実施形態の動作を説明するためのタイミング波形図を示す。
【００７０】
図３（Ａ）、（Ｂ）に示すように、ＣＬＫ０〜４は周波数が同一の４８０ＭＨｚとなるクロックである。また、クロックの周期をＴとした場合に、各クロック間の位相がＴ／５（広義にはＴ／Ｎ）だけシフトしている。
【００７１】
そして図３（Ａ）では、サンプリング対象となるデータＤＩＮのエッジＥＤが、クロックＣＬＫ０とＣＬＫ１の間にあることが図２のエッジ検出回路７０により検出される。すると、データＤＩＮのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ３を有するクロックＣＬＫ３が図２のクロック選択回路７２により選択され、この選択されたＣＬＫ３が、ＤＩＮのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ１２）に出力される。
【００７２】
一方、図３（Ｂ）では、ＤＩＮのエッジＥＤが、ＣＬＫ２とＣＬＫ３の間にあることがエッジ検出回路７０により検出される。すると、ＤＩＮのエッジＥＤから例えば３個（広義には設定数Ｍ個）だけずれたエッジＥＣ０を有するクロックＣＬＫ０がクロック選択回路７２により選択され、この選択されたＣＬＫ０が、ＤＩＮのサンプリングクロックＳＣＬＫとして後段の回路（エラスティシティバッファ１２）に出力される。
【００７３】
このように本実施形態によれば、データＤＩＮのエッジＥＤを検出し、得られたエッジ検出情報に基づいてＣＬＫ０〜ＣＬＫ４からクロックを選択するという簡素な構成で、データＤＩＮのサンプリングクロックＳＣＬＫを生成できる。従って、ＵＳＢ２．０のＨＳモードのように、ＤＩＮが外部装置の４８０ＭＨｚに同期する高速な転送データである場合にも、このＤＩＮを適正にサンプリングできるクロックＳＣＬＫを生成できる。
【００７４】
また本実施形態によれば、図３（Ａ）、（Ｂ）に示すように、生成されたサンプリングクロックＳＣＬＫのエッジＥＳをＤＩＮのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ１２）は、データの保持のためのセットアップタイムやホールドタイムを十分に確保できるようになり、データ受信の信頼性を格段に高めることができる。
【００７５】
また本実施形態によれば、ＤＩＮのエッジ検出やＳＣＬＫの生成のために使用する５相（多相）のクロックＣＬＫ０〜４として、ＨＳＰＬＬ２２のＶＣＯが含む差動出力コンパレータ（反転回路）の出力を有効利用している。従って、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要が無いため、回路の小規模化を図れる。
【００７６】
１．３ ＨＳＰＬＬの詳細例
図４にＨＳＰＬＬ２２の詳細な構成例を示す。
【００７７】
このＨＳＰＬＬ２２は、位相比較器８０、チャージポンプ回路８２、フィルタ回路８４、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）８６、分周器８８などを含む。
【００７８】
ここで位相比較器８０は、ベースクロックＲＣＬＫ（例えば１２〜２４ＭＨｚ）と分周器８８からのクロックＤＣＬＫ４の位相を比較し、位相誤差信号ＰＵＰ、ＰＤＷを出力する（ＰＵＰは位相進み信号、ＰＤＷは位相遅れ信号）。
【００７９】
チャージポンプ回路８２は、位相比較器８０からのＰＵＰ、ＰＤＷに基づいてチャージポンプ動作を行う。より具体的には、ＰＵＰがアクティブになると、フィルタ回路８４が含むコンデンサを充電する動作を行い、ＰＤＷがアクティブになると、コンデンサを放電する動作を行う。そして、フィルタ回路８４により平滑化された制御電圧ＶＣがＶＣＯ８６に与えられる。
【００８０】
ＶＣＯ８６は、制御電圧ＶＣに応じてその発振周波数が可変に制御される発振動作を行い、４８０ＭＨｚのクロックＱＣＬＫ０〜４を生成する。例えば、制御電圧ＶＣが高くなると発振周波数も高くなり、制御電圧ＶＣが低くなると発振周波数も低くなる。
【００８１】
ＶＣＯ８６により生成されたクロックＱＣＬＫ０、１、２、３、４は、バッファ回路ＢＦ００〜０４、ＢＦ１０〜１４を介してＣＬＫ０、２、４、１、３として外部に出力される。なお、ＢＦ２０〜２３はＢＦ２４との負荷合わせのためのダミーのバッファ回路である。
【００８２】
分周器８８は、バッファ回路ＢＦ０４、ＢＦ２４を介してＶＣＯ８６から入力されるクロックＱＣＬＫ４を分周（１／Ｎ）して、分周後のクロックＤＣＬＫ４を位相比較器８０に出力する。
【００８３】
図４の構成のＨＳＰＬＬ２２によれば、ベースクロックＲＣＬＫに位相同期した高周波数の４８０ＭＨｚのクロックＣＬＫ４（ＣＬＫ０〜３）を生成できるようになる。
【００８４】
なお図４のＨＳＰＬＬ２２において、チャージポンプ回路８２を設けない構成としてもよい。また、ＶＣＯ８６の代わりに電流制御の発振手段を設けるようにしてもよい。
【００８５】
図５に、ＶＣＯ８６の構成例を示す。
【００８６】
このＶＣＯ８６は、５段（広義には奇数段）の直列接続された差動出力コンパレータＤＣＰ０〜４（広義には反転回路）を含み、各ＤＣＰ０〜４の差動出力ＸＱ、Ｑは、シングルエンド出力コンパレータＳＣＰ０〜４（広義にはバッファ回路）の差動入力Ｉ、ＸＩに入力される。そして、ＳＣＰ０〜４の出力がＶＣＯ８６の出力クロックＱＣＬＫ０〜４になる。また、最終段の差動出力コンパレータＤＣＰ４の出力は、帰還ラインＦＬＡ、ＦＬＢ（帰還ラインペア）を介して初段の差動出力コンパレータＤＣＰ０の入力に接続される。また、制御電圧ＶＣが変化すると、差動出力コンパレータＤＣＰ０〜４の電流源に流れる電流が変化し、発振周波数が変化する。
【００８７】
図６（Ａ）に、差動出力コンパレータ（差動増幅器）ＤＣＰ０〜４の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ１、ＮＴ２と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ３（電流源）を含む。また、差動出力Ｑがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ１、ＰＴ２を含む。
【００８８】
図６（Ｂ）に、差動出力コンパレータＤＣＰ０〜４の他の構成例を示す。この差動出力コンパレータは、差動入力Ｉ、ＸＩがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＮ型トランジスタＮＴ４、ＮＴ５と、制御電圧ＶＣがゲート電極に接続されたＮ型トランジスタＮＴ６（電流源）を含む。また、差動出力Ｑ、ＸＱがゲート電極に接続され、差動出力ＸＱ、Ｑがドレイン電極に接続されたＰ型トランジスタＰＴ３、ＰＴ４と、差動出力ＸＱ、Ｑがゲート電極及びドレイン電極に接続されたＰ型トランジスタＰＴ５、ＰＴ６を含む。
【００８９】
図６（Ｂ）の回路では、ＸＱ側の回路（ＰＴ３、ＰＴ５、ＮＴ４）とＱ側の回路（ＰＴ４、ＰＴ６、ＮＴ５）とが同一構成（線対称）となるマルチバイブレータ型のコンパレータになっている。即ち、Ｑの電位が下がるとＰＴ３がオンになりＸＱの電位が上がる一方で、ＸＱの電位が下がるとＰＴ４がオンになりＱの電位が上がる構成になっている。従って、図６（Ａ）の構成に比べて、差動出力Ｑ及びＸＱの振幅を大きくすることが可能になる（例えば１．４Ｖ〜３．２Ｖ）。
【００９０】
なお、ＶＣＯ８６に含ませる反転回路は図６（Ａ）、（Ｂ）に示す差動出力コンパレータに限定されず、種々の変形実施が可能である。
【００９１】
例えば図７に示す反転回路では、Ｐ型トランジスタＰＴ７、ＰＴ８、Ｎ型トランジスタＮＴ７、ＮＴ８が直列接続される。そして、これらのトランジスタに流れる電流が、ＰＴ７、ＮＴ８のゲート電極に接続される制御電圧ＶＣＱ、ＶＣにより制御されて、発振周波数が可変に制御される。
【００９２】
図８に、シングルエンド出力コンパレータＳＣＰ０〜４の構成例を示す。
【００９３】
この図８のシングルエンド出力コンパレータの差動部は、差動入力Ｉ、ＸＩがゲート電極に接続され、ノードＮＤ１、ＮＤ２がドレイン電極に接続されたＮ型トランジスタＮＴ１０、ＮＴ１１と、基準電圧ＶＲＥＦがゲート電極に接続されたＮ型トランジスタＮＴ１２（電流源）を含む。また、この差動部は、ノードＮＤ２、ＮＤ１がゲート電極に接続され、ノードＮＤ１、ＮＤ２がドレイン電極に接続されたＰ型トランジスタＰＴ１０、ＰＴ１１と、ノードＮＤ１、ＮＤ２がゲート電極及びドレイン電極に接続されたＰ型トランジスタＰＴ１２、ＰＴ１３を含む。
【００９４】
また図８のシングルエンド出力コンパレータの出力部は、ノードＮＤ１がゲート電極に接続され、ドレイン電極がシングルエンド出力Ｑに接続されたＰ型トランジスタＰＴ１４と、基準電圧ＶＲＥＦがゲート電極に接続され、ドレイン電極がシングルエンド出力Ｑに接続されたＮ型トランジスタＮＴ１３（電流源）を含む。
【００９５】
以上に説明した本実施形態では、図５の５段の差動出力コンパレータＤＣＰ０〜４（反転回路）の出力を利用して、図２、図３（Ａ）、（Ｂ）で説明した５相のクロックＣＬＫ０〜ＣＬＫ４を得ている。そして、これらの差動出力コンパレータＤＣＰ０〜４は、ＶＣＯ８６の発振動作のために元々必要な回路である。従って、このように差動出力コンパレータＤＣＰ０〜４の出力を利用して、５相のクロックＣＬＫ０〜ＣＬＫ４を生成するようにすれば、ＣＬＫ０〜４を生成するために別の新たな回路を設ける必要がなくなるため、回路の小規模化を図れる。
【００９６】
１．４ エッジ検出回路、クロック選択回路の詳細例
図９にエッジ検出回路７０、クロック選択回路７２の詳細な構成例を示す。
【００９７】
エッジ検出回路７０は、ＤフリップフロップＤＦＡ０と、ＤフリップフロップＤＦＢ０〜ＤＦＢ４（第１〜第Ｎの保持手段）と、検出回路ＥＤＥＴ０〜ＥＤＥＴ４（第１〜第Ｎの検出手段）を含む。
【００９８】
ここで、ＤフリップフロップＤＦＡ０は、信号ＳＱＵＥＬＣＨをデータＤＩＮのエッジでサンプリングして保持し、信号ＳＳＱＵＥＬＣＨを出力する。
【００９９】
ＤフリップフロップＤＦＢ０（第１の保持手段）は、データＤＩＮをクロックＣＬＫ０のエッジでサンプリングして保持する。同様に、ＤＦＢ１（第２の保持手段）はＤＩＮをＣＬＫ１で保持し、ＤＦＢ２（第３の保持手段）はＤＩＮをＣＬＫ２で保持し、ＤＦＢ３（第４の保持手段）はＤＩＮをＣＬＫ３で保持し、ＤＦＢ４（第５の保持手段）はＤＩＮをＣＬＫ４で保持する。
【０１００】
そして検出回路ＥＤＥＴ０〜４は、ＤフリップフロップＤＦＢ０〜ＤＦＢ４の出力ＤＱ０〜ＤＱ４（保持されたデータ）に基づいて排他的論理和演算を行い、クロックＣＬＫ０〜ＣＬＫ４のエッジの中のいずれのエッジ間にデータＤＩＮのエッジがあるかを検出する。
【０１０１】
より具体的には、検出回路ＥＤＥＴ０（第１の検出手段）は、ＤフリップフロップＤＦＢ０、１の出力ＤＱ０、１に基づいて、クロックＣＬＫ０、１のエッジ間にデータＤＩＮのエッジがあるか否かを検出する。同様に、ＥＤＥＴ１（第２の検出手段）は、ＤＦＢ１、２の出力ＤＱ１、２に基づいて、ＣＬＫ１、２のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ２（第３の検出手段）は、ＤＦＢ２、３の出力ＤＱ２、３に基づいて、ＣＬＫ２、３のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ３（第４の検出手段）は、ＤＦＢ３、４の出力ＤＱ３、４に基づいて、ＣＬＫ３、４のエッジ間にＤＩＮのエッジがあるか否かを検出する。またＥＤＥＴ４（第５の検出手段）は、ＤＦＢ４、０の出力ＤＱ４、０に基づいて、ＣＬＫ４、０のエッジ間にＤＩＮのエッジがあるか否かを検出する。
【０１０２】
そして、クロック選択回路７２（クロック選択手段）は、検出回路ＥＤＥＴ０〜４の出力ＥＱ０〜４（エッジ検出情報）に基づいて、ＣＬＫ０〜４のクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックＳＣＬＫとして出力する。
【０１０３】
図１０、図１１に本実施形態の動作を説明するためのタイミング波形図を示す。
【０１０４】
受信したデータＤＩＮがノイズか否かを判別するための信号ＳＱＵＥＬＣＨが図１０のＡ１に示すように「１」（論理レベル。以下同様）になると、これがＤＩＮの立ち下がりエッジで図９のＤフリップフロップＤＦＡ０に保持され、Ａ２に示すようにＳＳＱＵＥＬＣＨも「１」になる。そしてＳＳＱＵＥＬＣＨが「１」になるとエッジ検出回路７０のエッジ検出動作がイネーブルされる。
【０１０５】
すると、ＤフリップフロップＤＦＢ０〜４がＣＬＫ０〜４の立ち上がりエッジでデータＤＩＮを保持し、図１１のＢ１に示すようなＤＱ０〜４を出力する。そして、検出回路ＥＤＥＴ０はＤＱ０、１の例えば排他的論理和演算を行いＢ２に示すようなＥＱ０を出力する。同様に、検出回路ＥＤＥＴ１、２、３、４は、各々、ＤＱ１、２、ＤＱ２、３、ＤＱ３、４、ＤＱ４、０の排他的論理和演算を行いＢ３〜６に示すようなＥＱ１〜４を出力する。
【０１０６】
クロック選択回路７２は、これらの出力ＥＱ０〜４に基づいてクロックＣＬＫ０〜４のいずれを選択するかを判断する。例えば図１１のＢ２ではクロックＣＬＫ０、１のエッジ間にデータのエッジがあることが検出されたため、ＤＩＮのエッジから例えば３個（所与の設定数Ｍ）だけずれたエッジを有するＣＬＫ４を選択し（図３（Ａ）参照）、サンプリングクロックＳＣＬＫとして出力する。
【０１０７】
このクロックの選択は、クロック選択回路７２が有する図示しない組み合わせ回路が、図１０に示すようなクロック選択信号ＣＳＥＬ０〜４を生成し、これらのＣＳＥＬ０〜４とＣＬＫ０〜４との論理積演算を行うことで実現できる。
【０１０８】
例えば図１０のＡ３ではクロック選択信号ＣＳＥＬ３がアクティブ（「１」）になっているため、クロックＣＬＫ３が選択されてサンプリングクロックＳＣＬＫとして出力される。同様に、Ａ４、Ａ５ではＣＳＥＬ２、１がアクティブになっているため、各々、ＣＬＫ２、１が選択されてＳＣＬＫとして出力される。
【０１０９】
なお、クロック選択回路７２によるクロックの選択動作は、ＨＳＰＬＬ２２の位相同期がロックされたことを示す信号ＰＬＬＬＯＣＫＥＤが図１０のＡ６に示すようにアクティブになったことを条件として、イネーブルされる。
【０１１０】
１．５ セットアップタイム、ホールドタイムの確保
さて、図９のＤフリップフロップ（保持手段）ＤＦＢ０〜４が、図１２に示すようなタイミングでＣＬＫ０〜ＣＬＫ４を用いてデータＤＩＮを保持した場合を考える。
【０１１１】
この場合に、図１２のＣ１では、データＤＩＮのエッジＥＤとＣＬＫ１のエッジＥＣ１とが近いため、ＣＬＫ１でＤＩＮを保持するＤフリップフロップＤＦＢ１（図９参照）のセットアップタイムＴＳが足りなくなる。従って図１２のＣ２に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１１２】
しかしながら、このような場合にも本実施形態では、図１２のＣ３、Ｃ４に示すように、ＤＩＮのエッジＥＤ（ＥＤが検出されたと想定される位置）から例えば３個（Ｍ個）だけずれたエッジを持つクロックをサンプリングクロックＳＣＬＫとして選択しているため、適切なＳＣＬＫを生成できる。即ち、図１２のＣ３に示すようにＣＬＫ３がＳＣＬＫとして選択された場合にも、Ｃ４に示すようにＣＬＫ４がＳＣＬＫとして選択された場合にも、ＳＣＬＫの取り込みエッジをＤＩＮのエッジ間の真ん中付近に位置させることができる。従って、後段の回路（エラスティシティバッファ）は、この生成されたＳＣＬＫを用いてＤＩＮを適正にサンプリングして保持できる。
【０１１３】
ところで図１２では、多相クロックＣＬＫ０〜Ｎ（ＣＬＫ０〜４）の周期をＴ、クロック数をＮ（＝５）、Ｄフリップフロップ（保持手段）のセットアップタイムをＴＳ、ホールドタイムをＴＨとした場合に、
Ｔ／Ｎ＞ＴＳ＋ＴＨ （１）
の式が成立している。上式（１）を変形すると、
Ｎ＜Ｔ／（ＴＳ＋ＴＨ） （２）
或いは、
Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］ （３）
となる。なお、上式（３）において［Ｘ］はＸを越えない最大の整数である。
【０１１４】
例えば、Ｔ＝２．０８ｎｓ（ｎａｎｏｓｅｃｏｎｄ）、ＴＳ＝ＴＰ＝０．４ｎｓであると想定した場合には、Ｎ≦５になる。即ち、この場合には、多相クロックの数をＮ≦５にすれば、多相クロック間のセットアップタイムとホールドタイムとが重なり合わないようになる。
【０１１５】
一方、図１３（Ａ）では、多相クロックＣＬＫ０〜６の数が図１２よりも増えており、７個になっている。即ち、ＨＳＰＬＬ２２（図２参照）が内蔵する反転回路（差動出力コンパレータ）の出力を多相クロックとして利用する場合には、ＶＣＯを負帰還（リングオシレータ）で発振させるために反転回路の段数は奇数になり、多相クロックの数も奇数になる。従って、多相クロックの数を５個よりも大きな数にする場合には、その数は７個になる。
【０１１６】
そして図１３（Ａ）のように、７個の多相クロックＣＬＫ０〜６を用いた場合には、上記（１）、（２）、（３）の関係式が満たされなくなる可能性がある。
【０１１７】
例えば図１３（Ａ）のＤ１では、ＤＩＮのエッジＥＤとＣＬＫ０のエッジＥＣ０とが近いため、ＣＬＫ０でＤＩＮを保持するＤフリップフロップＤＦＢ０（図９参照）のホールドタイムＴＨが足りなくなる。従って、Ｄ２に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１１８】
同様に図１３（Ａ）のＤ３でも、ＤＩＮのエッジＥＤとＣＬＫ１のエッジＥＣ１とが近いため、ＣＬＫ１でＤＩＮを保持するＤＦＢ１のセットアップタイムＴＳが足りなくなる。従って、Ｄ４に示すように、保持されるデータが不定となり、「０」又は「１」のいずれなのかを確定できなくなる。
【０１１９】
そして、このように「不定」となるポイントが２つになってしまうと、サンプリングクロックＳＣＬＫとなる適正なクロックを選択できなくなる。即ち、図１２では、ＤＩＮのエッジＥＤから例えば３個だけずれたエッジを持つクロックをＳＣＬＫとして選択していたが、図１３（Ａ）の場合にはこのような選択手法を採用しても適切なＳＣＬＫを得ることができない。
【０１２０】
従って、このような事態を防ぐために、多相クロックの数Ｎは、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］の関係式を満たすものであることが望ましい。
【０１２１】
一方、多相クロックの数を５個よりも少なくして３個（５の次の奇数）にした場合には、図１３（Ｂ）に示すようになる。
【０１２２】
この場合、ＤＩＮのエッジＥＤから例えば２個だけずれたエッジを持つクロックをＳＣＬＫとして選択すれば、図１３（Ｂ）のＥ１ではＣＬＫ２が選択され、Ｅ２ではＣＬＫ０が選択されることになる。
【０１２３】
しかしながら、図１３（Ｂ）では、ＤＩＮのエッジＥＤから２個だけずれたエッジを持つクロックしか選択できず、３個或いは４個ずれたエッジを持つクロックを選択することはできない。従って、選択できるクロックの選択枝の範囲が狭いという欠点がある。
【０１２４】
これに対して図１２では、ＤＩＮのエッジＥＤから２〜４個ずれたエッジを持つクロックの選択が可能であるため、選択できるクロックの選択枝の範囲が広くなるという利点がある。
【０１２５】
従って、クロックの選択枝の範囲を広くするためには、多相クロックの数Ｎは、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）の関係式を満たしながら、その中で最も大きな数であることが望ましい。即ち、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］であることが望ましい。
【０１２６】
なお、図２のＨＳＰＬＬ２２が含む反転回路（差動出力コンパレータ）の段数が増えると、高い発振周波数を確保できないという問題がある。従って、ＨＳＰＬＬ２２の反転回路の出力を多相クロックＣＬＫ０〜Ｎとして利用する場合には、高い発振周波数を確保できる範囲でクロック数Ｎを大きな数にすることが望まれる。
【０１２７】
具体的には、Ｎ＝５とすれば、データのエッジから例えば２〜４個ずれたエッジを持つクロックをサンプリングクロックとして選択できるようになり、クロックの選択枝として十分な範囲の選択枝を確保できるようになる。
【０１２８】
一方、Ｎ＝５とすれば、ＨＳＰＬＬ２２の反転回路の段数を５段にすることができ、ＨＳＰＬＬ２２のＶＣＯ（発振回路）を高い周波数で発振させることができる。この結果、高周波数のサンプリングクロックを得ることが可能になる。
【０１２９】
１．６ クロックの選択
さて、本実施形態のサンプリングクロック生成回路で生成されたサンプリングクロックＳＣＬＫを直接に用いてデータＤＩＮをサンプリングする場合には、図１４（Ａ）に示すように、ＤＩＮのエッジ間の真ん中付近にエッジが位置するクロックをＳＣＬＫとして選択することが望ましい。
【０１３０】
例えば図１４（Ａ）のように５相のクロックＣＬＫ０〜４を用いる場合には、データＤＩＮのエッジＥＤから３個（設定数Ｍ）だけずれたエッジを有するクロックＣＬＫ３をサンプリングクロックＳＣＬＫとして選択する。
【０１３１】
このようにすれば、後段の回路がサンプリングクロックＳＣＬＫを用いてデータＤＩＮを保持する際に、十分なセットアップタイム、ホールドタイムを確保できるようになる。
【０１３２】
しかしながら、後段の回路が、サンプリングクロック生成回路からのサンプリングクロックＳＣＬＫを直接には用いずに、ＳＣＬＫに論理演算等を施した後のクロックであるＳＣＬＫ’を用いてデータＤＩＮを保持する場合がある。
【０１３３】
このような場合には図１４（Ｂ）に示すように、ＳＣＬＫに施される論理演算を原因とする素子遅延により、ＳＣＬＫ’のエッジＥＳ’の位置がＳＣＬＫのエッジＥＳの位置よりも遅延する場合がある。
【０１３４】
従って、このような場合には図１４（Ｂ）に示すように、信号遅延を考慮して、データＤＩＮのエッジＥＤから例えば２個だけずれたエッジを有するクロックＣＬＫ２をＳＣＬＫとして選択するようにする。そして、後段の回路は、このＳＣＬＫに論理演算等を施した後のクロックであるＳＣＬＫ’を用いてデータＤＩＮを保持する。このようにすれば、後段の回路は、ＤＩＮを保持する際に、十分なセットアップタイム、ホールドタイムを確保できるようになる。
【０１３５】
このように、ＤＩＮのエッジＥＤからずらす個数Ｍは、後段の回路の構成に応じて可変に設定できることが望ましい。
【０１３６】
なお、ＳＣＬＫ’によりデータＤＩＮを適正にサンプリングできるように、ＤＩＮの方を遅延素子により遅延させて後段の回路に出力するようにしてもよい。
【０１３７】
図１５に後段の回路であるエラスティシティバッファ１２の構成例を示す。なお、エラスティシティバッファ１２は、図１のＨＳ回路４１０に含まれる回路であり、判断回路６０、バッファ６４、セレクタ６６は図１の例えばデータハンドラ回路４００に含まれる回路である。
【０１３８】
エラスティシティバッファ１２は、データ保持レジスタ５０（データ保持手段）、データステータスレジスタ５２（データステータス保持手段）、書き込みパルス生成回路５４（書き込みパルス生成手段）を含む。
【０１３９】
ここでデータ保持（ホールド）レジスタ５０は、シリアルデータＤＩＮを受け、これを保持する３２ビット幅のレジスタである。
【０１４０】
データステータスレジスタ５２は、データ保持レジスタ５０の各ビットのデータのステータスを保持する３２ビット幅のレジスタである。
【０１４１】
書き込みパルス生成回路５４は、３２ビット幅の書き込みパルス信号ＷＰ［０：３１］を生成し、データ保持レジスタ５０、データステータスレジスタ５２に出力する回路である。
【０１４２】
ここで、書き込みパルス信号ＷＰ［０：３１］は、その各パルスが、サンプリングクロックＳＣＬＫの３２クロックサイクル毎（広義にはＫクロックサイクル毎）に周期的にアクティブになると共に、各パルスがアクティブになる期間が１クロックサイクルずつ互いにずれている信号である。データ保持レジスタ５０は、この書き込みパルス信号ＷＰ［０：３１］に基づいて、各ビットのデータを保持する。同様にデータステータスレジスタ５２も、この書き込みパルス信号ＷＰ［０：３１］に基づいて、各ビットのデータのステータスを保持する。
【０１４３】
判断回路６０（判断手段）は、データ保持レジスタ５０に保持されるデータが有効（ｖａｌｉｄ）か否かを、複数のビット（例えば８ビット）で構成されるデータセル単位で判断する回路であり、内蔵するステートマシーン６２に従って動作する。
【０１４４】
より具体的には、判断回路６０は、データ保持レジスタ５０の各データセルが有効か否かを示す４ビット幅の信号ＶＡＬＩＤ［０：３］や、データ保持レジスタ５０のオーバフロー時にアクティブになる信号ＯＶＦＬＯＷを、データステータスレジスタ５２から受ける。
【０１４５】
そして、各データセルが有効か否かを判断し、有効なデータセルを選択するための信号ＳＥＬをセレクタ６６に出力する。また、データステータスレジスタ５２に保持されているデータステータスを、データセル単位でクリアするための信号ＳＴＲＢ［０：３］をデータステータスレジスタ５２に出力する。更に、ＨＳモードでのパケット受信終了時にアクティブになる信号ＴＥＲＭやＨＳモードでの受信動作をイネーブルにする信号ＨＳＥＮＢをエラスティシティバッファ１２に出力する。
【０１４６】
バッファ６４は、データ保持レジスタ５０からの３２ビット幅のパラレルデータＤＰＡ［０：３１］を受け、６０ＭＨｚのクロックＰＣＬＫで同期化しバッファリングしたデータＤＢＵＦ［０：３１］をセレクタ６６に出力する。
【０１４７】
セレクタ６６（出力手段）は、判断回路６０からの信号ＳＥＬに基づいて、バッファ６４からのデータＤＢＵＦ［０：３１］から、有効なデータセルのデータを選択し、８ビット幅のデータＤＯＵＴ［０：７］として出力する。
【０１４８】
図１５のエラスティシティバッファ１２では、データ保持レジスタ５０でのデータの保持に、サンプリングクロック生成回路からのＳＣＬＫではなく、書き込みパルス生成回路５４からの書き込みパルス信号ＷＰ［０：３１］を用いている。即ち、ＳＣＬＫに論理演算等を施して生成されたＷＰ［０：３１］を用いてデータを保持している。従って、図１４（Ａ）、（Ｂ）で説明したように、書き込みパルス生成回路５４での素子遅延を考慮して設定数Ｍを決め、クロックを選択することが望ましい。
【０１４９】
１．７ 回路配置
図１６に、図５の反転回路ＤＣＰ０〜４（差動出力コンパレータ）、バッファ回路ＳＣＰ０〜４（シングルエンド出力コンパレータ）と図４のバッファ回路ＢＦ００〜０４、ＢＦ２０〜２４、ＢＦ１０〜１４の配置例を示す。
【０１５０】
図１６では、反転回路ＤＣＰ０〜４を、帰還ラインＦＬ（図５の帰還ラインペアＦＬＡ、ＦＬＢ）に平行な行ＬＮ１（第１の行）に沿って配置する一方で、バッファ回路ＳＣＰ０〜４を、ＦＬに平行ではあるがＬＮ１とは異なる行ＬＮ２（第２の行）に沿って配置している。このようにすれば、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４を同一の行に沿って配置する手法に比べて、帰還ラインＦＬの長さを短くでき、帰還ラインＦＬの寄生容量を小さくできる。従って、高い周波数のクロックを得ることが可能になると共に、多相のクロック間の位相差（信号遅延値の差）を同等（均等）にできるようになる。
【０１５１】
また図１６では、帰還ラインＦＬを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置している。これにより、反転回路ＤＣＰ４とバッファ回路ＳＣＰ４を接続するためのラインを、帰還ラインＦＬで代用できるようになり、反転回路ＤＣＰ４の出力に余分な寄生容量が付加されるのを防止できる。
【０１５２】
また図１６では、ダミーラインＤＬ（ＤＬＡ０〜３、ＤＬＢ０〜３）を設けると共に、ダミーラインＤＬ及び帰還ラインＦＬを、反転回路ＤＣＰ０〜４とバッファ回路ＳＣＰ０〜４の間の領域に配置している。これにより、反転回路ＤＣＰ０〜４の出力に寄生する容量を同等にでき、ほぼ同一の位相差（信号遅延差）で順次ずれて行く多相のクロックを生成できるようになる。
【０１５３】
より具体的には図１７に示すように、各反転回路ＤＣＰ０〜３の出力に対して、最終段の反転回路ＤＣＰ４の出力に接続される帰還ラインＦＬＡ、ＦＬＢ（図１６のＦＬに相当）の寄生容量と同等（ほぼ同等の場合を含む）の寄生容量を有するダミーラインＤＬＡ０〜３、ＤＬＢ０〜３（図１６のＤＬに相当）を設けている。即ち、帰還ラインＦＬＡ、ＦＬＢ（帰還ラインペア）とほぼ同じ長さ（太さも同じ）のダミーラインＤＬＡ０〜３、ＤＬＢ０〜３（ダミーラインペア）を帰還ラインＦＬＡ、ＦＬＢと平行に配置している。
【０１５４】
このようなダミーラインＤＬＡ０〜３、ＤＬＢ０〜３を反転回路ＤＣＰ０〜３に接続することで、反転回路ＤＣＰ０〜３の出力に寄生する容量（配線容量）と反転回路ＤＣＰ４の出力に寄生する容量を同等にすることができる。これにより、多相クロック間の位相差を同等にできるようになり、ほぼ同一の位相差（信号遅延差）で順次ずれて行く多相クロックを生成できる。これにより、例えば、この多相クロックを利用して、データのサンプリングクロックを生成する場合に、Ｄフリップフロップのセットアップタイムやホールドタイムを最大限に確保できる。この結果、データのサンプリングエラーやホールドエラーが生じるのを防止でき、データを適正にサンプリングできるクロックを生成できるようになる。
【０１５５】
さて本実施形態では図１８に示すように、多相クロック生成回路２２（図２のＨＳＰＬＬ）が生成した多相のクロックＣＬＫ０〜４（第１〜第Ｎのクロック）を用いて、サンプリングクロック生成回路１０（図２のＨＳＤＬＬ回路）が、データＤＩＮをサンプリングするためのサンプリングクロックＳＣＬＫを生成している。
【０１５６】
この場合に本実施形態では、クロックＣＬＫ０〜４のライン（図１６のバッファ回路ＢＦ１０〜１４の出力に接続されるライン）に寄生する容量が同等（ほぼ同等の場合を含む）になるように、ＣＬＫ０〜４のラインを配線している。
【０１５７】
具体的には、図１８の多相クロック生成回路２２側でのＣＬＫ０〜４のラインの配線（Ｈ１に示す部分での配線）を、例えば図１９に示すような配線にしている。即ち図１９では、多相クロック生成回路２２側でのクロックＣＬＫ０〜４のラインの長さが同等（ほぼ同等を含む）になるように、これらの各ラインをわざと屈曲させている。このようにすることで、多相クロック生成回路２２の出力端子（図１８のＨ２）までの部分において、ＣＬＫ０〜４のラインの寄生容量が同等になることを保証できる。
【０１５８】
また本実施形態では、図１８において、多相クロック生成回路２２の出力端子（Ｈ２に示す部分）からサンプリングクロック生成回路１０の入力端子（Ｈ３に示す部分）までの部分において、ＣＬＫ０〜４のラインの寄生容量が同等になるようにＣＬＫ０〜４を配線している。即ち、このＨ２からＨ３の部分においてのＣＬＫ０〜４の長さを同等にしている。
【０１５９】
更に本実施形態では、図１８のサンプリングクロック生成回路１０側でのＣＬＫ０〜４のラインの配線（Ｈ４に示す部分）を、例えば図２０に示すような配線にしている。
【０１６０】
即ち図２０では、サンプリングクロック生成回路１０の入力端子（Ｈ３に示す部分）からＤフリップフロップＤＦＢ０〜４（図９参照）のＤ端子ＤＴ０〜４までのＣＬＫ０〜４のラインの長さが同等になるようにしている。
【０１６１】
より具体的には図２０に示すように、データＤＩＮをクロックＣＬＫ０〜４で保持するＤフリップフロップＤＦＢ０〜４（第１〜第Ｎの保持回路）を、ＣＬＫ０〜４のラインに平行な行ＬＮ３に沿って配置する。
【０１６２】
そして、クロックＣＬＫ０〜４のラインを、折り返し地点ＴＰＴ０〜４（第１〜第Ｎの折り返し地点）で反対方向に折り返した後に、ＤフリップフロップＤＦＢ０〜４のＤ端子ＤＴ０〜４（ＤＦＢ０〜４の入力）に接続する。この場合に本実施形態では、これらの折り返し地点ＴＰＴ０〜４を、ＣＬＫ０〜４のラインに寄生する容量が互いに同等になる場所に設けている。
【０１６３】
このようにすることで、サンプリングクロック生成回路１０側でのＣＬＫ０〜４のラインの寄生容量が、互いに同等になることを保証できるようになる。
【０１６４】
特に、図２０に示すように折り返し地点ＴＰＴ０〜４でＣＬＫ０〜４を折り返してＤＦＢ０〜４に入力する配線手法によれば、ラインの折り返し回数についてもＣＬＫ０〜４間で同等（例えば折り返し回数＝１）にできる。これにより、ＣＬＫ０〜４のラインに寄生する容量の差を、更に小さくすることが可能になる。
【０１６５】
２．電子機器
次に、本実施形態のデータ転送制御装置を含む電子機器の例について説明する。
【０１６６】
例えば図２１（Ａ）に電子機器の１つであるプリンタの内部ブロック図を示し、図２２（Ａ）にその外観図を示す。ＣＰＵ（マイクロコンピュータ）５１０はシステム全体の制御などを行う。操作部５１１はプリンタをユーザが操作するためのものである。ＲＯＭ５１６には、制御プログラム、フォントなどが格納され、ＲＡＭ５１７はＣＰＵ５１０のワーク領域として機能する。ＤＭＡＣ５１８は、ＣＰＵ５１０を介さずにデータ転送を行うためのＤＭＡコントローラである。表示パネル５１９はプリンタの動作状態をユーザに知らせるためのものである。
【０１６７】
ＵＳＢを介してパーソナルコンピュータなどの他のデバイスから送られてきたシリアルの印字データは、データ転送制御装置５００によりパラレルの印字データに変換される。そして、変換後のパラレル印字データは、ＣＰＵ５１０又はＤＭＡＣ５１８により、印字処理部（プリンタエンジン）５１２に送られる。そして、印字処理部５１２においてパラレル印字データに対して所与の処理が施され、プリントヘッダなどからなる印字部（データの出力処理を行う装置）５１４により紙に印字されて出力される。
【０１６８】
図２１（Ｂ）に電子機器の１つであるスキャナの内部ブロック図を示し、図２２（Ｂ）にその外観図を示す。ＣＰＵ５２０はシステム全体の制御などを行う。操作部５２１はスキャナをユーザが操作するためのものである。ＲＯＭ５２６には制御プログラムなどが格納され、ＲＡＭ５２７はＣＰＵ５２０のワーク領域として機能する。ＤＭＡＣ５２８はＤＭＡコントローラである。
【０１６９】
光源、光電変換器などからなる画像読み取り部（データの取り込み処理を行う装置）５２２により原稿の画像が読み取られ、読み取られた画像のデータは画像処理部（スキャナエンジン）５２４により処理される。そして、処理後の画像データは、ＣＰＵ５２０又はＤＭＡＣ５２８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルの画像データをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１７０】
図２１（Ｃ）に電子機器の１つであるＣＤ−ＲＷドライブの内部ブロック図を示し、図２２（Ｃ）にその外観図を示す。ＣＰＵ５３０はシステム全体の制御などを行う。操作部５３１はＣＤ−ＲＷをユーザが操作するためのものである。ＲＯＭ５３６には制御プログラムなどが格納され、ＲＡＭ５３７はＣＰＵ５３０のワーク領域として機能する。ＤＭＡＣ５３８はＤＭＡコントローラである。
【０１７１】
レーザ、モータ、光学系などからなる読み取り＆書き込み部（データの取り込み処理を行う装置又はデータの記憶処理を行うための装置）５３３によりＣＤ−ＲＷ５３２から読み取られたデータは、信号処理部５３４に入力され、エラー訂正処理などの所与の信号処理が施される。そして、信号処理が施されたデータが、ＣＰＵ５３０又はＤＭＡＣ５３８によりデータ転送制御装置５００に送られる。データ転送制御装置５００は、このパラレルのデータをシリアルデータに変換し、ＵＳＢを介してパーソナルコンピュータなどの他のデバイスに送信する。
【０１７２】
一方、ＵＳＢを介して他のデバイスから送られてきたシリアルのデータは、データ転送制御装置５００によりパラレルのデータに変換される。そして、このパラレルデータは、ＣＰＵ５３０又はＤＭＡＣ５３８により信号処理部５３４に送られる。そして、信号処理部５３４においてこのパラレルデータに対して所与の信号処理が施され、読み取り＆書き込み部５３３によりＣＤ−ＲＷ５３２に記憶される。
【０１７３】
なお、図２１（Ａ）、（Ｂ）、（Ｃ）において、ＣＰＵ５１０、５２０、５３０の他に、データ転送制御装置５００でのデータ転送制御のためのＣＰＵを別に設けるようにしてもよい。
【０１７４】
本実施形態のデータ転送制御装置を電子機器に用いれば、ＵＳＢ２．０におけるＨＳモードでのデータ転送が可能になる。従って、ユーザがパーソナルコンピュータなどによりプリントアウトの指示を行った場合に、少ないタイムラグで印字が完了するようになる。また、スキャナへの画像取り込みの指示の後に、少ないタイムラグで読み取り画像をユーザは見ることができるようになる。また、ＣＤ−ＲＷからのデータの読み取りや、ＣＤ−ＲＷへのデータの書き込みを高速に行うことができるようになる。
【０１７５】
また、本実施形態のデータ転送制御装置を電子機器に用いれば、製造コストが安い通常の半導体プロセスでデータ転送制御装置のＩＣを製造できるようになる。従って、データ転送制御装置の低コスト化を図れ、電子機器の低コスト化も図れるようになる。また、データ転送制御の中で高速で動作する部分を少なくすることができるため、データ転送の信頼性を向上でき、電子機器の信頼性も向上できるようになる。
【０１７６】
なお本実施形態のデータ転送制御装置を適用できる電子機器としては、上記以外にも例えば、種々の光ディスクドライブ（ＣＤ−ＲＯＭ、ＤＶＤ）、光磁気ディスクドライブ（ＭＯ）、ハードディスクドライブ、ＴＶ、ＶＴＲ、ビデオカメラ、オーディオ機器、電話機、プロジェクタ、パーソナルコンピュータ、電子手帳、ワードプロセッサなど種々のものを考えることができる。
【０１７７】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１７８】
例えば、本発明のデータ転送制御装置の構成は、図１に示す構成に限定されるものではない。
【０１７９】
また、エッジ検出手段（エッジ検出回路）、クロック選択手段（クロック選択回路）の構成も図７に示す構成に限定されるものではない。例えば、エッジ検出手段は、少なくとも、データのエッジを検出し、そのエッジ検出情報をクロック選択手段に出力できるような構成であればよい。
【０１８０】
また、反転回路、バッファ回路、帰還ライン、ダミーライン、クロックラインの配置手法も、図１６〜図２０で説明した手法に限定されるものではなく、これらと均等な種々の変形実施が可能である。
【０１８１】
また、多相クロックの数Ｎも５個に限定されるものではない。例えば、サンプリングクロック生成回路の製造に使用する半導体プロセスが最新のプロセスである場合には、セットアップタイムＴＳ、ホールドタイムＴＨも短くできる。従って、この場合には、クロック数Ｎを５よりも大きくすることができる。
【０１８２】
また、本発明は、ＵＳＢ２．０でのデータ転送に適用されることが特に望ましいが、これに限定されるものではない。例えばＵＳＢ２．０と同様の思想に基づく規格やＵＳＢ２．０を発展させた規格におけるデータ転送にも本発明は適用できる。
【図面の簡単な説明】
【図１】本実施形態のデータ転送制御装置の構成例を示す図である。
【図２】本実施形態のサンプリングクロック生成回路の構成例を示す図である。
【図３】図３（Ａ）、（Ｂ）は、本実施形態の動作について説明するためのタイミング波形図である。
【図４】ＨＳＰＬＬの構成例を示す図である。
【図５】ＶＣＯの構成例を示す図である。
【図６】図６（Ａ）、（Ｂ）は、差動出力コンパレータ（反転回路）の構成例を示す図である。
【図７】反転回路の構成例を示す図である。
【図８】シングルエンド出力コンパレータ（バッファ回路）の構成例を示す図である。
【図９】エッジ検出回路、クロック選択回路の構成例を示す図である。
【図１０】本実施形態の動作について説明するためのタイミング波形図である。
【図１１】本実施形態の動作について説明するためのタイミング波形図である。
【図１２】クロック数Ｎの設定手法について説明するための図である。
【図１３】図１３（Ａ）、（Ｂ）も、クロック数Ｎの設定手法について説明するための図である。
【図１４】図１４（Ａ）、（Ｂ）は、クロックの選択手法（Ｍの設定手法）について説明するための図である。
【図１５】エラスティシティバッファの構成例を示す図である。
【図１６】反転回路ＤＣＰ０〜４、バッファ回路ＳＣＰ０〜４の配置手法について説明するための図である。
【図１７】反転回路とバッファ回路の間の領域に帰還ライン及びダミーラインを配置する手法について説明するための図である。
【図１８】クロックラインの配線手法について説明するための図である。
【図１９】多相クロック生成回路（ＨＳＰＬＬ）側でのクロックラインの配線手法について説明するための図である。
【図２０】サンプリングクロック生成回路（ＨＳＤＬＬ回路）側でのクロックラインの配線手法について説明するための図である。
【図２１】図２１（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の内部ブロック図の例である。
【図２２】図２２（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
ＤＣＰ０〜４ 差動出力コンパレータ（反転回路）
ＳＣＰ０〜４ シングルエンド出力コンパレータ（バッファ回路）
ＦＬ、ＦＬＡ、ＦＬＢ 帰還ライン
ＤＬ、ＤＬＡ０〜３、ＤＬＢ０〜３ ダミーライン
ＴＰＴ０〜４ 折り返し地点
１０ ＨＳＤＬＬ回路
１２ エラスティシティバッファ
２０ 発振回路
２２ ＨＳＰＬＬ
２４ ＦＳＰＬＬ
５０ データ保持レジスタ（データ保持手段）
５２ データステータスレジスタ（データステータス保持手段）
５４ 書き込みパルス生成回路（書き込みパルス生成手段）
６０ 判断回路（判断手段）
６２ ステートマシーン
６４ バッファ
６６ セレクタ（出力手段）
７０ エッジ検出回路（エッジ検出手段）
７２ クロック選択回路（クロック選択手段）
８０ 位相比較器
８２ チャージポンプ回路
８４ フィルタ回路
８６ ＶＣＯ（発振手段）
８８ 分周器
４００ データハンドラ回路
４１０ ＨＳ回路
４２０ ＦＳ回路
４３０ アナログフロントエンド回路
４４０ クロック生成回路
４５０ クロック制御回路
Claims (14)
- データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、
周波数が同一で位相が互いに異なる第１〜第Ｎのクロックのエッジの中のいずれのエッジ間にデータのエッジがあるかを検出するエッジ検出手段と、
前記エッジ検出手段でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含み、
前記エッジ検出手段が、
データを第１のクロックで保持する第１の保持手段と・・・・データを第Ｊ（１＜Ｊ＜Ｎ）のクロックで保持する第Ｊの保持手段と・・・・データを第Ｎのクロックで保持する第Ｎの保持手段と、
第１、第２の保持手段に保持されたデータに基づいて、第１、第２のクロックのエッジ間にデータのエッジがあるか否かを検出する第１の検出手段と・・・・第Ｊ、第Ｊ＋１の保持手段に保持されたデータに基づいて、第Ｊ、第Ｊ＋１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｊの検出手段と・・・・第Ｎ、第１の保持手段に保持されたデータに基づいて、第Ｎ、第１のクロックのエッジ間にデータのエッジがあるか否かを検出する第Ｎの検出手段とを含み、
前記クロック選択手段が、
前記第１〜第Ｎの検出手段でのエッジ検出情報に基づいて、前記第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力し、
前記第１〜第Ｎの保持手段のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とするサンプリングクロック生成回路。 - 請求項１において、
クロック数Ｎを、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とするサンプリングクロック生成回路。 - 請求項１又は２において、
前記クロック選択手段が、
データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とするサンプリングクロック生成回路。 - 請求項３において、
生成されたサンプリングクロックに基づいてデータを保持する手段のセットアップタイム、ホールドタイムが確保される数に前記設定数Ｍが設定されていることを特徴とするサンプリングクロック生成回路。 - データをサンプリングするためのクロックを生成するサンプリングクロック生成回路であって、
データのエッジを検出するエッジ検出手段と、
前記エッジ検出手段でのエッジ検出情報に基づいて、周波数が同一で位相が互いに異なる第１〜第Ｎのクロックの中からいずれかのクロックを選択し、選択したクロックをサンプリングクロックとして出力するクロック選択手段とを含み、
前記エッジ検出手段が、第１〜第Ｎのクロックの中のいずれかのクロックでデータを保持する少なくとも１つの保持手段を含み、
前記エッジ検出手段が含む前記保持手段のセットアップタイムをＴＳ、ホールドタイムをＴＨ、第１〜第Ｎのクロックの周期をＴとした場合に、第１〜第Ｎのクロックのクロック数Ｎを、Ｎ≦［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とするサンプリングクロック生成回路。 - 請求項５において、
クロック数Ｎを、Ｎ＝［Ｔ／（ＴＳ＋ＴＨ）］（［Ｘ］はＸを越えない最大の整数）としたことを特徴とするサンプリングクロック生成回路。 - 請求項５又は６において、
前記クロック選択手段が、
データのエッジから所与の設定数Ｍだけずれたエッジを有するクロックを第１〜第Ｎのクロックの中から選択し、選択したクロックをサンプリングクロックとして出力することを特徴とするサンプリングクロック生成回路。 - 請求項７において、
生成されたサンプリングクロックに基づいてデータを保持する手段のセットアップタイム、ホールドタイムが確保される数に前記設定数Ｍが設定されていることを特徴とするサンプリングクロック生成回路。 - 請求項１乃至８のいずれかにおいて、
発振周波数が可変に制御される発振手段を有し、発振手段により生成されるクロックをベースクロックに位相同期させるＰＬＬ回路を含み、
前記発振手段が含む奇数段の第１〜第Ｎの反転回路の出力に基づいて、前記第１〜第Ｎのクロックが生成されることを特徴とするサンプリングクロック生成回路。 - 請求項９において、
前記第１〜第Ｎのクロック間の位相差が同等になるように、前記第１〜第Ｎの反転回路の配置及び前記第１〜第Ｎの反転回路の出力ラインの配線の少なくとも一方が行われることを特徴とするサンプリングクロック生成回路。 - 請求項９又は１０において、
前記第１〜第Ｎのクロックのラインに寄生する容量が同等になるように、前記第１〜第Ｎのクロックのラインが配線されることを特徴とするサンプリングクロック生成回路。 - バスを介したデータ転送のためのデータ転送制御装置であって、
請求項１乃至１１のいずれかのサンプリングクロック生成回路と、
前記サンプリングクロック生成回路で生成されたサンプリングクロックに基づいてデータを保持し、保持されたデータに基づいて、データ転送のための所与の処理を行う回路と、
を含むことを特徴とするデータ転送制御装置。 - 請求項１２において、
ＵＳＢ（Universal Serial Bus)の規格に準拠したデータ転送を行うことを特徴とするデータ転送制御装置。 - 請求項１２又は１３のデータ転送制御装置と、
前記データ転送制御装置及び前記バスを介して転送されるデータの出力処理又は取り込み処理又は記憶処理を行う装置と、
を含むことを特徴とする電子機器。
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