JP2010016905A - 高速シリアルインターフェース回路及び電子機器 - Google Patents
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Abstract
【課題】クロック非転送時の不安定な動作を防止できる高速シリアルインターフェース回路及びこれを含む電子機器を提供すること。
【解決手段】高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、シリアル/パラレル変換回路40を少なくとも有するロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80、出力マスク回路90を含む。クロック検出回路80は、クロックレシーバ回路20からの受信クロックCKINと自走クロック生成回路70からの自走クロックOSCKを比較し、差動クロック信号線を介してクロックが転送されているか否かを検出する。出力マスク回路90は、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック30の出力信号RT、RCKを、後段の回路に伝達されないようにマスクする。
【選択図】図1
【解決手段】高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、シリアル/パラレル変換回路40を少なくとも有するロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80、出力マスク回路90を含む。クロック検出回路80は、クロックレシーバ回路20からの受信クロックCKINと自走クロック生成回路70からの自走クロックOSCKを比較し、差動クロック信号線を介してクロックが転送されているか否かを検出する。出力マスク回路90は、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック30の出力信号RT、RCKを、後段の回路に伝達されないようにマスクする。
【選択図】図1
Description
本発明は、高速シリアルインターフェース回路及び電子機器に関する。
近年、EMIノイズの低減などを目的としたインターフェースとしてLVDS(Low Voltage Differential Signaling)などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。
このような高速シリアル転送の従来技術としては例えば特許文献1に開示される技術がある。また高速シリアル転送のケーブルが外された場合におけるレシーバ回路の出力を安定化させる従来技術としては、例えば特許文献2に開示される技術がある。
しかしながら、特許文献2の従来技術では、レシーバ回路の出力の安定化を図るために、差動信号線(シリアルバス)とは別の信号ラインを設ける必要がある。このため、トランスミッタ回路とレシーバ回路の間の信号線の本数が増加してしまうという問題がある。
また、これらの従来技術では、高速シリアルインターフェース回路におけるトランジスタ特性の経時特性変化であるトランジスタの負バイアス温度不安定性(NBTI:Negative Bias Temperature Instability)及びホットキャリアによる特性変動の低減については、何ら提案されていなかった。
本発明に係る幾つかの態様によれば、クロック非転送時の不安定な動作を防止できる高速シリアルインターフェース回路及びこれを含む電子機器を提供できる。
本発明は、差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル/パラレル変換回路を少なくとも有するロジック回路ブロックと、自走クロックを生成して出力する自走クロック生成回路と、前記クロックレシーバ回路からの前記受信クロックと前記自走クロック生成回路からの前記自走クロックを比較し、前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路と、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合に、前記ロジック回路ブロックの出力信号を、後段の回路に伝達されないようにマスクする出力マスク回路とを含む高速シリアルインターフェース回路に関係する。
本発明によれば、自走クロック生成回路が自走クロックを出力し、クロック検出回路が、自走クロックとクロックレシーバ回路からの受信クロックを比較して、差動クロック信号線でのクロックの転送・非転送を検出する。そしてクロックの非転送が検出されると、出力マスク回路が、ロジック回路ブロックからの出力信号を後段の回路に伝達されないようにマスクする。このようにすれば、差動信号線でのクロックの非転送時に不安定な出力信号が後段の回路に伝達されないようになり、クロック非転送時の不安定な動作を防止できる。
また本発明では、前記クロック検出回路は、前記受信クロックの周波数と、前記自走クロックの周波数を比較し、前記受信クロックの周波数の方が前記自走クロックの周波数よりも低い場合に、前記差動クロック信号線を介してクロックが転送されていないと判定してもよい。
このようにすれば、自走クロックと受信クロックの周波数を比較するだけで、クロックの非転送を検出できるようになり、クロック検出回路の回路構成を簡素化できる。
また本発明では、前記自走クロック生成回路は、前記自走クロックの周波数をFCとし、前記差動クロック信号線でのクロックの周波数範囲の最小周波数をFLとし、最大周波数をFHとした場合に、FC<FLに設定された周波数FCの前記自走クロックを生成して出力してもよい。
このようにすれば、クロック周波数範囲FL〜FH内ではない周波数の信号がクロック信号線に現れた場合に、この信号をノイズ等に基づき生成された信号と見なして、差動クロック信号線でのクロックの非転送を判定できるようになる。
また本発明では、前記クロックレシーバ回路は、前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力してもよい。
本発明によれば、差動クロック信号線でのクロックの非転送が検出されると、自走クロック生成回路からの自走クロックが、受信クロックの代わりにロジック回路ブロックに入力される。従って、差動クロック信号線でのクロックが、長時間、非転送状態のままになった場合にも、自走クロックが擬似的なクロックとしてロジック回路ブロックに供給されるようになる。これにより、ロジック回路ブロックのトランジスタの経時変化等を低減でき、信頼性の向上等を図れる。
また本発明では、前記データレシーバ回路は、前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていなことが検出された場合には前記受信シリアルデータの代わりに前記自走クロックを前記ロジック回路ブロックに出力してもよい。
本発明によれば、差動クロック信号線でのクロックの非転送が検出されると、自走クロック生成回路からの自走クロックが、受信シリアルデータの代わりにロジック回路ブロックに入力される。従って、差動データ信号線でのデータが、長時間、非転送状態のままになった場合にも、自走クロックが擬似的な受信シリアルデータとしてロジック回路ブロックに供給されるようになる。これにより、ロジック回路ブロックのトランジスタの経時変化等を低減でき、信頼性の向上等を図れる。
また本発明では、前記受信クロックの周波数を検出し、前記受信クロックの周波数が所与の周波数FMよりも高くなった場合に、前記自走クロック生成回路の動作停止信号をアクティブにする周波数検出回路を含んでもよい。
このようにすれば、受信クロックの周波数が高くなった場合に、自走クロック生成回路の動作が停止するようになるため、自走クロック生成回路で生成される自走クロックが高速シリアル転送に及ぼす悪影響を低減できる。
また本発明では、前記クロック検出回路は、前記自走クロックの周波数に応じた時定数で、第1のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含んでもよい。
このようにすれば、チャージ・ポンプノードの電圧を検出するだけで、自走クロックの周波数と受信クロックの周波数を比較できるようになり、簡素で小規模な回路構成のクロック検出回路を実現できる。
また本発明では、前記放電回路は、第2のキャパシタが接続される第1の中間ノードと第1の電源との間に設けられ、前記受信クロックが第1の電圧レベルである場合にオンになる第1導電型の第1のトランジスタと、前記チャージ・ポンプノードと前記第1の中間ノードとの間に設けられ、前記受信クロックが第2の電圧レベルである場合にオンになる第1導電型の第2のトランジスタを含み、前記充電回路は、第3のキャパシタが接続される第2の中間ノードと前記チャージ・ポンプノードとの間に設けられ、前記自走クロックが第2の電圧レベルである場合にオンになる第2導電型の第3のトランジスタと、第2の電源と前記第2の中間ノードとの間に設けられ、前記自走クロックが第1の電圧レベルである場合にオンになる第2導電型の第4のトランジスタを含んでもよい。
このようにすれば、第1〜第4のトランジスタや第1、第2のキャパシタなどを設けるだけで、放電回路と充電回路を実現でき、小規模化な回路構成のクロック検出回路を実現できる。
また本発明では、前記電圧検出回路はシュミットトリガ回路により構成されてもよい。
このようにすれば、ノイズ等を原因とするグリッジが検出信号に発生しないようになり、誤動作を防止できる。
また本発明では、前記差動クロック信号線を構成する第1、第2のクロック信号線のハイインピーダンス状態を検出するハイインピーダンス状態検出回路を含み、前記出力マスク回路は、前記第1、第2のクロック信号線のハイインピーダンス状態が検出された場合に、前記ロジック回路ブロックの前記出力信号をマスクしてもよい。
このようにすれば、クロックの非転送時のみならず、クロック信号線がハイインピーダンス状態になった場合にも、ロジック回路ブロックの出力信号をマスクでき、後段の回路の誤動作を防止できる。
また本発明では、前記ハイインピーダンス状態検出回路は、前記第1のクロック信号線に接続される第1のプルアップ抵抗と、前記第2のクロック信号線に接続される第2のプルアップ抵抗と、前記クロックレシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2のクロック信号線の電圧が、前記最大電圧VHよりも高くなったか否かを検出する電圧検出回路を含み、前記出力マスク回路は、前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクしてもよい。
このように第1、第2のクロック信号線の電圧が最大電圧VHよりも高い場合には、クロックが転送されている状態ではないと判断できる。そして第1、第2のクロック信号線の非駆動状態では、第1、第2のクロック信号線は第1、第2のプルアップ抵抗によりプルアップされているため、このプルアップされた電圧を電圧検出回路により検出することで、第1、第2のクロック信号線のハイインピーダンス状態を検出できる。
また本発明では、前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなったか否かを検出する第2の電圧検出回路を含み、前記出力マスク回路は、前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクしてもよい。
このようにすれば、第1、第2のクロック信号線がハイインピーダンス状態になった場合のみならず、第1、第2のクロック信号線が最小電圧VLよりも低い電圧に設定された場合にも、ロジック回路ブロックの出力信号をマスクして、後段の回路の誤動作を防止できるようになる。
また本発明では、前記ハイインピーダンス状態検出回路は、前記第1のクロック信号線に接続される第1のプルダウン抵抗と、前記第2のクロック信号線に接続される第2のプルダウン抵抗と、前記クロックレシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2のクロック信号線の電圧が、前記最小電圧VLよりも低くなったか否かを検出する電圧検出回路を含み、前記出力マスク回路は、前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクしてもよい。
このように第1、第2のクロック信号線の電圧が最小電圧VLよりも低い場合には、クロックが転送されている状態ではないと判断できる。そして第1、第2のクロック信号線の非駆動状態では、第1、第2のクロック信号線は第1、第2のプルダウン抵抗によりプルダウンされているため、このプルダウンされた電圧を電圧検出回路により検出することで、第1、第2のクロック信号線のハイインピーダンス状態を検出できる。
また本発明では、前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなったか否かを検出する第2の電圧検出回路を含み、前記出力マスク回路は、前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクしてもよい。
このようにすれば、第1、第2のクロック信号線がハイインピーダンス状態になった場合のみならず、第1、第2のクロック信号線が最大電圧VHよりも高い電圧に設定された場合にも、ロジック回路ブロックの出力信号をマスクして、後段の回路の誤動作を防止できるようになる。
また本発明は、上記のいずれかに記載の高速シリアルインターフェース回路と、前記高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスとを含む電子機器に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
1.第1の構成例
図1に本実施形態の高速シリアルインターフェース回路(データ転送制御装置、シリアルインターフェース回路)の第1の構成例を示す。この高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、ロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80、出力マスク回路90を含む。なお本実施形態の高速シリアルインターフェース回路は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図1に本実施形態の高速シリアルインターフェース回路(データ転送制御装置、シリアルインターフェース回路)の第1の構成例を示す。この高速シリアルインターフェース回路は、データレシーバ回路10、クロックレシーバ回路20、ロジック回路ブロック30、自走クロック生成回路70、クロック検出回路80、出力マスク回路90を含む。なお本実施形態の高速シリアルインターフェース回路は図1の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
データレシーバ回路10はシリアルデータを受信するためのレシーバ回路である。具体的には、差動データ信号線(広義には差動信号線、シリアルバス)を介して転送される差動信号(小振幅の差動信号)のシリアルデータDP、DMを受信し、受信シリアルデータDINを出力する。このデータレシーバ回路10は差動増幅器OPD(コンパレータ)を含み、この差動増幅器OPDは、DP、DMの差動信号を差動増幅して、例えばシングルエンド(CMOSレベル)の受信シリアルデータDINを出力する。
クロックレシーバ回路20はクロックを受信するためのレシーバ回路である。具体的には、差動クロック信号線(広義には差動信号線、シリアルバス)を介して転送される差動信号(小振幅の差動信号)のクロックCKP、CKMを受信し、受信クロックCKINを出力する。このクロックレシーバ回路20は差動増幅器OPCを含み、この差動増幅器OPCは、CKP、CKMの差動信号を差動増幅して、例えばシングルエンドの受信クロックCKINを出力する。
なお、データレシーバ回路10、クロックレシーバ回路20は、データ用やクロック用の専用のレシーバ回路である必要はなく、例えば高速シリアルインターフェース回路(マクロブロック)を含む集積回路装置の実装形態などに応じて、データレシーバ回路10をクロックレシーバ回路として用いたり、クロックレシーバ回路20をデータレシーバ回路として用いるようにしてもよい。
ロジック回路ブロック30(制御回路ブロック、リンク回路ブロック)は、高速シリアル転送の実行や制御を行うための回路ブロックであり、例えばシリアル/パラレル変換回路40やサンプリングクロック生成回路50やロジック回路60などを含むことができる。
シリアル/パラレル変換回路40(データサンプリング回路)は、受信シリアルデータDINをパラレルデータに変換するための回路である。具体的には、クロックレシーバ回路20からの受信クロックCKINにより生成されるサンプリングクロックSCKに基づいて、データレシーバ回路10からの受信シリアルデータDINをサンプリングして、パラレルデータに変換する。このシリアル/パラレル変換回路40は、例えばそのクロック端子にサンプリングクロックSCK(多相クロック)が入力され、そのデータ端子に受信シリアルデータDINが入力されるフリップフロップ回路などにより実現できる。
サンプリングクロック生成回路50はサンプリングクロックSCKを生成するための回路である。具体的には、クロックレシーバ回路20から受信クロックCKINを受け、受信シリアルデータDINをサンプリングするためのサンプリングクロックSCKを生成して出力する。このサンプリングクロック生成回路50は、例えば、多相のサンプリングクロックを生成するDLL(Delayed Locked Loop)回路などにより実現できる。
ロジック回路60は、シリアル/パラレル変換回路40からのパラレルデータや、サンプリングクロック生成回路50からのクロックに対して、種々のロジック処理(加工処理)を施すための回路であり、ロジック処理後のパラレルデータRTやクロックRCKを、後段の回路に出力する。このようなロジック処理としては、例えばパラレルデータの入れ替え処理や、パラレルデータのデータチャネルへのマッピングの変更処理や、クロックのデューティの調整処理などを想定できる。
自走クロック生成回路70は、外部から供給されるクロックではない自走のクロックOSCKを生成して出力する。具体的には、リングオシレータなどの自走の発振回路を内蔵し、電源投入後に開始する発振動作により、自走の発振クロックを生成する。また必要であれば、発振クロックを分周して、所望の周波数の自走クロックOSCKを出力する。
クロック検出回路80は、差動クロック信号線を介してクロックが転送されているか否かを検出するための回路である。具体的には、クロックレシーバ回路20からの受信クロックCKINと自走クロック生成回路70からの自走クロックOSCKを比較して、差動クロック信号線でのクロックの転送・非転送を検出する。そしてクロックが転送されていると判定した場合には、クロックの検出信号CKDETをアクティブ(例えばHレベル)にする。
更に具体的にはクロック検出回路80は、受信クロックCKINの周波数と自走クロックOSCKの周波数を比較する。そして受信クロックCKINの周波数の方が自走クロックOSCKの周波数よりも低い場合に、差動クロック信号線を介してクロックが転送されていないと判定し、検出信号CKDETを非アクティブ(例えばLレベル)にする。
出力マスク回路90は、ロジック回路ブロック30の出力信号RT(パラレルデータ)、RCK(クロック)のマスクを行う。具体的には、クロック検出回路80により、差動クロック信号線を介してクロックが転送されていないことが検出された場合に、ロジック回路ブロック30の出力信号RT、RCKを、後段の回路に伝達されないようにマスクする。
例えば出力マスク回路90は、AND回路ANB1、ANB2(論理積回路)を含み、ANB1、ANB2の第1の入力端子にはロジック回路ブロック30の出力信号RT、RCKが入力され、ANB1、ANB2の第2の入力端子には検出信号CKDETが入力される。従って、差動クロック信号線でのクロックの非転送が検出されて、検出信号CKDETがLレベル(非アクティブ)になると、AND回路ANB1、ANB2の出力信号RT’、RCK’はLレベルに固定される。これにより、ロジック回路ブロック30の出力信号RT、RCKはマスクされて、後段の回路に伝達されないようになる。
例えばクロックの非転送時にCKP、CKMの信号線が共にLレベル等に固定されると、クロックレシーバ回路20の差動増幅器OPCの非反転入力端子及び反転入力端子が共にLレベルに固定されてしまう。この場合、後述するようにCKP、CKMの信号線にプルアップ抵抗等を接続したとしても、トランスミッタ回路側の駆動能力が高いと、CKP、CKMの信号線の電圧がLレベル側に駆動されてしまう。そしてこのようにCKP、CKMの信号線がLレベルに固定された状態でCKP、CKMにノイズが重畳されると、差動増幅器OPCによりノイズが増幅されてクロックのように振る舞い、高速シリアルインターフェース回路やその後段の回路が誤動作してしまう事態が生じる。
一方、CKP、CKMの信号線に、小振幅の差動のクロック信号が存在しない場合には、クロックが転送されていない状況であり、このような状況では、高速シリアルインターフェース回路からの出力信号RT、RCKを後段の回路に出力することは望ましくなく、出力する必要もない。
そこで本実施形態では、このようなCKP、CKMのクロックの非転送時には、ロジック回路ブロック30の出力信号RT、RCK自体を、出力マスク回路90によりマスクしてしまう。このようにすれば、例えばCKP、CKMの信号線のノイズが増幅されてクロックのように振る舞い、高速シリアルインターフェース回路が予期しない動作を行った場合にも、不安定な出力信号RT、RCKは後段の回路には伝達されないようになる。別の言い方をすれば、CKP、CKMの信号線において小振幅の差動信号のクロックが転送されている時にだけ、出力信号RT、RCKが後段の回路に伝達されるようになる。従って、CKP、CKMのノイズ等に起因する誤動作の発生を効果的に防止できる。
そして本実施形態では、このようなクロックの転送・非転送の検出を、受信クロックCKINと自走クロックOSCKの比較により実現している。具体的にはCKINとOSCKの周波数の比較により実現している。
例えばクロックの転送・非転送の検出を、クロックの包絡線等を抽出することで検出する手法も考えられる。しかしながら、この手法によると、複雑な回路構成のアナログ回路が必要になり、回路の大規模化や消費電力の増加や回路設計の複雑化を招く。
この点、本実施形態のように受信クロックCKINと自走クロックOSCKを比較する手法によれば、クロックの包絡線を抽出する手法に比べて、簡素な構成の回路でクロックの転送・非転送を検出できるため、回路の小規模化や低消費電力化を実現できる。
例えば図2において、FLは差動クロック信号線でのクロックの周波数範囲の最小周波数であり、FHはクロック周波数範囲の最大周波数である。即ち差動クロック信号線でのクロックの周波数は、一般的に、規格等で規定されており、例えばFLはロースピードモードでの最小周波数(例えば20MHz)であり、FHはハイスピードモードでの最大周波数(例えば135MHz)である。従って、差動クロック信号線において適切にクロックが転送されている状態では、そのクロックの周波数範囲はFL〜FHの範囲になる。別の言い方をすれば、このような周波数範囲FL〜FH内ではない周波数の信号がCKINの信号線に現れた場合には、その信号はノイズが増幅されたものであると考えられる。
そこで本実施形態では図2に示すように、CKP、CKMのクロックの周波数範囲の最小周波数をFLとした場合に、FC<FLになるように設定された周波数FCの自走クロックOSCKを、自走クロック生成回路70が生成して、データレシーバ回路10やクロックレシーバ回路20に供給する。
即ち、高速シリアルインターフェース回路を有する集積回路装置では、通常は、差動クロック信号線を介して受信したCKP、CKMのクロックに基づいてシステムクロックを生成して、集積回路装置を動作させる。従って、図1に示すような自走クロック生成回路70は設けられないのが一般的である。
この点、本実施形態では、通常は必要ではない自走クロック生成回路70をクロック検出等のために敢えて設けている。そして、この自走クロック生成回路70が出力する自走クロックOSCKの周波数FCを、図2に示すようにFC<FLに設定し、この自走クロックOSCKの周波数と受信クロックCKINの周波数を比較する。そして受信クロックCKINの周波数の方が自走クロックOSCKの周波数よりも低い場合に、差動クロック信号線を介してクロックが転送されていないと判定する。
このようにすれば、CKP、CKMのクロック周波数範囲FL〜FH内ではない周波数の信号がCKINの信号線に現れた場合には、この信号を、ノイズが増幅されてクロックのように振る舞っている信号であると見なして、クロックが非転送であると判定できる。そして、このような信号により高速シリアルインターフェース回路が誤動作した場合にも、出力マスク回路90により出力信号RT、RCKがマスクされるため、誤動作の悪影響が後段の回路に及ぶのを効果的に防止できる。
2.第2の構成例
図3に本実施形態の第2の構成例を示す。この第2の構成例はトランジスタの経時変化現象を低減する構成例である。
図3に本実施形態の第2の構成例を示す。この第2の構成例はトランジスタの経時変化現象を低減する構成例である。
例えばP型トランジスタの経時変化現象として、NBTI(Negative Bias Temperature Instability)と呼ばれる現象が知られている。これは、トランジスタの基板の電位に対してゲート電極の電位が負の状態においてP型トランジスタのしきい値電圧の絶対値が次第に大きくなる現象である。この現象は集積回路装置の温度が高くなるとより加速される。また、N型トランジスタの経年変化現象としてホットキャリアによる特性変動現象が知られている。これは、ソースからドレインに流れる電子が強い電界で加速され、大きなエネルギーを得たものが衝突電離により電子と正孔対を発生させ、ゲート酸化膜中に入り込むことにより、トランジスタのしきい値電圧を変動させ、遂には酸化膜破壊に至る現象である。ホットキャリアによる特性変動及び劣化についてはトランジスタにLDD(Light Doped Drain)構造を用いることで、ある程度回避できることが一般的に知られている。
例えば高速シリアルインターフェース回路のマクロブロックのイネーブル信号がアクティブになった後、CKP、CKMやDP、DMの信号線がLレベルやHレベルに固定され、温度が高い状態で長時間放置されると、高速シリアルインターフェース回路を構成するP型トランジスタのしきい値電圧がシフトしてしまう。具体的には、ロジック回路ブロック30の回路を構成するトランジスタに対して、温度が高い状態で負バイアスが長時間印加されると、P型トランジスタのしきい値電圧がシフトしてしまう。これにより、P型トランジスタとN型トランジスタの駆動能力のバランスが崩れて、回路特性が変動したり、論理回路の遅延時間が変動してしまう。この結果、例えば製品出荷時にサンプリングクロックSCKのサンプリングポイントをデータの中央付近に設定しても、NBTIの現象によりサンプリングポイントが中央からずれてしまうなどの問題が発生する。
例えば高速シリアルインターフェース回路のマクロブロックのイネーブル信号がアクティブになった後、CKP、CKMやDP、DMの信号線がLレベルやHレベルに固定され、温度が高い状態で長時間放置されると、高速シリアルインターフェース回路を構成するP型トランジスタのしきい値電圧がシフトしてしまう。具体的には、ロジック回路ブロック30の回路を構成するトランジスタに対して、温度が高い状態で負バイアスが長時間印加されると、P型トランジスタのしきい値電圧がシフトしてしまう。これにより、P型トランジスタとN型トランジスタの駆動能力のバランスが崩れて、回路特性が変動したり、論理回路の遅延時間が変動してしまう。この結果、例えば製品出荷時にサンプリングクロックSCKのサンプリングポイントをデータの中央付近に設定しても、NBTIの現象によりサンプリングポイントが中央からずれてしまうなどの問題が発生する。
この場合、例えばNBTIによるしきい値電圧や遅延時間のシフトも考慮して、サンプリングポイントや遅延時間を設定する設計手法も考えられるが、この手法では、NBTIを原因とするしきい値電圧や遅延時間の変動も考慮した設計を行う必要があり、設計マージンが少なくなってしまう。
このような課題を解決するために図3の第2の構成例では、自走クロック生成回路70の存在に着目し、差動信号線でのクロックやデータの非転送時に、自走クロックを後段の回路に入力する手法を採用している。
具体的には、図3の第2の構成例では、クロックレシーバ回路20は、自走クロック生成回路70から自走クロックOSCK1を受ける。そして、差動クロック信号線を介したCKP、CKMのクロックの非転送が検出された場合には、受信クロックCKINの代わりに自走クロックOSCK1を、CKIN’として、後段の回路であるロジック回路ブロック30(サンプリングクロック生成回路)に出力する。
またデータレシーバ回路10は、自走クロック生成回路70から自走クロックOSCK1を受ける。そして、差動クロック信号線を介したクロックの非転送が検出された場合には、受信シリアルデータDINの代わりに自走クロックOSCK1を、DIN’として後段の回路であるロジック回路ブロック30(シリアル/パラレル変換回路)に出力する。なおクロックレシーバ回路20の方にだけ、NBTI防止用の自走クロックの出力機能を持たせる変形実施も可能である。
クロック検出回路80は、自走クロック生成回路70から自走クロックOSCK2を受け、受信クロックCKINと自走クロックOSCK2の比較を行う。そして、CKP、CKMのクロック信号線でのクロックの転送を検出すると、検出信号CKDETをアクティブにする。一方、クロックの非転送を検出すると、検出信号CKDETを非アクティブにする。
そしてクロックレシーバ回路20は、クロックの転送が検出されて検出信号CKDETがアクティブになると、CKP、CKMに対応する受信クロックCKINを、ロジック回路ブロック30に出力する。一方、クロックの非転送が検出されて検出信号CKDETが非アクティブになると、クロックレシーバ回路20は、受信クロックCKINの代わりに、自走クロック生成回路70からの自走クロックOSCK1を、CKIN’としてロジック回路ブロック30に出力する。
同様に、データレシーバ回路10は、クロックの転送が検出されて検出信号CKDETがアクティブになると、DP、DMに対応する受信シリアルデータDINを、ロジック回路ブロック30に出力する。一方、クロックの非転送が検出されて検出信号CKDETが非アクティブになると、受信シリアルデータDINの代わりに自走クロックOSCK1を、DIN’としてロジック回路ブロック30に出力する。
更に具体的には、クロックレシーバ回路20はクロックセレクタSLCを含む。クロックセレクタSLCは、その第1の入力端子に受信クロックCKINが入力され、その第2の入力端子に自走クロックOSCK1が入力される。そしてクロック検出回路80からの検出信号CKDETに基づいて、受信クロックCKIN又は自走クロックOSCK1のいずれかを選択して出力する。即ち、検出信号CKDETがアクティブ(Hレベル)である場合には受信クロックCKINの方を選択して、CKIN’として出力し、検出信号CKDETが非アクティブ(Lレベル)である場合には、自走クロックOSCK1の方を選択して、CKIN’としてロジック回路ブロック30に出力する。なお検出信号CKDETが非アクティブである場合には、ロジック回路ブロック30の出力信号RT、RCKも出力マスク回路90によりマスクされて、後段の回路に出力されないようになる。
同様に、データレシーバ回路10はデータセレクタSLDを含む。データセレクタSLDは、その第1の入力端子に受信シリアルデータDINが入力され、その第2の入力端子に自走クロックOSCK1が入力される。そしてクロック検出回路80からの検出信号CKDETに基づいて、受信シリアルデータDIN又は自走クロックOSCK1のいずれかを選択して出力する。即ち、検出信号CKDETがアクティブである場合には受信シリアルデータDINの方を選択して、DIN’として出力し、検出信号CKDETが非アクティブである場合には、自走クロックOSCK1の方を選択して、DIN’としてロジック回路ブロック30に出力する。
図3の第2の構成例によれば、差動クロック信号線でのクロックが停止して、CKP、CKMのクロックの非転送がクロック検出回路80により検出されると、自走クロック生成回路70からの自走クロックOSCK1が、受信クロックCKINや受信シリアルデータDINの代わりにロジック回路ブロック30に入力される。このため、高速シリアルインターフェース回路のイネーブル信号がアクティブになった後に、CKP、CKMのクロックやDP、DMのデータが、長時間、非転送状態のままになった場合にも、自走クロックOSCK1が擬似的なクロック、データとしてロジック回路ブロック30に供給されるようになる。この時、検出信号CKDETが非アクティブになることで出力マスク回路90により出力信号RT、RCKがマスクされるため、不適切な出力信号が後段の回路に伝達されることもない。従って図3の構成によれば、ロジック回路ブロック30のトランジスタのしきい値等がNBTIによりシフトしてしまうのを低減でき、信頼性や設計マージンの向上を図れる。
特に図3では、出力信号のマスクのために設けられた自走クロック生成回路70やクロック検出回路80を有効活用して、NBTIの低減に利用している点に特徴がある。即ち図3では、自走クロック生成回路70からの自走クロックOSCK2とクロック検出回路80により、CKP、CKMの非転送を検出して出力信号RT、RCKをマスクすると共に、このようにCKP、CKMの非転送が検出された時に、自走クロックOSCK1をセレクタSLC、SLDを介してロジック回路ブロック30に供給することで、NBTIの低減を実現している。従って、小規模で簡素な回路構成で、出力信号のマスクとNBTIの低減の両方を実現できる。
なお自走クロック生成回路70が出力する自走クロックOSCK1とOSCK2は同じ周波数に設定してもよいし、異なる周波数に設定してもよい。そして異なる周波数に設定する場合には、自走クロックOSCK1の周波数FC1とOSCK2の周波数FC2は、FC2<FC1の関係に設定することが望ましい。
3.第3の構成例
図4に本実施形態の第3の構成例を示す。図4では図1の構成に対して周波数検出回路100が更に設けられている。なお図4に図3等を組み合わせた変形実施も可能である。
図4に本実施形態の第3の構成例を示す。図4では図1の構成に対して周波数検出回路100が更に設けられている。なお図4に図3等を組み合わせた変形実施も可能である。
周波数検出回路100は、受信クロックCKINの周波数を検出する。そして受信クロックCKINの周波数が周波数FMよりも高くなった場合に、自走クロック生成回路70の動作停止信号STPをアクティブにする。これにより自走クロック生成回路70が含む発振回路が発振動作を停止し、自走クロックOSCKの生成が停止する。
ここで自走クロックの生成を停止させる周波数FMは、図2に示すように、CKP、CKMのクロック周波数範囲FL〜FH内の周波数である。
例えば図2の周波数FLのようにCKP、CKMのクロック周波数が低い場合には、自走クロック生成回路70の発振回路が発振動作を行っていても、その発振クロックのノイズが、差動信号線でのデータ転送やクロック転送に対して及ぼす悪影響は少ない。
これに対して図2の周波数FHのようにクロック周波数が高い場合には、自走クロック生成回路70の発振クロックのノイズが、差動信号線でのデータ転送やクロック転送に対して悪影響を及ぼすおそれがある。またデータ転送やクロック転送が正常に行われている場合には、出力信号のマスクやNBTIの低減のための自走クロックOSCKの生成は不要である。
そこで図4では、周波数検出回路100が受信クロックCKINの周波数を検出し、CKINの周波数が周波数FM(FL<FM<FH)よりも高い場合には、動作停止信号STPをアクティブにして、自走クロック生成回路70の動作を停止させる。これにより、自走クロック生成回路70での発振クロックが差動信号線でのデータ転送やクロック転送に対して悪影響を及ぼすのを防止できる。
図5に周波数検出回路100の構成例を示す。この周波数検出回路100は、スイッチング素子SE(スイッチングトランジスタ)、キャパシタCE、電流源ISE(電流源トランジスタ)、コンパレータCPE、停止信号生成回路102を含む。
スイッチング素子SE、キャパシタCEは、ノードNE1とVSS(第1の電源)の間に設けられる。電流源ISEは、VDD(第2の電源)とノードNE1の間に設けられる。コンパレータCPEは、ノードNE1の電圧VE1と基準電圧VREを比較する。停止信号生成回路102は、コンパレータCPEの出力信号CPQに基づいて、動作停止信号STPを生成して出力する。
図5では、電流源ISEからの定電流によりキャパシタCEに電荷が充電され、ノードNE1の電圧VE1は、電流源ISEの定電流値とキャパシタCEの容量値で決まる時定数で上昇する。そして受信クロックCKINの周波数が低い場合には、スイッチング素子SEによるノードNE1の放電の時間間隔が長くなるため、電圧VE1が基準電圧VREを超えて、コンパレータCPEからパルス状の出力信号CPQが出力される。一方、受信クロックCKINの周波数が高くなると、スイッチング素子SEによるノードNE1の放電の時間間隔が短くなるため、コンパレータCPEからはパルス状の出力信号CPQが出力されないようになる。停止信号生成回路102は、この出力信号CPQに基づいて、受信クロックCKINが周波数FMよりも高くなった否かを判断し、高くなった場合には動作停止信号STPをアクティブにして、自走クロック生成回路70の動作を停止させる。
4.自走クロック生成回路、クロック検出回路
次に、自走クロック生成回路70、クロック検出回路80の詳細について説明する。
次に、自走クロック生成回路70、クロック検出回路80の詳細について説明する。
図6に自走クロック生成回路70の構成例を示す。なお本実施形態の自走クロック生成回路70は図6の構成に限定されず、その構成要素の一部(例えば分周回路)を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
図6の自走クロック生成回路70は、自走発振回路72と分周回路76を含む。自走発振回路72は、いわゆるリングオシレータによる発振動作により、自走の発振クロックOSCを生成する。分周回路76は、この発振クロックOSCを分周して第1の自走クロックOSCK1を生成し、図3に示すようにクロックレシーバ回路20、データレシーバ回路10に出力する。また発振クロックOSCを分周して第2の自走クロックOSCK2を生成し、クロック検出回路80に出力する。
自走発振回路72は、カスケード接続された複数の差動型の反転バッファDIV1、DIV2、DIV3や、発振クロックOSCのバッファ回路として機能する反転バッファDIV4を含む。そして反転バッファDIV3の出力は、初段の反転バッファDIV1の入力にフィードバックされ、これによりリングオシレータが構成される。なお各反転バッファDIV1、DIV2、DIV3に流れる電流は、バイアス回路74からのバイアス電圧BSにより制御され、これにより発振周波数が調整される。なお図6では差動型の反転バッファDIV1〜DIV3を用いているが、シングルエンド型の反転バッファを用いてもよい。
分周回路76はフリップフロップ回路FF1、FF2、FF3を含む。そしてフリップフロップ回路FF1の出力端子からは、発振クロックOSCを2分周した自走クロックOSCK1が出力され、フリップフロップ回路FF3の出力端子からは、発振クロックOSCを8分周した自走クロックOSCK2が出力される。このようにすれば、自走クロックOSCK1、OSCK2の周波数を、各々、FC1、FC2とした場合に、FC2<FC1の関係が成り立つようになる。
図7(A)にクロック検出回路80の構成例を示す。このクロック検出回路80は、充電回路82、放電回路84、電圧検出回路86を含む。
充電回路82は、自走クロックOSCK2(OSCK)の周波数に応じた時定数で、第1のキャパシタCD1が接続されるチャージ・ポンプノードNCPへの電荷の充電を行う。例えば自走クロックOSCK2の周波数が高い場合には速い時定数で電荷を充電し、OSCK2の周波数が低い場合には遅い時定数で電荷を充電する。
放電回路84は、受信クロックCKINの周波数に応じた時定数でチャージ・ポンプノードNCPからの電荷の放電を行う。例えば受信クロックCKINの周波数が高い場合には速い時定数で電荷を放電し、CKINの周波数が低い場合には遅い時定数で電荷を放電する。
電圧検出回路86は、チャージ・ポンプノードNCPの電圧VCPの検出を行い、検出信号CKDETを出力する。この電圧検出回路86は例えばシュミットトリガ回路などにより実現できる。
図7(B)に、充電回路82、放電回路84、電圧検出回路86の詳細な構成例を示す。図7(B)に示すように、放電回路84は、N型(広義には第1導電型)の第1、第2のトランジスタTD1、TD2を含み、充電回路82は、P型(広義には第2導電型)の第3、第4のトランジスタTD3、TD4を含む。
放電回路84が含むN型のトランジスタTD1は、第2のキャパシタCD2が接続される第1の中間ノードND1とVSS(広義には第1の電源)との間に設けられる。そして受信クロックCKINがLレベル(広義には第1の電圧レベル)である場合にオンになる。具体的には、トランジスタTD1のゲートには、受信クロックCKINの反転信号XCKINが入力される。
放電回路84が含むN型のトランジスタTD2は、チャージ・ポンプノードNCPと中間ノードND1との間に設けられる。そして受信クロックCKINがHレベル(広義には第2の電圧レベル)である場合にオンになる。具体的には、トランジスタTD2のゲートには受信クロックCKINの非反転信号XXCKINが入力される。
充電回路82が含むP型のトランジスタTD3は、第3のキャパシタCD3が接続される第2の中間ノードND2とチャージ・ポンプノードNCPとの間に設けられる。そして自走クロックOSCK2がHレベル(第2の電圧レベル)である場合にオンになる。具体的には、トランジスタTD3のゲートには自走クロックOSCK2の反転信号XOSCK2が入力される。
充電回路82が含むP型のトランジスタTD4は、VDD(第2の電源)と中間ノードND2との間に設けられる。そして自走クロックOSCK2がLレベル(第1の電圧レベル)である場合にオンになる。具体的には、トランジスタTD4のゲートには自走クロックOSCK2の非反転信号XXOSCK2が入力される。
電圧検出回路86は、いわゆるシュミットトリガ回路により構成される。具体的には電圧検出回路86は、そのゲートにチャージ・ポンプノードNCPの電圧VCPが入力され、VDDとVSSの間に直列接続されたP型のトランジスタTD8、TD7と、N型のトランジスタTD6、TD5を含む。
また電圧検出回路86はトランジスタTD9、TD10を含む。トランジスタTD9は、トランジスタTD6とTD5の中間ノードND3とVDDとの間に設けられ、そのゲートに、検出信号CKDETの出力ノードND5が接続される。またトランジスタTD10は、トランジスタTD8とTD7の中間ノードND4とVSSとの間に設けられ、そのゲートに出力ノードND5が接続される。
図8は、図7(A)、図7(B)のクロック検出回路80の動作を説明するための信号波形例である。高速シリアルインターフェース回路のイネーブル信号がアクティブになり、クロック検出回路80の動作がイネーブルになると、充電回路82の充電動作が開始して、図8のA1に示すようにノードNCPの電圧VCPが電荷の充電により上昇する。この場合の充電の時定数は、自走クロックOSCK2の周波数により決まり、OSCK2の周波数が高いほど電圧VCPの上昇速度が速くなる。そして電圧VCPが、シュミットトリガ回路である電圧検出回路86の第1のしきい値電圧VTH1を超えると、A2に示すように検出信号CKDETがLレベル(非アクティブ)になる。
一方、受信クロックCKINが入力されると、放電回路84の放電動作が開始する。この場合の放電の時定数は、受信クロックCKINの周波数により決まる。
そして自走クロックOSCK2(OSCK)の周波数に比べてクロックCKINの周波数が十分に高い場合には、充電回路82による充電電荷量よりも、放電回路84による放電電荷量の方が大きくなる。このため、図8のA3に示すようにノードNCPの電圧VCPが下降する。そして電圧VCPが、シュミットトリガ回路である電圧検出回路86の第2のしきい値電圧VTH2(VTH2<VTH1)を下回ると、A4に示すように検出信号CKDETがHレベル(アクティブ)になる。
このように電圧検出回路86をシュミットトリガ回路により構成して、第1、第2のしきい値電圧VTH1、VTH2を持たせることで、ノイズ等を原因とするグリッジが検出信号CKDETに発生しないようになり、誤動作を防止できる。
図9に、自走クロック生成回路70、クロック検出回路80、周波数検出回路100の詳細な接続構成例を示す。
AND回路ANC2には、高速シリアルインターフェース回路のイネーブル信号EN、発振イネーブル信号ENOSC、動作停止信号STPの反転信号XSTPが入力される。そして信号EN、ENOSC、XSTPがHレベルである場合には、自走クロック生成回路70のイネーブル信号OSEがHレベルになる。これにより、自走クロック生成回路70での自走発振動作が開始して、自走クロックOSCK1、OSCK2が出力される。
そしてクロック検出回路80が、自走クロックOSCK2と受信クロックCKINを比較し、CKP、CKMのクロックの非転送を検出すると、検出信号CKDETをLレベルにする。これにより、自走クロック生成回路70からの自走クロックOSCK1が、AND回路ANC1を介してクロックレシーバ回路20、データレシーバ回路10のセレクタSLC、SLDに供給されて、ロジック回路ブロック30に入力されるようになる。
一方、クロック検出回路80が、自走クロックOSCK2と受信クロックCKINを比較し、CKP、CKMのクロックの転送を検出すると、検出信号CKDETがHレベルになる。これにより、自走クロック生成回路70からの自走クロックOSCK1が、AND回路ANC1によりマスクされ、差動増幅器OPC、OPDからの受信クロックCKIN、受信シリアルデータDINが、ロジック回路ブロック30に供給されるようになる。
そして受信クロックCKINの周波数が高くなり、周波数FMを超えると、周波数検出回路100がこれを検出して、動作停止信号STPをHレベルにする。これにより、AND回路ANC2が出力するイネーブル信号OSEがLレベルになり、自走クロック生成回路70の発振動作が停止する。
図10は本実施形態の全体的な動作を説明するための信号波形例である。図10のB1のタイミングで、図9のイネーブル信号OSEがアクティブになり、図6の自走発振回路72の発振動作が開始して、自走クロック生成回路70が自走クロックOSCK1を出力する。これにより図10のB2に示すように、図7(A)、図7(B)のクロック検出回路80のチャージ・ポンプノードNCPの電圧VCPが上昇する。
そして電圧VCPが電圧検出回路86の第1のしきい値電圧VTH1を超えると、図10のB3に示すように検出信号CKDETがLレベルになる。すると、図9のAND回路ANC1を介して自走クロックOSCK1がセレクタSLC、SLDに供給されると共に、セレクタSLC、SLDが自走クロックOSCK1側を選択する。これにより、自走クロックOSCK1がロジック回路ブロック30に供給されるようになる。この時、検出信号CKDETがLレベルであるため、ロジック回路ブロック30の出力信号RT、RCKがマスクされて、図10のB4、B5に示すようにLレベルに固定された信号RT’、RCK’が後段の回路に出力される。
次に、図10のB6、B7に示すようにCKIN、DINの受信が開始すると、B8に示すようにチャージ・ポンプノードNCPの電圧VCPが下降する。
そして電圧VCPが電圧検出回路86の第2のしきい値電圧VTH2を下回ると、図10のB9に示すように検出信号CKDETがHレベルになる。これにより図9のAND回路ANC1により自走クロックOSCK1がマスクされると共に、セレクタSLC、SLDが受信クロックCKIN、受信シリアルデータDIN側を選択する。これにより、受信クロックCKIN、受信シリアルデータDINがロジック回路ブロック30に供給されるようになる。
そして、この時に受信クロックCKINの周波数が周波数FMよりも高いと、図9の周波数検出回路100が動作停止信号STPをHレベルにする。これによりイネーブル信号OSEがLレベルになり、B10に示すように、自走クロック生成回路70の発振動作が停止して、クロックOSCK1が停止する。
5.第4の構成例
図11に本実施形態の第4の構成例を示す。図11では図1の構成に対してHiZ検出回路110やマスク信号生成回路92が更に設けられている。なお図11に図3、図4等を組み合わせた変形実施も可能である。
図11に本実施形態の第4の構成例を示す。図11では図1の構成に対してHiZ検出回路110やマスク信号生成回路92が更に設けられている。なお図11に図3、図4等を組み合わせた変形実施も可能である。
HiZ検出回路110(ハイインピーダンス状態検出回路)はハイインピーダンス状態を検出するための回路である。具体的には、差動クロック信号線を構成するCKP、CKMのクロック信号線(第1、第2のクロック信号線)のハイインピーダンス状態を検出する。例えばトランスミッタ回路側がCKP、CKMのクロック信号線を駆動しないことで、これらのクロック信号線がハイインピーダンス状態になった場合に、この状態を検出する。そしてハイインピーダンス状態の検出信号HZDETをアクティブ(Hレベル)にする。
マスク信号生成回路92は、インバータ回路IVB1とNOR回路NRB1を含み、クロック検出信号80からの検出信号CKDETとHiZ検出回路110からの検出信号HZDETが入力される。そして検出信号CKDETが非アクティブ(Lレベル)になった場合や、検出信号HZDETがアクティブ(Hレベル)になった場合に、マスク信号XMS(負論理)をアクティブ(Lレベル)にする。
出力マスク回路90は、CKP、CKMのクロック信号線のハイインピーダンス状態が検出された場合に、ロジック回路ブロック30の出力信号RT、RCKをマスクする。具体的には、HiZ検出回路110がCKP、CKMのクロック信号線のハイインピーダンス状態を検出し、検出信号HZDETをHレベルにして、マスク信号生成回路92がマスク信号XMSをLレベルにすると、AND回路ANB1、ANB2により出力信号RT、RCKがマスクされて、信号RT’、RCK’がLレベルに固定される。
例えば、クロック検出回路80によりクロックの非転送を検出する手法のみでは、トランスミッタ回路側がクロック信号線を駆動しないことでクロック信号線がハイインピーダンス状態になった場合に、不安定状態になった出力信号RT、RCKをマスクできないおそれがある。
この点、図11のようなHiZ検出回路110を設ければ、クロックの非転送時のみならず、トランスミッタ回路側の非駆動によりCKP、CKMのクロック信号線がハイインピーダンス状態になった場合にも、出力信号RT、RCKをマスクでき、後段の回路が誤動作するのを防止できる。
図12(A)にHiZ検出回路110の構成例を示す。このHiZ検出回路110(ハイインピーダンス状態検出回路)は、CKPのクロック信号線(第1のクロック信号線)に接続される第1のプルアップ抵抗RUP1と、CKMのクロック信号線(第2のクロック信号線)に接続される第2のプルアップ抵抗RUP2を含む。これらのプルアップ抵抗RUP1、RUP2は、VDDとCKP、CKMのクロック信号線の間に設けられる。
HiZ検出回路110は電圧検出回路112を含む。この電圧検出回路112は、クロックレシーバ回路20のコモンモードの入力電圧範囲(同相入力電圧範囲)の最小電圧をVLとし、最大電圧をVHとした場合に、CKP、CKMのクロック信号線の電圧が、最大電圧VHよりも高くなったか否かを検出する。例えば図12(B)に示すように、VL〜VHがコモンモード入力電圧範囲である場合に、CKP、CKMのクロック信号線の電圧がVHよりも高い場合(VH〜VDDの間である場合)に、検出信号HZDETをアクティブにする。
即ち、CKP、CKMのクロックが転送されている状態では、コモンモード入力電圧範囲VL〜VH内の小振幅の差動信号がクロックレシーバ回路20に入力される。従って、CKP、CKMの電圧が最大電圧VHよりも高い場合には、クロックが転送されている状態ではないと判断できる。そしてトランスミッタ回路側がクロック信号線を駆動していない状態では、これらのクロック信号線はプルアップ抵抗RUP1、RUP2によりVDD側にプルアップされているため、このプルアップされた電圧を電圧検出回路112により検出することで、CKP、CKMのハイインピーダンス状態を検出できる。
なおHiZ検出回路110は図12(A)の構成に限定されず、種々の変形実施が可能である。例えば図13(A)にHiZ検出回路110の他の構成例を示す。
図13(A)のHiZ検出回路110は、CKPのクロック信号線に接続される第1のプルダウン抵抗RDW1と、CKMのクロック信号線に接続される第2のプルダウン抵抗RDW2を含む。これらのプルダウン抵抗RDW1、RDW2は、CKP、CKMのクロック信号線とVSSの間に設けられる。
また図13(A)のHiZ検出回路110では、電圧検出回路112は、CKP、CKMのクロック信号線の電圧が、コモンモードの入力電圧範囲の最小電圧をVLよりも低くなったか否かを検出する。例えば図13(B)に示すように、VL〜VHがコモンモード入力電圧範囲である場合に、CKP、CKMの電圧がVLよりも低い場合(VSS〜VLの間である場合)に、検出信号HZDETをアクティブにする。
即ち、コモンモード入力電圧範囲はVL〜VHであるため、CKP、CKMのクロック信号線の電圧がVLよりも低い場合には、CKP、CKMのクロックが転送されている状態ではないと判断できる。そしてトランスミッタ回路側がCKP、CKMのクロック信号線を駆動しない場合には、これらのクロック信号線はプルダウン抵抗RDW1、RDW2によりVSS側にプルダウンされているため、このプルダウンされた電圧を電圧検出回路112により検出することで、CKP、CKMのハイインピーダンス状態を検出できる。
図14(A)に電圧検出回路112の構成例を示す。なお電圧検出回路112の構成は図14(A)に限定されず、種々の変形実施が可能である。
図14(A)の電圧検出回路112は、コンパレータCPF1、CPF2、インバータ回路IVF1、IVF2、IVF3、NAND回路NAF1を含む。コンパレータCPF1は、コモンモード入力電圧範囲の最大電圧VHと、CKPの電圧を比較し、CKPの電圧がVHよりも大きくなった場合にLレベルを出力する。コンパレータCPF2は、最大電圧VHと、CKMの電圧を比較し、CKMの電圧がVHよりも大きくなった場合にLレベルを出力する。従って、CKP、CKMの電圧が共に最大電圧VHよりも大きくなると、NAND回路NAF1の第1、第2の入力端子の電圧が共にHレベルになり、検出信号HZDETがHレベル(アクティブ)になる。これにより、CKP、CKMのハイインピーダンス状態を検出できる。
図14(A)の電圧検出回路112によれば、図14(B)に示すように電源電圧が変動した場合にも、C1に示すように検出電圧の下限値が一定になるため、ハイインピーダンス状態の適正な検出が可能になる。
なお図13(A)の構成のHiZ検出回路110を採用した場合には、図14(A)の電圧検出回路112のコンパレータCPF1、CPF2が、CKP、CKMの電圧とコモンモード入力電圧範囲の最小電圧VLとを比較すればよい。
6.第5の構成例
図15に本実施形態の第5の構成例を示す。図15では図11の構成に対して第2の電圧検出回路120が更に設けられている。なお図15に図3、図4等を組み合わせた変形実施も可能である。
図15に本実施形態の第5の構成例を示す。図15では図11の構成に対して第2の電圧検出回路120が更に設けられている。なお図15に図3、図4等を組み合わせた変形実施も可能である。
第2の電圧検出回路120は、CKP、CKMのクロック信号線の電圧が、コモンモード入力電圧範囲の最小電圧VLよりも低くなったか否かを検出する。そして最小電圧VLよりも低くなった場合には、検出信号DET2をHレベル(アクティブ)にする。
マスク信号生成回路92は、インバータ回路IVB1とNOR回路NRB2を含み、クロック検出信号80からの検出信号CKDETとHiZ検出回路110からの検出信号HZDETと第2の電圧検出回路120からの検出信号DET2が入力される。従って、検出信号DET2がHレベルになると、マスク信号XMSがLレベル(アクティブ)になる。
出力マスク回路90は、CKP、CKMの電圧が最小電圧VLよりも低くなった場合に、ロジック回路ブロック30の出力信号RT、RCKをマスクする。具体的には、第2の電圧検出回路120が、CKP、CKMの電圧が最小電圧VLよりも低くなったことを検出し、検出信号DET2をHレベルにすると、マスク信号生成回路92がマスク信号XMSをLレベルにする。これにより、AND回路ANB1、ANB2により出力信号RT、RCKがマスクされて、信号RT’、RCK’がLレベルに固定される。
例えば図12(A)のHiZ検出回路110によりハイインピーダンス状態を検出する手法のみでは、トランスミッタ回路側が、図12(A)のプルアップ抵抗RUP1、RUP2のプルアップ能力よりも強い駆動能力でクロック信号線をVSS側に駆動し、CKP、CKMのクロック信号線がLレベルに設定された場合に、これを検出できない。このためCKP、CKMのノイズ等が原因で不安定状態になった出力信号RT、RCKを、マスクできないおそれがある。
この点、図15のような第2の電圧検出回路120を設ければ、クロック信号線がハイインピーダンス状態になった場合のみならず、トランスミッタ回路側の駆動によりCKP、CKMのクロック信号線がLレベルに設定された場合にも、出力信号RT、RCKをマスクでき、後段の回路の誤動作を防止できる。
なお、図13(A)のようにHiZ検出回路110がプルダウン抵抗RDW1、RDW2を含む構成である場合には、第2の電圧検出回路120は、CKP、CKMのクロック信号線の電圧がコモンモード入力電圧範囲の最大電圧VHよりも高くなったか否かを検出すればよい。そして出力マスク回路90は、クロック信号線の電圧が最大電圧VHよりも高くなった場合に、ロジック回路ブロック30の出力信号RT、RCKをマスクすればよい。
例えば、図13(A)のHiZ検出回路110によりハイインピーダンス状態を検出する手法のみでは、トランスミッタ回路側が、図13(A)のプルダウン抵抗RDW1、RDW2のプルダウン能力よりも強い駆動能力でクロック信号線をVDD側に駆動し、CKP、CKMのクロック信号線がHレベルに設定された場合に、これを検出できない。
この点、第2の電圧検出回路120が、CKP、CKMの電圧が最大電圧VHよりも高くなったか否かを検出すれば、クロック信号線がハイインピーダンス状態になった場合のみならず、トランスミッタ回路側の駆動によりCKP、CKMのクロック信号線がHレベルに設定された場合にも、出力信号RT、RCKをマスクして、後段の回路の誤動作を防止できるようになる。
7.サンプリングクロック生成回路
図16にサンプリングクロック生成回路50の構成例を示す。なお本実施形態のサンプリングクロック生成回路50は図16の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば多相ではないサンプリングクロックを生成する構成のサンプリングクロック生成回路50を採用してもよい。
図16にサンプリングクロック生成回路50の構成例を示す。なお本実施形態のサンプリングクロック生成回路50は図16の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば多相ではないサンプリングクロックを生成する構成のサンプリングクロック生成回路50を採用してもよい。
図16のサンプリングクロック生成回路50(DLL回路)は、遅延調整回路52と遅延回路56を含む。
遅延回路56は、受信クロックCKINを受け、CKINを遅延させる回路である。そして図17に示すように、位相が互いに異なる多相のサンプリングクロックSCK1〜SCK7を生成する。具体的には、この遅延回路56は、カスケード接続された複数段の遅延バッファ(遅延ユニット)を含む。そして、これらの複数段の遅延バッファにより、クロックCKINを遅延させて、各遅延バッファの出力ノードからバッファ等を介して多相のサンプリングクロックSCK1〜SKC7を出力する。
遅延調整回路52は、遅延回路56での遅延時間の調整を行う。具体的には、クロック遅延時間がロックされた多相のサンプリングクロックSCK1〜SCK7を生成するための位相比較処理を行う。この遅延調整回路52は、位相比較回路53、チャージ・ポンプ回路54、バイアス回路55を含む。
位相比較回路53は、遅延回路56での多相クロックのクロック遅延時間をロックするための位相比較処理を行う。即ち、サンプリングクロックの例えば立ち上がりエッジ間の位相差が固定されるように遅延時間をロックする。また、この際に、ハーモニック・ロックが発生しないように遅延時間のロックを行う。
更に具体的には位相比較回路53には、遅延回路56の各遅延バッファが出力するクロック(多相クロック、中間出力クロック)のうちの何本かのクロックが入力される。そしてこれらのクロックに基づいて、内部信号を生成し、これらの内部信号に基づいて信号UP、DWを生成して、チャージ・ポンプ回路54に出力する。
チャージ・ポンプ回路54は、位相比較回路53からの信号UP、DWに基づいて、チャージ・ポンプノードNPへのチャージ・ポンプ動作を行う。またバイアス回路55は、ノードNPのチャージ・ポンプ電圧に基づいて、遅延調整用のバイアス電圧VBを生成して、遅延回路56に出力する。そして遅延回路56は、バイアス回路55からのバイアス電圧VBに応じたクロック遅延時間で、クロックCKINを遅延させて、多相のサンプリングクロックSCK1〜SCK7を生成して、シリアル/パラレル変換回路40に出力する。
シリアル/パラレル変換回路40は、図17に示すように、例えば多相のサンプリングクロックSCK1〜SCK7の立ち上がりエッジで、受信シリアルデータDINの各ビット(RT7、RT6、RT4、RT3、RT2、RT1、RT0)をサンプリングする。そして例えば7ビットのパラレルデータPD(RT7〜RT0)に変換して、後段の回路に出力する。
図16の構成のサンプリングクロック生成回路50を用いる場合には、サンプリングクロックSCK1〜SCK7により受信シリアルデータDINを適正にサンプリングするために、サンプリングクロックSCK1〜SCK7の立ち上がりエッジ(或い立ち下がりエッジ)を、受信シリアルデータDINの各ビットの中央付近に設定する必要がある。このために、例えば遅延回路56での遅延時間を微調整したり、データレシーバ回路10、クロックレシーバ回路20とシリアル/パラレル変換回路40との間に、データ遅延回路やクロック遅延回路を設けて、データやクロックの遅延時間を微調整する。
ところが、高速シリアルインターフェース回路がイネーブルになった後、シリアルデータやクロックが転送されないまま、長時間放置されると、前述のNBTIが原因となって、遅延回路の遅延時間が、初期状態の設定値からシフトしてしまう。このため、図17のサンプリングクロックSCK1〜SCK7の立ち上がりエッジが、受信シリアルデータDINの各ビットの中央付近からずれてしまい、サンプリングエラーが発生する。また、このような遅延時間のシフト量を考慮して設計を行うと、設計マージンが少なくなってしまう。
この点、本実施形態では、シリアルデータやクロックの非転送時には、自走クロックがロジック回路ブロック30に入力されるため、NBTIを低減でき、サンプリングエラーの発生等を防止できる。
8.電子機器
図18に本実施形態の高速シリアルインターフェース回路510を用いた電子機器の一例を示す。図18は、LCD等の表示パネル580を備えた大型テレビや携帯電話機などの電子機器の構成例である。
図18に本実施形態の高速シリアルインターフェース回路510を用いた電子機器の一例を示す。図18は、LCD等の表示パネル580を備えた大型テレビや携帯電話機などの電子機器の構成例である。
ホスト550からのシリアルデータやクロックは、LVDSの差動信号線(シリアルバス)を介して集積回路装置500に送信され、高速シリアルインターフェース回路510(LVDS受信回路)が受信する。そして高速シリアルインターフェース回路510は、ホスト550から転送されたクロック(或いは当該クロックを逓倍したクロック)を、メモリコントローラ520に供給する。またホスト550から転送された受信シリアルデータである画像データを、画像処理部530に供給する。
画像処理部530は、ホスト550から受信した画像データに対して、例えばガンマ補正等の種々の画像処理を施す。そして、この画像処理のためにメモリ560(広義には、高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイス)を使用して、画像処理前や画像処理後の画像データをメモリ560に書き込んだり、メモリ560から読み出す。このメモリ560としては、例えばSDRAMやDDR SDRAMなどの高速メモリを使用できる。このようなメモリ560へのデータの書き込みや、メモリ560からのデータの読み出しは、メモリコントローラ520(SDRAM)の制御により実現される。
メモリコントローラ520のクロック生成回路522は、例えば高速シリアルインターフェース回路510からのクロックに基づいて、メモリ560からのリードデータをサンプリングするためのクロックを生成する。或いはメモリ560へのデータの書き込みに必要なクロックを生成してもよい。
画像処理部530により画像処理が施された後の画像データは、送信回路540により表示ドライバ570(高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイス)に送信される。そして表示ドライバ570は、受信した画像データに基づいて、LCD等の表示パネル580を駆動して、画像データに対応する画像を表示するための制御を行う。
なお本実施形態の高速シリアルインターフェース回路が適用される電子機器は図18の構成には限定されず、少なくとも高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイス(例えばメモリ、表示ドライバ、表示パネル等)を含むものであればよい。具体的には本実施形態が適用できる電子機器としては、情報処理装置、携帯情報端末、AV機器、携帯型AV機器、ゲーム装置又は携帯型ゲーム装置等の種々のものが考えられる。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また高速シリアルインターフェース回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
SLD、SLC セレクタ、OPD、OPC 差増増幅器、
10 データレシーバ回路、20 クロックレシーバ回路、
30 ロジック回路ブロック、40 シリアル/パラレル変換回路、
50 サンプリングクロック生成回路、52 遅延調整回路、53 位相比較回路、
54 チャージ・ポンプ回路、55 バイアス回路、56 遅延回路、
60 ロジック回路、70 自走クロック生成回路、72 自走発振回路、
74 バイアス回路、76 分周回路、80 クロック検出回路、82 充電回路、
84 放電回路、86 電圧検出回路、90 出力マスク回路、
92 マスク信号生成回路、100 周波数検出回路、102 停止信号生成回路、
110 HiZ検出回路、112 電圧検出回路、120 第2の電圧検出回路
10 データレシーバ回路、20 クロックレシーバ回路、
30 ロジック回路ブロック、40 シリアル/パラレル変換回路、
50 サンプリングクロック生成回路、52 遅延調整回路、53 位相比較回路、
54 チャージ・ポンプ回路、55 バイアス回路、56 遅延回路、
60 ロジック回路、70 自走クロック生成回路、72 自走発振回路、
74 バイアス回路、76 分周回路、80 クロック検出回路、82 充電回路、
84 放電回路、86 電圧検出回路、90 出力マスク回路、
92 マスク信号生成回路、100 周波数検出回路、102 停止信号生成回路、
110 HiZ検出回路、112 電圧検出回路、120 第2の電圧検出回路
Claims (15)
- 差動データ信号線を介して転送される差動信号のシリアルデータを受信し、受信シリアルデータを出力するデータレシーバ回路と、
差動クロック信号線を介して転送される差動信号のクロックを受信し、受信クロックを出力するクロックレシーバ回路と、
前記クロックレシーバ回路からの前記受信クロックにより生成されるサンプリングクロックに基づいて、前記データレシーバ回路からの前記受信シリアルデータをサンプリングして、パラレルデータに変換するシリアル/パラレル変換回路を少なくとも有するロジック回路ブロックと、
自走クロックを生成して出力する自走クロック生成回路と、
前記クロックレシーバ回路からの前記受信クロックと前記自走クロック生成回路からの前記自走クロックを比較し、前記差動クロック信号線を介してクロックが転送されているか否かを検出するクロック検出回路と、
前記差動クロック信号線を介してクロックが転送されていないことが検出された場合に、前記ロジック回路ブロックの出力信号を、後段の回路に伝達されないようにマスクする出力マスク回路と、
を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1において、
前記クロック検出回路は、
前記受信クロックの周波数と、前記自走クロックの周波数を比較し、前記受信クロックの周波数の方が前記自走クロックの周波数よりも低い場合に、前記差動クロック信号線を介してクロックが転送されていないと判定することを特徴とする高速シリアルインターフェース回路。 - 請求項2において、
前記自走クロック生成回路は、
前記自走クロックの周波数をFCとし、前記差動クロック信号線でのクロックの周波数範囲の最小周波数をFLとし、最大周波数をFHとした場合に、FC<FLに設定された周波数FCの前記自走クロックを生成して出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至3のいずれかにおいて、
前記クロックレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていないことが検出された場合には前記受信クロックの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とする高速シリアルインターフェース回路。 - 請求項4において、
前記データレシーバ回路は、
前記自走クロック生成回路から前記自走クロックを受け、前記差動クロック信号線を介してクロックが転送されていなことが検出された場合には前記受信シリアルデータの代わりに前記自走クロックを前記ロジック回路ブロックに出力することを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至5のいずれかにおいて、
前記受信クロックの周波数を検出し、前記受信クロックの周波数が所与の周波数FMよりも高くなった場合に、前記自走クロック生成回路の動作停止信号をアクティブにする周波数検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至6のいずれかにおいて、
前記クロック検出回路は、
前記自走クロックの周波数に応じた時定数で、第1のキャパシタが接続されるチャージ・ポンプノードへの電荷の充電を行う充電回路と、
前記受信クロックの周波数に応じた時定数で前記チャージ・ポンプノードからの電荷の放電を行う放電回路と、
前記チャージ・ポンプノードの電圧の検出を行う電圧検出回路を含むことを特徴とする高速シリアルインターフェース回路。 - 請求項7において、
前記放電回路は、
第2のキャパシタが接続される第1の中間ノードと第1の電源との間に設けられ、前記受信クロックが第1の電圧レベルである場合にオンになる第1導電型の第1のトランジスタと、
前記チャージ・ポンプノードと前記第1の中間ノードとの間に設けられ、前記受信クロックが第2の電圧レベルである場合にオンになる第1導電型の第2のトランジスタを含み、
前記充電回路は、
第3のキャパシタが接続される第2の中間ノードと前記チャージ・ポンプノードとの間に設けられ、前記自走クロックが第2の電圧レベルである場合にオンになる第2導電型の第3のトランジスタと、
第2の電源と前記第2の中間ノードとの間に設けられ、前記自走クロックが第1の電圧レベルである場合にオンになる第2導電型の第4のトランジスタを含むことを特徴とする高速シリアルインターフェース回路。 - 請求項7又は8において、
前記電圧検出回路はシュミットトリガ回路により構成されることを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至9のいずれかにおいて、
前記差動クロック信号線を構成する第1、第2のクロック信号線のハイインピーダンス状態を検出するハイインピーダンス状態検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線のハイインピーダンス状態が検出された場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項10において、
前記ハイインピーダンス状態検出回路は、
前記第1のクロック信号線に接続される第1のプルアップ抵抗と、
前記第2のクロック信号線に接続される第2のプルアップ抵抗と、
前記クロックレシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2のクロック信号線の電圧が、前記最大電圧VHよりも高くなったか否かを検出する電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項11において、
前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなったか否かを検出する第2の電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項10において、
前記ハイインピーダンス状態検出回路は、
前記第1のクロック信号線に接続される第1のプルダウン抵抗と、
前記第2のクロック信号線に接続される第2のプルダウン抵抗と、
前記クロックレシーバ回路のコモンモードの入力電圧範囲の最小電圧をVLとし、最大電圧をVHとした場合に、前記第1、第2のクロック信号線の電圧が、前記最小電圧VLよりも低くなったか否かを検出する電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最小電圧VLよりも低くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項13において、
前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなったか否かを検出する第2の電圧検出回路を含み、
前記出力マスク回路は、
前記第1、第2のクロック信号線の電圧が前記最大電圧VHよりも高くなった場合に、前記ロジック回路ブロックの前記出力信号をマスクすることを特徴とする高速シリアルインターフェース回路。 - 請求項1乃至14のいずれかに記載の高速シリアルインターフェース回路と、
前記高速シリアルインターフェース回路により受信されたデータ又はクロックに基づき動作するデバイスと、
を含むことを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009242241A JP2010016905A (ja) | 2009-10-21 | 2009-10-21 | 高速シリアルインターフェース回路及び電子機器 |
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---|---|---|---|---|
JP2012043410A (ja) * | 2010-07-23 | 2012-03-01 | Panasonic Corp | ホスト装置、周辺装置、通信システム、および、通信方法 |
CN116527024A (zh) * | 2023-07-05 | 2023-08-01 | 中国电子科技集团公司第十四研究所 | 一种基于宽带RFSoC芯片的时钟电路 |
-
2009
- 2009-10-21 JP JP2009242241A patent/JP2010016905A/ja active Pending
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JP2012043410A (ja) * | 2010-07-23 | 2012-03-01 | Panasonic Corp | ホスト装置、周辺装置、通信システム、および、通信方法 |
CN116527024A (zh) * | 2023-07-05 | 2023-08-01 | 中国电子科技集团公司第十四研究所 | 一种基于宽带RFSoC芯片的时钟电路 |
CN116527024B (zh) * | 2023-07-05 | 2023-09-01 | 中国电子科技集团公司第十四研究所 | 一种基于宽带RFSoC芯片的时钟电路 |
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