JP2002182929A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 ハードウエアによって、ベースタイマ値設定
レジスタ１３の分解能に左右されることなく、自由なタ
イマ設定値を設定することができるマルチタイマを備え
た半導体装置を得る。 【解決手段】 コントロールロジック２１に、ベースタ
イマ値設定レジスタ１３のオーバーフロー値、タイマ設
定値レジスタ１４に設定されたタイマ設定値、および前
回に演算された比較値に応じて今回の比較値を演算する
演算回路３１と、その演算された比較値が設定される演
算結果格納レジスタ３２と、ベースタイマ値設定レジス
タ１３のベースタイマ値と演算結果格納レジスタ３２に
設定された比較値との一致に応じて割込み発生する比較
器３３とを備えた。
レジスタ１３の分解能に左右されることなく、自由なタ
イマ設定値を設定することができるマルチタイマを備え
た半導体装置を得る。 【解決手段】 コントロールロジック２１に、ベースタ
イマ値設定レジスタ１３のオーバーフロー値、タイマ設
定値レジスタ１４に設定されたタイマ設定値、および前
回に演算された比較値に応じて今回の比較値を演算する
演算回路３１と、その演算された比較値が設定される演
算結果格納レジスタ３２と、ベースタイマ値設定レジス
タ１３のベースタイマ値と演算結果格納レジスタ３２に
設定された比較値との一致に応じて割込み発生する比較
器３３とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、マルチタイマを
備えた半導体装置に関するものである。
備えた半導体装置に関するものである。
【０００２】
【従来の技術】図１は従来のマイクロコンピュータを示
す機能ブロック図であり、図において、１はマイクロコ
ンピュータ、２はＣＰＵ、３はバスＩ／Ｆ装置、４はマ
ルチタイマ、Ａ／Ｄ変換器、およびシリアルＩ／Ｏ装置
等を含む周辺機能装置、５はＲＡＭ、６はフラッシュメ
モリ等の内部ＲＯＭ、７はＩ／Ｏポート、８はクロック
発生回路である。図４は従来のマルチタイマの詳細を示
す機能ブロック図であり、図１における周辺機能装置４
内のマルチタイマだけを取り上げて、その詳細を示した
ものである。図において、１１はデータバス、１２はク
ロックに基づいてカウントするタイマカウンタ、１３は
タイマカウンタ１２によるカウントに応じてベースタイ
マ値が設定されるベースタイマ値設定レジスタ、１４は
タイマ設定値が設定されるタイマ設定値レジスタ、１５
はマルチタイマの各種モードを設定する制御レジスタで
ある。２１はベースタイマ値設定レジスタ１３のベース
タイマ値およびタイマ設定値レジスタ１４に設定された
タイマ設定値に応じて割り込み発生するコントロールロ
ジックであり、そのコントロールロジック２１におい
て、２２は図１に示したクロック発生回路８から発生さ
れたクロックを複数種類の分周器によって分周された複
数のクロック源のうちから１つを選択するクロック源選
択回路、２３はベースタイマ値設定レジスタ１３のベー
スタイマ値とタイマ設定値レジスタ１４に設定されたタ
イマ設定値との一致に応じて割り込み発生する比較器で
ある。
す機能ブロック図であり、図において、１はマイクロコ
ンピュータ、２はＣＰＵ、３はバスＩ／Ｆ装置、４はマ
ルチタイマ、Ａ／Ｄ変換器、およびシリアルＩ／Ｏ装置
等を含む周辺機能装置、５はＲＡＭ、６はフラッシュメ
モリ等の内部ＲＯＭ、７はＩ／Ｏポート、８はクロック
発生回路である。図４は従来のマルチタイマの詳細を示
す機能ブロック図であり、図１における周辺機能装置４
内のマルチタイマだけを取り上げて、その詳細を示した
ものである。図において、１１はデータバス、１２はク
ロックに基づいてカウントするタイマカウンタ、１３は
タイマカウンタ１２によるカウントに応じてベースタイ
マ値が設定されるベースタイマ値設定レジスタ、１４は
タイマ設定値が設定されるタイマ設定値レジスタ、１５
はマルチタイマの各種モードを設定する制御レジスタで
ある。２１はベースタイマ値設定レジスタ１３のベース
タイマ値およびタイマ設定値レジスタ１４に設定された
タイマ設定値に応じて割り込み発生するコントロールロ
ジックであり、そのコントロールロジック２１におい
て、２２は図１に示したクロック発生回路８から発生さ
れたクロックを複数種類の分周器によって分周された複
数のクロック源のうちから１つを選択するクロック源選
択回路、２３はベースタイマ値設定レジスタ１３のベー
スタイマ値とタイマ設定値レジスタ１４に設定されたタ
イマ設定値との一致に応じて割り込み発生する比較器で
ある。
【０００３】次に動作について説明する。図５は従来の
マルチタイマの動作を示すタイミングチャートであり、
図１、図４と共にこの図５を参照しながら動作を説明す
る。図１において、ＣＰＵ２からデータバス１１を通じ
て、タイマ設定値レジスタ１４に、タイマ設定値が設定
される。また、クロック発生回路８からクロックが発生
される。図４において、クロック源選択回路２２は、ク
ロック発生回路８から発生されたクロックを複数種類の
分周器によって分周された複数のクロック源のうちから
１つを選択する。また、ベースタイマ値設定レジスタ１
３は、タイマカウンタ１２がカウントした場合のベース
タイマ値が（８０００Ｈ）でオーバーフローするもので
あり、それら選択されたクロック源とオーバーフロー値
によって、ベースタイマ周期が決定される。タイマカウ
ンタ１２を起動すると、タイマカウンタ１２は、クロッ
ク源選択回路２２によって選択されたクロック源のクロ
ックに基づいてカウントし、ベースタイマ値設定レジス
タ１３のベースタイマ値をカウントアップする。ここ
で、ベースタイマ値に対して（３０００Ｈ）毎に、割り
込みを発生させたい場合には、ＣＰＵ２によってタイマ
設定値Ａ（３０００Ｈ）、Ｂ（６０００Ｈ）、Ｃ（１０
００Ｈ）が演算され、データバス１１を通じて、タイマ
設定値レジスタ１４に逐次設定される。コントロールロ
ジック２１において、比較器２３は、ベースタイマ値設
定レジスタ１３のベースタイマ値とタイマ設定値レジス
タ１４に設定されたタイマ設定値との一致に応じてパル
ス出力を変化させて発生する。
マルチタイマの動作を示すタイミングチャートであり、
図１、図４と共にこの図５を参照しながら動作を説明す
る。図１において、ＣＰＵ２からデータバス１１を通じ
て、タイマ設定値レジスタ１４に、タイマ設定値が設定
される。また、クロック発生回路８からクロックが発生
される。図４において、クロック源選択回路２２は、ク
ロック発生回路８から発生されたクロックを複数種類の
分周器によって分周された複数のクロック源のうちから
１つを選択する。また、ベースタイマ値設定レジスタ１
３は、タイマカウンタ１２がカウントした場合のベース
タイマ値が（８０００Ｈ）でオーバーフローするもので
あり、それら選択されたクロック源とオーバーフロー値
によって、ベースタイマ周期が決定される。タイマカウ
ンタ１２を起動すると、タイマカウンタ１２は、クロッ
ク源選択回路２２によって選択されたクロック源のクロ
ックに基づいてカウントし、ベースタイマ値設定レジス
タ１３のベースタイマ値をカウントアップする。ここ
で、ベースタイマ値に対して（３０００Ｈ）毎に、割り
込みを発生させたい場合には、ＣＰＵ２によってタイマ
設定値Ａ（３０００Ｈ）、Ｂ（６０００Ｈ）、Ｃ（１０
００Ｈ）が演算され、データバス１１を通じて、タイマ
設定値レジスタ１４に逐次設定される。コントロールロ
ジック２１において、比較器２３は、ベースタイマ値設
定レジスタ１３のベースタイマ値とタイマ設定値レジス
タ１４に設定されたタイマ設定値との一致に応じてパル
ス出力を変化させて発生する。
【０００４】
【発明が解決しようとする課題】従来のマルチタイマは
以上のように構成されているので、タイマ設定値レジス
タ１４に設定されるタイマ設定値の演算は、ＣＰＵ２の
ソフトウエアによるものであり、また、これをハードウ
エアで実現しようとした場合には、（３０００Ｈ）毎の
割り込み発生ということから、ＣＰＵ２から（３０００
Ｈ）というタイマ設定値しかタイマ設定値レジスタ１４
に設定されないが、タイマ設定値Ｂからタイマ設定値Ｃ
への移行のように、ベースタイマ値設定レジスタ１３の
オーバーフロー値を越えてしまうようなタイマ設定値Ｃ
を設定することができないなどの課題があった。
以上のように構成されているので、タイマ設定値レジス
タ１４に設定されるタイマ設定値の演算は、ＣＰＵ２の
ソフトウエアによるものであり、また、これをハードウ
エアで実現しようとした場合には、（３０００Ｈ）毎の
割り込み発生ということから、ＣＰＵ２から（３０００
Ｈ）というタイマ設定値しかタイマ設定値レジスタ１４
に設定されないが、タイマ設定値Ｂからタイマ設定値Ｃ
への移行のように、ベースタイマ値設定レジスタ１３の
オーバーフロー値を越えてしまうようなタイマ設定値Ｃ
を設定することができないなどの課題があった。
【０００５】この発明は上記のような課題を解決するた
めになされたもので、ハードウエアによって、第１のレ
ジスタの分解能に左右されることなく、自由なタイマ設
定値を設定することができるマルチタイマを備えた半導
体装置を得ることを目的とする。
めになされたもので、ハードウエアによって、第１のレ
ジスタの分解能に左右されることなく、自由なタイマ設
定値を設定することができるマルチタイマを備えた半導
体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、コントロールロジックに、第１のレジスタのオー
バーフロー値、第２のレジスタに設定されたタイマ設定
値、および前回に演算された比較値に応じて今回の比較
値を演算する演算回路と、その演算された比較値が設定
される第３のレジスタと、第１のレジスタのベースタイ
マ値と第３のレジスタに設定された比較値との一致に応
じて割込み発生する比較器とを備えたものである。
置は、コントロールロジックに、第１のレジスタのオー
バーフロー値、第２のレジスタに設定されたタイマ設定
値、および前回に演算された比較値に応じて今回の比較
値を演算する演算回路と、その演算された比較値が設定
される第３のレジスタと、第１のレジスタのベースタイ
マ値と第３のレジスタに設定された比較値との一致に応
じて割込み発生する比較器とを備えたものである。
【０００７】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す機能ブロック図であり、図に
おいて、１はマイクロコンピュータ、２はＣＰＵ、３は
バスＩ／Ｆ装置、４はマルチタイマ、Ａ／Ｄ変換器、お
よびシリアルＩ／Ｏ装置等を含む周辺機能装置、５はＲ
ＡＭ、６はフラッシュメモリ等の内部ＲＯＭ、７はＩ／
Ｏポート、８はクロック発生回路である。図２はこの発
明の実施の形態１によるマルチタイマの詳細を示す機能
ブロック図であり、図１における周辺機能装置４内のマ
ルチタイマだけを取り上げて、その詳細を示したもので
ある。図において、１１はデータバス、１２はクロック
に基づいてカウントするタイマカウンタ、１３はタイマ
カウンタ１２によるカウントに応じてベースタイマ値が
設定されるベースタイマ値設定レジスタ（第１のレジス
タ）、１４はタイマ設定値が設定されるタイマ設定値レ
ジスタ（第２のレジスタ）、１５はマルチタイマの各種
モードを設定する制御レジスタである。２１はベースタ
イマ値設定レジスタ１３のベースタイマ値およびタイマ
設定値レジスタ１４に設定されたタイマ設定値に応じて
割り込み発生するコントロールロジックであり、そのコ
ントロールロジック２１において、２２は図１に示した
クロック発生回路８から発生されたクロックを複数種類
の分周器によって分周された複数のクロック源のうちか
ら１つを選択するクロック源選択回路、３１はベースタ
イマ値設定レジスタ１３のオーバーフロー値、タイマ設
定値レジスタ１４に設定されたタイマ設定値、および前
回に演算された比較値に応じて今回の比較値を演算する
演算回路、３２はその演算回路３１により演算された比
較値が設定される演算結果格納レジスタ（第３のレジス
タ）、３３はベースタイマ値設定レジスタ１３のベース
タイマ値と演算結果格納レジスタ３２に設定された比較
値との一致に応じて割込み発生する比較器である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータを示す機能ブロック図であり、図に
おいて、１はマイクロコンピュータ、２はＣＰＵ、３は
バスＩ／Ｆ装置、４はマルチタイマ、Ａ／Ｄ変換器、お
よびシリアルＩ／Ｏ装置等を含む周辺機能装置、５はＲ
ＡＭ、６はフラッシュメモリ等の内部ＲＯＭ、７はＩ／
Ｏポート、８はクロック発生回路である。図２はこの発
明の実施の形態１によるマルチタイマの詳細を示す機能
ブロック図であり、図１における周辺機能装置４内のマ
ルチタイマだけを取り上げて、その詳細を示したもので
ある。図において、１１はデータバス、１２はクロック
に基づいてカウントするタイマカウンタ、１３はタイマ
カウンタ１２によるカウントに応じてベースタイマ値が
設定されるベースタイマ値設定レジスタ（第１のレジス
タ）、１４はタイマ設定値が設定されるタイマ設定値レ
ジスタ（第２のレジスタ）、１５はマルチタイマの各種
モードを設定する制御レジスタである。２１はベースタ
イマ値設定レジスタ１３のベースタイマ値およびタイマ
設定値レジスタ１４に設定されたタイマ設定値に応じて
割り込み発生するコントロールロジックであり、そのコ
ントロールロジック２１において、２２は図１に示した
クロック発生回路８から発生されたクロックを複数種類
の分周器によって分周された複数のクロック源のうちか
ら１つを選択するクロック源選択回路、３１はベースタ
イマ値設定レジスタ１３のオーバーフロー値、タイマ設
定値レジスタ１４に設定されたタイマ設定値、および前
回に演算された比較値に応じて今回の比較値を演算する
演算回路、３２はその演算回路３１により演算された比
較値が設定される演算結果格納レジスタ（第３のレジス
タ）、３３はベースタイマ値設定レジスタ１３のベース
タイマ値と演算結果格納レジスタ３２に設定された比較
値との一致に応じて割込み発生する比較器である。
【０００８】次に動作について説明する。図３はこの発
明の実施の形態１によるマルチタイマの動作を示すタイ
ミングチャートであり、これら図１から図３を参照しな
がら動作を説明する。図１において、ＣＰＵ２からデー
タバス１１を通じて、タイマ設定値レジスタ１４に、タ
イマ設定値が設定される。また、クロック発生回路８か
らクロックが発生される。図２において、クロック源選
択回路２２は、クロック発生回路８から発生されたクロ
ックを複数種類の分周器によって分周された複数のクロ
ック源のうちから１つを選択する。また、ベースタイマ
値設定レジスタ１３は、タイマカウンタ１２がカウント
した場合のベースタイマ値が（１００００Ｈ）でオーバ
ーフローするものであり、それら選択されたクロック源
とオーバーフロー値によって、ベースタイマ周期が決定
される。タイマカウンタ１２を起動すると、タイマカウ
ンタ１２は、クロック源選択回路２２によって選択され
たクロック源のクロックに基づいてカウントし、ベース
タイマ値設定レジスタ１３のベースタイマ値をカウント
アップする。ここで、ベースタイマ値に対して（７００
０Ｈ）、（７０００Ｈ）、（３０００Ｈ）、（３０００
０Ｈ）、（８０００Ｈ）、（７０００Ｈ）毎に、割り込
みを発生させたい場合には、ＣＰＵ２によって同様な順
で同様の値のタイマ設定値がデータバス１１を通じて、
タイマ設定値レジスタ１４に逐次設定される。コントロ
ールロジック２１において、演算回路３１は、初回のタ
イマ設定値（７０００Ｈ）については、そのタイマ設定
値がベースタイマ値設定レジスタ１３のオーバーフロー
値（１００００Ｈ）を越えていないことから、そのまま
演算結果格納レジスタ３２に比較値Ａとして設定する。
比較器３３は、ベースタイマ値設定レジスタ１３のベー
スタイマ値と演算結果格納レジスタ３２に設定された比
較値Ａとの一致に応じてパルス出力を変化させる。ま
た、タイマ設定値レジスタ１４には、ＣＰＵ２によって
次のタイマ設定値（７０００Ｈ）が設定され、演算回路
３１は、そのタイマ設定値（７０００Ｈ）については、
｛オーバーフロー値（１００００Ｈ）｝−｛前回の比較
値Ａ（７０００Ｈ）｝＝｛オーバーフローまでの余裕
（３０００Ｈ）｝＜タイマ設定値（７０００Ｈ）である
ことから、次のタイマ設定値までにオーバーフローして
しまうことを考慮して、演算結果格納レジスタ３２に比
較値Ｂ（４０００Ｈ）を設定する。比較器３３は、ベー
スタイマ値設定レジスタ１３のベースタイマ値と演算結
果格納レジスタ３２に設定された比較値Ｂとの一致に応
じてパルス出力を変化させる。
明の実施の形態１によるマルチタイマの動作を示すタイ
ミングチャートであり、これら図１から図３を参照しな
がら動作を説明する。図１において、ＣＰＵ２からデー
タバス１１を通じて、タイマ設定値レジスタ１４に、タ
イマ設定値が設定される。また、クロック発生回路８か
らクロックが発生される。図２において、クロック源選
択回路２２は、クロック発生回路８から発生されたクロ
ックを複数種類の分周器によって分周された複数のクロ
ック源のうちから１つを選択する。また、ベースタイマ
値設定レジスタ１３は、タイマカウンタ１２がカウント
した場合のベースタイマ値が（１００００Ｈ）でオーバ
ーフローするものであり、それら選択されたクロック源
とオーバーフロー値によって、ベースタイマ周期が決定
される。タイマカウンタ１２を起動すると、タイマカウ
ンタ１２は、クロック源選択回路２２によって選択され
たクロック源のクロックに基づいてカウントし、ベース
タイマ値設定レジスタ１３のベースタイマ値をカウント
アップする。ここで、ベースタイマ値に対して（７００
０Ｈ）、（７０００Ｈ）、（３０００Ｈ）、（３０００
０Ｈ）、（８０００Ｈ）、（７０００Ｈ）毎に、割り込
みを発生させたい場合には、ＣＰＵ２によって同様な順
で同様の値のタイマ設定値がデータバス１１を通じて、
タイマ設定値レジスタ１４に逐次設定される。コントロ
ールロジック２１において、演算回路３１は、初回のタ
イマ設定値（７０００Ｈ）については、そのタイマ設定
値がベースタイマ値設定レジスタ１３のオーバーフロー
値（１００００Ｈ）を越えていないことから、そのまま
演算結果格納レジスタ３２に比較値Ａとして設定する。
比較器３３は、ベースタイマ値設定レジスタ１３のベー
スタイマ値と演算結果格納レジスタ３２に設定された比
較値Ａとの一致に応じてパルス出力を変化させる。ま
た、タイマ設定値レジスタ１４には、ＣＰＵ２によって
次のタイマ設定値（７０００Ｈ）が設定され、演算回路
３１は、そのタイマ設定値（７０００Ｈ）については、
｛オーバーフロー値（１００００Ｈ）｝−｛前回の比較
値Ａ（７０００Ｈ）｝＝｛オーバーフローまでの余裕
（３０００Ｈ）｝＜タイマ設定値（７０００Ｈ）である
ことから、次のタイマ設定値までにオーバーフローして
しまうことを考慮して、演算結果格納レジスタ３２に比
較値Ｂ（４０００Ｈ）を設定する。比較器３３は、ベー
スタイマ値設定レジスタ１３のベースタイマ値と演算結
果格納レジスタ３２に設定された比較値Ｂとの一致に応
じてパルス出力を変化させる。
【０００９】演算回路３１による演算機能は、以下の演
算式に基づくものとする。 ｛（オーバーフロー値）−（前回の比較値）｝＜（今回のタイマ設定値） ∩（今回のタイマ設定値）≦（オーバーフロー値）の場合は、 （比較値）＝（今回のタイマ設定値） −｛（オーバーフロー値）−（前回の比較値）｝ ∴（比較値Ｂ）＝（７０００Ｈ） −｛（１００００Ｈ）−（７０００Ｈ）｝＝（４０００Ｈ） ∴（比較値Ｅ）＝（８０００Ｈ） −｛（１００００Ｈ）−（７０００Ｈ）｝＝（５０００Ｈ） ∴（比較値Ｆ）＝（７０００Ｈ） −｛（１００００Ｈ）−（５０００Ｈ）｝＝（２０００Ｈ） ｛（オーバーフロー値）−（前回の比較値）｝＞（今回のタイマ設定値） ∩（今回のタイマ設定値）≦（オーバーフロー値）の場合は、 （比較値）＝（前回の比較値）＋（今回のタイマ設定値） ∴（比較値Ｃ）＝｛（４０００Ｈ）＋（３０００Ｈ）｝＝（７０００Ｈ） ｛（オーバーフロー値）−（前回の比較値）｝＝（今回のタイマ設定値）の場 合は、 （比較値）＝（オーバーフロー値） ｛（オーバーフロー値）−（前回の比較値）｝＜（今回のタイマ設定値） ∩（今回のタイマ設定値）≧（オーバーフロー値）の場合は、 （比較値）＝[（今回のタイマ設定値）−｛（オーバーフロー値） −（前回の比較値）｝]／（オーバーフロー値）＝商（剰余） 但し、剰余が比較値となる。 ∴（比較値Ｄ）＝[（３００００Ｈ）−｛（１００００Ｈ） −（７０００Ｈ）｝]／（１００００Ｈ）＝２（７０００Ｈ） この場合、３回のオーバーフロー後に比較器３３は、ベ
ースタイマ値設定レジスタ１３のベースタイマ値と演算
結果格納レジスタ３２に設定された比較値Ｄ（７０００
Ｈ）との一致に応じてパルス出力を変化させる。
算式に基づくものとする。 ｛（オーバーフロー値）−（前回の比較値）｝＜（今回のタイマ設定値） ∩（今回のタイマ設定値）≦（オーバーフロー値）の場合は、 （比較値）＝（今回のタイマ設定値） −｛（オーバーフロー値）−（前回の比較値）｝ ∴（比較値Ｂ）＝（７０００Ｈ） −｛（１００００Ｈ）−（７０００Ｈ）｝＝（４０００Ｈ） ∴（比較値Ｅ）＝（８０００Ｈ） −｛（１００００Ｈ）−（７０００Ｈ）｝＝（５０００Ｈ） ∴（比較値Ｆ）＝（７０００Ｈ） −｛（１００００Ｈ）−（５０００Ｈ）｝＝（２０００Ｈ） ｛（オーバーフロー値）−（前回の比較値）｝＞（今回のタイマ設定値） ∩（今回のタイマ設定値）≦（オーバーフロー値）の場合は、 （比較値）＝（前回の比較値）＋（今回のタイマ設定値） ∴（比較値Ｃ）＝｛（４０００Ｈ）＋（３０００Ｈ）｝＝（７０００Ｈ） ｛（オーバーフロー値）−（前回の比較値）｝＝（今回のタイマ設定値）の場 合は、 （比較値）＝（オーバーフロー値） ｛（オーバーフロー値）−（前回の比較値）｝＜（今回のタイマ設定値） ∩（今回のタイマ設定値）≧（オーバーフロー値）の場合は、 （比較値）＝[（今回のタイマ設定値）−｛（オーバーフロー値） −（前回の比較値）｝]／（オーバーフロー値）＝商（剰余） 但し、剰余が比較値となる。 ∴（比較値Ｄ）＝[（３００００Ｈ）−｛（１００００Ｈ） −（７０００Ｈ）｝]／（１００００Ｈ）＝２（７０００Ｈ） この場合、３回のオーバーフロー後に比較器３３は、ベ
ースタイマ値設定レジスタ１３のベースタイマ値と演算
結果格納レジスタ３２に設定された比較値Ｄ（７０００
Ｈ）との一致に応じてパルス出力を変化させる。
【００１０】以上のように、この実施の形態１によれ
ば、タイマカウンタ１２のカウントによるベースタイマ
値がベースタイマ値設定レジスタ１３のオーバーフロー
値を越えてしまうようなタイマ設定値がタイマ設定値レ
ジスタ１４に設定されても、コントロールロジック２１
内の演算回路３１および演算結果格納レジスタ３２によ
って、そのタイマ設定値に応じた比較値を演算して設定
することができ、ベースタイマ値設定レジスタ１３の分
解能に左右されることなく、自由なタイマ設定値を設定
することができる。また、ソフトウエアによることな
く、コントロールロジック２１と言うハードウエアによ
って、比較値を演算して設定することができる。
ば、タイマカウンタ１２のカウントによるベースタイマ
値がベースタイマ値設定レジスタ１３のオーバーフロー
値を越えてしまうようなタイマ設定値がタイマ設定値レ
ジスタ１４に設定されても、コントロールロジック２１
内の演算回路３１および演算結果格納レジスタ３２によ
って、そのタイマ設定値に応じた比較値を演算して設定
することができ、ベースタイマ値設定レジスタ１３の分
解能に左右されることなく、自由なタイマ設定値を設定
することができる。また、ソフトウエアによることな
く、コントロールロジック２１と言うハードウエアによ
って、比較値を演算して設定することができる。
【００１１】
【発明の効果】以上のように、この発明によれば、コン
トロールロジックに、第１のレジスタのオーバーフロー
値、第２のレジスタに設定されたタイマ設定値、および
前回に演算された比較値に応じて今回の比較値を演算す
る演算回路と、その演算された比較値が設定される第３
のレジスタと、第１のレジスタのベースタイマ値と第３
のレジスタに設定された比較値との一致に応じて割込み
発生する比較器とを備えるように構成したので、タイマ
カウンタのカウントによるベースタイマ値が第１のレジ
スタのオーバーフロー値を越えてしまうようなタイマ設
定値が第２のレジスタに設定されても、コントロールロ
ジック内の演算回路および第３のレジスタによって、そ
のタイマ設定値に応じた比較値を演算して設定すること
ができ、第１のレジスタの分解能に左右されることな
く、自由なタイマ設定値を設定することができる。ま
た、ソフトウエアによることなく、コントロールロジッ
クと言うハードウエアによって、比較値を演算して設定
することができる効果がある。
トロールロジックに、第１のレジスタのオーバーフロー
値、第２のレジスタに設定されたタイマ設定値、および
前回に演算された比較値に応じて今回の比較値を演算す
る演算回路と、その演算された比較値が設定される第３
のレジスタと、第１のレジスタのベースタイマ値と第３
のレジスタに設定された比較値との一致に応じて割込み
発生する比較器とを備えるように構成したので、タイマ
カウンタのカウントによるベースタイマ値が第１のレジ
スタのオーバーフロー値を越えてしまうようなタイマ設
定値が第２のレジスタに設定されても、コントロールロ
ジック内の演算回路および第３のレジスタによって、そ
のタイマ設定値に応じた比較値を演算して設定すること
ができ、第１のレジスタの分解能に左右されることな
く、自由なタイマ設定値を設定することができる。ま
た、ソフトウエアによることなく、コントロールロジッ
クと言うハードウエアによって、比較値を演算して設定
することができる効果がある。
【図１】 この発明の実施の形態１によるマイクロコン
ピュータを示す機能ブロック図である。
ピュータを示す機能ブロック図である。
【図２】 この発明の実施の形態１によるマルチタイマ
の詳細を示す機能ブロック図である。
の詳細を示す機能ブロック図である。
【図３】 この発明の実施の形態１によるマルチタイマ
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図４】 従来のマルチタイマの詳細を示す機能ブロッ
ク図である。
ク図である。
【図５】 従来のマルチタイマの動作を示すタイミング
チャートである。
チャートである。
１ マイクロコンピュータ、２ ＣＰＵ、３ バスＩ／
Ｆ装置、４ 周辺機能装置、５ ＲＡＭ、６ 内部ＲＯ
Ｍ、７ Ｉ／Ｏポート、８ クロック発生回路、１１
データバス、１２ タイマカウンタ、１３ ベースタイ
マ値設定レジスタ（第１のレジスタ）、１４ タイマ設
定値レジスタ（第２のレジスタ）、１５制御レジスタ、
２１ コントロールロジック、２２ クロック源選択回
路、３１ 演算回路、３２ 演算結果格納レジスタ（第
３のレジスタ）、３３ 比較器。
Ｆ装置、４ 周辺機能装置、５ ＲＡＭ、６ 内部ＲＯ
Ｍ、７ Ｉ／Ｏポート、８ クロック発生回路、１１
データバス、１２ タイマカウンタ、１３ ベースタイ
マ値設定レジスタ（第１のレジスタ）、１４ タイマ設
定値レジスタ（第２のレジスタ）、１５制御レジスタ、
２１ コントロールロジック、２２ クロック源選択回
路、３１ 演算回路、３２ 演算結果格納レジスタ（第
３のレジスタ）、３３ 比較器。
Claims (1)
- 【請求項１】 クロックに基づいてカウントするタイマ
カウンタと、上記タイマカウンタによるカウントに応じ
てベースタイマ値が設定される第１のレジスタと、タイ
マ設定値が設定される第２のレジスタと、上記第１のレ
ジスタのベースタイマ値および上記第２のレジスタのタ
イマ設定値に応じて割込み発生するコントロールロジッ
クとを設け、上記コントロールロジックは、上記第１の
レジスタのオーバーフロー値、上記第２のレジスタに設
定されたタイマ設定値、および前回に演算された比較値
に応じて今回の比較値を演算する演算回路と、上記演算
回路により演算された比較値が設定される第３のレジス
タと、上記第１のレジスタのベースタイマ値と上記第３
のレジスタに設定された比較値との一致に応じて割込み
発生する比較器とを設けたことを特徴とするマルチタイ
マを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384230A JP2002182929A (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000384230A JP2002182929A (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002182929A true JP2002182929A (ja) | 2002-06-28 |
Family
ID=18851739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000384230A Pending JP2002182929A (ja) | 2000-12-18 | 2000-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002182929A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006106917A1 (ja) * | 2005-03-31 | 2008-09-11 | 日本電気株式会社 | タイマー回路、これを用いた携帯通信端末及び電子機器 |
-
2000
- 2000-12-18 JP JP2000384230A patent/JP2002182929A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006106917A1 (ja) * | 2005-03-31 | 2008-09-11 | 日本電気株式会社 | タイマー回路、これを用いた携帯通信端末及び電子機器 |
| US7949891B2 (en) | 2005-03-31 | 2011-05-24 | Nec Corporation | Timer circuit storing a plurality of time measurements with different sets of measurement time that can be realized by starting the time measurements asynchronously |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060223 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060310 |