JPH0555883A - タイマ回路 - Google Patents
タイマ回路Info
- Publication number
- JPH0555883A JPH0555883A JP21335591A JP21335591A JPH0555883A JP H0555883 A JPH0555883 A JP H0555883A JP 21335591 A JP21335591 A JP 21335591A JP 21335591 A JP21335591 A JP 21335591A JP H0555883 A JPH0555883 A JP H0555883A
- Authority
- JP
- Japan
- Prior art keywords
- value
- register
- count value
- counter
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 タイマ回路のプリセット値ｎの２ｎ、あるい
は、ｎ／２への変更をハードウエアで行ない、ソフトウ
エアの負荷の低減を目的とする。 【構成】 カウンタ４のプリセット値を保持しているシ
フトレジスタ７に、制御回路８から制御信号を与え、シ
フトレジスタ７のプリセット値をシフトさせることでプ
リセット値を変更する。
は、ｎ／２への変更をハードウエアで行ない、ソフトウ
エアの負荷の低減を目的とする。 【構成】 カウンタ４のプリセット値を保持しているシ
フトレジスタ７に、制御回路８から制御信号を与え、シ
フトレジスタ７のプリセット値をシフトさせることでプ
リセット値を変更する。
Description
【０００１】
【産業上の利用分野】この発明は、シングルチップマイ
クロコンピュータなどに内蔵されるタイマ回路に関する
ものである。
クロコンピュータなどに内蔵されるタイマ回路に関する
ものである。
【０００２】
【従来の技術】図３は従来のタイマ回路を示すブロック
図である。図において、１はタイマ回路と中央演算処理
装置など他の回路（図示せず）間の信号の伝搬に用いら
れるデータバス、２はデータバス１に接続されたタイマ
レジスタ、３はタイマレジスタ２からの信号を保持する
リロードレジスタ、４はリロードレジスタ３の値にプリ
セットされ、クロック信号をカウントするカウンタ、５
はカウンタ４のカウント動作の開始信号を入力するカウ
ント開始信号線で、信号が”Ｈ”レベルの時カウント動
作を可能とし”Ｌ”レベルで禁止する。６はカウンタ４
のカウント値がプリセット値に相当したとき発生する割
り込み要求信号を出力する割り込み要求信号線である。
図である。図において、１はタイマ回路と中央演算処理
装置など他の回路（図示せず）間の信号の伝搬に用いら
れるデータバス、２はデータバス１に接続されたタイマ
レジスタ、３はタイマレジスタ２からの信号を保持する
リロードレジスタ、４はリロードレジスタ３の値にプリ
セットされ、クロック信号をカウントするカウンタ、５
はカウンタ４のカウント動作の開始信号を入力するカウ
ント開始信号線で、信号が”Ｈ”レベルの時カウント動
作を可能とし”Ｌ”レベルで禁止する。６はカウンタ４
のカウント値がプリセット値に相当したとき発生する割
り込み要求信号を出力する割り込み要求信号線である。
【０００３】次に動作について説明する。従来のタイマ
回路は図４に示したタイミング図のタイミングで動作す
る。タイマ回路を動作させるには、まずソフトウエア的
な手段によりタイマレジスタ２に、例えば、カウント値
ｎを書き込むように設定すると、タイマ回路はデータバ
ス１を通してカウント値ｎをタイマレジスタ２に書き込
むとともに、リロードレジスタ３にも書き込む。そし
て、リロードレジスタ３に書き込まれたカウント値ｎが
カウンタ４に書き込まれ、カウント値ｎがカウンタ４の
プリセット値となる。この状態で、例えば図４（ｂ）に
示すカウント開始信号が”Ｈ”レベルになると図４
（ａ）に示すカウンタ値は、ｎ、ｎ−１、…、１、０と
いうようなダウンカウント動作を行い、カウンタ値をタ
イマレジスタ２に転送する。カウンタ値がオーバーフロ
ーとなると、図４（ｃ）に示すとおり、割り込み要求信
号を中央演算処理装置（図示せず）に出力する。その
時、リロードレジスタ３はカウント動作に関係なく初期
のカウント値ｎを保持しているので、カウンタ４はリロ
ードレジスタ３の保持するカウント値ｎにプリセットさ
れ、再びｎからダウンカウント動作を開始する。次に、
カウント値を２倍の２ｎに変更する場合、カウント値ｎ
を設定した時と同様にソフトウエア的な手段によりタイ
マレジスタ２に、カウント値２ｎを書き込むように設定
することにより行う。このように、従来のタイマ回路は
カウント値を変更する場合、ソフトウエアでカウント値
をタイマレジスタ２に書き込むことにより行われてい
る。
回路は図４に示したタイミング図のタイミングで動作す
る。タイマ回路を動作させるには、まずソフトウエア的
な手段によりタイマレジスタ２に、例えば、カウント値
ｎを書き込むように設定すると、タイマ回路はデータバ
ス１を通してカウント値ｎをタイマレジスタ２に書き込
むとともに、リロードレジスタ３にも書き込む。そし
て、リロードレジスタ３に書き込まれたカウント値ｎが
カウンタ４に書き込まれ、カウント値ｎがカウンタ４の
プリセット値となる。この状態で、例えば図４（ｂ）に
示すカウント開始信号が”Ｈ”レベルになると図４
（ａ）に示すカウンタ値は、ｎ、ｎ−１、…、１、０と
いうようなダウンカウント動作を行い、カウンタ値をタ
イマレジスタ２に転送する。カウンタ値がオーバーフロ
ーとなると、図４（ｃ）に示すとおり、割り込み要求信
号を中央演算処理装置（図示せず）に出力する。その
時、リロードレジスタ３はカウント動作に関係なく初期
のカウント値ｎを保持しているので、カウンタ４はリロ
ードレジスタ３の保持するカウント値ｎにプリセットさ
れ、再びｎからダウンカウント動作を開始する。次に、
カウント値を２倍の２ｎに変更する場合、カウント値ｎ
を設定した時と同様にソフトウエア的な手段によりタイ
マレジスタ２に、カウント値２ｎを書き込むように設定
することにより行う。このように、従来のタイマ回路は
カウント値を変更する場合、ソフトウエアでカウント値
をタイマレジスタ２に書き込むことにより行われてい
る。
【０００４】
【発明が解決しようとする課題】従来のタイマ回路は以
上のように構成されているので、リロードレジスタ３に
書き込まれているカウント値ｎを２ｎ、４ｎというよう
な２のべき乗倍、あるいは、ｎ／２、ｎ／４というよう
な１／２のべき乗倍に変更する場合も、それ以外のカウ
ント値に変更する場合と同様に、ソフトウエア的な手段
によりタイマレジスタ２にカウント値を書き込むように
設定しなければならず、ソフトウエアに負荷がかかるな
どの問題点があった。
上のように構成されているので、リロードレジスタ３に
書き込まれているカウント値ｎを２ｎ、４ｎというよう
な２のべき乗倍、あるいは、ｎ／２、ｎ／４というよう
な１／２のべき乗倍に変更する場合も、それ以外のカウ
ント値に変更する場合と同様に、ソフトウエア的な手段
によりタイマレジスタ２にカウント値を書き込むように
設定しなければならず、ソフトウエアに負荷がかかるな
どの問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、リロードレジスタ３に書き込ま
れているカウント値を２、あるいは、１／２のべき乗倍
に変更する場合、カウント値の変更をハードウエアで行
ない、ソフトウエアへの負荷を低減できるタイマ回路を
得ることを目的とする。
ためになされたもので、リロードレジスタ３に書き込ま
れているカウント値を２、あるいは、１／２のべき乗倍
に変更する場合、カウント値の変更をハードウエアで行
ない、ソフトウエアへの負荷を低減できるタイマ回路を
得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るタイマ回
路は、所望の計測時間をプリセットするシフトレジスタ
と、一定周期のクロック信号をカウントし、このカウン
タ値が上記シフトレジスタにおけるプリセット値に相当
したとき出力を発生するカウンタと、上記シフトレジス
タのプリセット値をシフトさせてプリセット値を変更さ
せる制御回路を備えたものである。
路は、所望の計測時間をプリセットするシフトレジスタ
と、一定周期のクロック信号をカウントし、このカウン
タ値が上記シフトレジスタにおけるプリセット値に相当
したとき出力を発生するカウンタと、上記シフトレジス
タのプリセット値をシフトさせてプリセット値を変更さ
せる制御回路を備えたものである。
【０００７】
【作用】この発明におけるタイマ回路は、プリセット値
を２、あるいは、１／２のべき乗倍に変更する場合、シ
フトレジスタの値をシフトさせて変更させる。
を２、あるいは、１／２のべき乗倍に変更する場合、シ
フトレジスタの値をシフトさせて変更させる。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例を示すブロ
ック図で、１〜６は上記従来例と全く同一のものであ
る。７はタイマレジスタ２からの信号を保持するシフト
レジスタ、８はシフトレジスタ７が保持する値をシフト
するシフト・トリガ信号などの制御信号を発生する制御
回路である。
ついて説明する。図１はこの発明の一実施例を示すブロ
ック図で、１〜６は上記従来例と全く同一のものであ
る。７はタイマレジスタ２からの信号を保持するシフト
レジスタ、８はシフトレジスタ７が保持する値をシフト
するシフト・トリガ信号などの制御信号を発生する制御
回路である。
【０００９】次に動作について図２を用いて説明する。
タイマ回路のカウント値ｎの設定や変更は従来のタイマ
回路と同様にソフトウエア的に行われる。次に、カウン
ト値ｎを２倍の２ｎに変更する場合、ソフトウエアによ
り、図２（ｃ）に示すようにシフト・トリガ信号を”
Ｈ”レベルにし、およびシフトレジスタ７の保持する値
のシフト方向を上位ビット方向に設定する信号を制御回
路８からシフトレジスタ７に入力する。すると、シフト
レジスタ７は、この制御信号を受けて、保持している値
ｎを上位ビット方向に１ビットシフトさせ、新しい値２
ｎを生成する。そして、図２（ａ）に示すように、カウ
ント値ｎからダウンカウントしていたカウンタ４のカウ
ント値がオーバーフローとなり、割り込み要求信号が出
力されると、シフトレジスタ７の値２ｎがカウンタ４に
書き込まれて、カウンタ４にプリセット値２ｎが設定さ
れる。このようにして、タイマ回路のカウント値が２ｎ
に変更され、カウント値２ｎの動作を行なう。
タイマ回路のカウント値ｎの設定や変更は従来のタイマ
回路と同様にソフトウエア的に行われる。次に、カウン
ト値ｎを２倍の２ｎに変更する場合、ソフトウエアによ
り、図２（ｃ）に示すようにシフト・トリガ信号を”
Ｈ”レベルにし、およびシフトレジスタ７の保持する値
のシフト方向を上位ビット方向に設定する信号を制御回
路８からシフトレジスタ７に入力する。すると、シフト
レジスタ７は、この制御信号を受けて、保持している値
ｎを上位ビット方向に１ビットシフトさせ、新しい値２
ｎを生成する。そして、図２（ａ）に示すように、カウ
ント値ｎからダウンカウントしていたカウンタ４のカウ
ント値がオーバーフローとなり、割り込み要求信号が出
力されると、シフトレジスタ７の値２ｎがカウンタ４に
書き込まれて、カウンタ４にプリセット値２ｎが設定さ
れる。このようにして、タイマ回路のカウント値が２ｎ
に変更され、カウント値２ｎの動作を行なう。
【００１０】また、カウント値ｎを１／２のｎ／２に変
更する場合は、シフト方向を下位ビット方向に設定する
ことで同様に行える。さらに、カウント値ｎを４ｎ、あ
るいはｎ／４に変更する場合は、シフトレジスタ７の値
をそれぞれの方向に２ビットシフトを行ない、新しい値
４ｎ、ｎ／４を生成することができる。
更する場合は、シフト方向を下位ビット方向に設定する
ことで同様に行える。さらに、カウント値ｎを４ｎ、あ
るいはｎ／４に変更する場合は、シフトレジスタ７の値
をそれぞれの方向に２ビットシフトを行ない、新しい値
４ｎ、ｎ／４を生成することができる。
【００１１】
【発明の効果】以上のように、この発明によれば、リロ
ードレジスタをシフトレジスタで構成したので、タイマ
回路のプリセット値を２あるいは、１／２のべき乗倍に
変更する場合、ハードウエアで行うことができ、ソフト
ウエアの負荷を低減できる効果がある。
ードレジスタをシフトレジスタで構成したので、タイマ
回路のプリセット値を２あるいは、１／２のべき乗倍に
変更する場合、ハードウエアで行うことができ、ソフト
ウエアの負荷を低減できる効果がある。
【図１】本発明の一実施例であるタイマ回路を示すブロ
ック図。
ック図。
【図２】本発明の一実施例であるタイマ回路のタイミン
グ図。
グ図。
【図３】従来のタイマ回路を示すブロック図。
【図４】従来のタイマ回路のタイミング図。
２ タイマレジスタ ４ カウンタ ７ シフトレジスタ ８ 制御回路
Claims (1)
- 【請求項１】 所望の計測時間をプリセットするシフト
レジスタと、一定周期のクロック信号をカウントし、こ
のカウント値が上記シフトレジスタにおけるプリセット
値に相当したとき出力を発生するカウンタと、上記シフ
トレジスタのプリセット値をシフトさせ、該プリセット
値を変更させる制御回路を備えたことを特徴とするタイ
マ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21335591A JPH0555883A (ja) | 1991-08-26 | 1991-08-26 | タイマ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21335591A JPH0555883A (ja) | 1991-08-26 | 1991-08-26 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555883A true JPH0555883A (ja) | 1993-03-05 |
Family
ID=16637801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21335591A Pending JPH0555883A (ja) | 1991-08-26 | 1991-08-26 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555883A (ja) |
-
1991
- 1991-08-26 JP JP21335591A patent/JPH0555883A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5361290A (en) | Clock generating circuit for use in single chip microcomputer | |
| JPH01265347A (ja) | アドレス生成装置 | |
| US7013404B2 (en) | Semiconductor integrated circuit characterized by timing adjustment of clock switching control | |
| JP3764560B2 (ja) | デジタル遅延回路及びデジタルｐｌｌ回路 | |
| JPS6266322A (ja) | デ−タバスバツフア制御回路 | |
| JPH0555883A (ja) | タイマ回路 | |
| JPH08139575A (ja) | パルス出力回路 | |
| JP2580940B2 (ja) | ゲートパルス幅測定回路 | |
| JP3089646B2 (ja) | Ｐｗｍ出力回路 | |
| JPS62233932A (ja) | Ｂｃｈ符号の復号回路 | |
| JPH0464431B2 (ja) | ||
| JP2757714B2 (ja) | フレームパルス生成回路 | |
| JP2679471B2 (ja) | クロック切替回路 | |
| JPH0411388Y2 (ja) | ||
| JP3166781B2 (ja) | 加算回路 | |
| JPH0514186A (ja) | パルス幅変調回路 | |
| JPH0625061Y2 (ja) | 時間発生回路 | |
| JPH0580089A (ja) | タイマ装置 | |
| JP2651300B2 (ja) | タイマ回路 | |
| JPH01280918A (ja) | インターバルタイマ | |
| JPH05275931A (ja) | 可変周波数発振回路 | |
| JPH0427730B2 (ja) | ||
| JPH045292B2 (ja) | ||
| JPH0653820A (ja) | クロック分周回路 | |
| JPH05215870A (ja) | タイマ |