JP2000517124A - 周波数分割回路 - Google Patents

Abstract

(57)【要約】 周波数分割回路は、符号付き演算を実行可能なディジタルアキュームレータと、アキュームレータの内容に所定の分子を加算する手段と、を備える。アキュームレータの内容から所定の分母を減算する手段が設けられ、更にアキュームレータに保持された値がゼロ又は負となったことを検出し、保持された値に依存する遅延設定値を決定する手段が設けられる。更なる手段は、前記遅延設定値を、当該遅延設定値の大きさに反比例する時間遅延に変換し、別の更なる手段は、前記時間遅延の経過時にディジタル出力信号の状態を変化させる。対応する方法も開示されている。

Description

【発明の詳細な説明】 周波数分割回路 本発明は、入力信号周波数の除数による除算を示す出力信号を提供する種類の 周波数分割回路に関する。 多くの電子システムは、主周波数とある固定的関係を有する周波数の信号を生 成することを必要とする。そのような周波数間に要求される関係がある有理数（ 即ち、２つの整数の比で表現可能な数）による除算の形態をとる場合、除算を実 行する従来の方法は、出力信号に良好なスペクトル純度が要求される時、電圧制 御発振器を含む位相同期ループ回路を使用して最終的な出力周波数を生成する。 標準的な直接除算手法は、出力信号中の周期ジッターが原因で、スペクトル純度 が劣る。それに限定されるものではないが、移動無線通信を含む多くの応用にお いて、付加的な電圧制御発振器の付加的なコスト及び電力消費は重大な設計上の 不利益を与えるが、良好なスペクトル純度は不可欠である。 本発明の目的は、既知の周波数分割手法と関連する電圧制御発振器を必要とす ることなく、入力信号周波数を有理因数で除算することができ、かつ、それでも なお良好なスペクトル純度を提供する方法及び回路を提供することにある。 本発明によれば、周波数分割回路が提供され、その回路は、 符号付き演算を実行可能なディジタルアキュームレータと、 アキュームレータの内容に所定の分子値を加算する手段と、 アキュームレータの内容から所定の分母値を減算する手段と、 アキュームレータに保持された値がゼロ又は負となったことを検出し、保持さ れた値に依存する遅延設定値を決定する手段と、 遅延設定値を、当該遅延設定値の大きさに反比例する時間遅延に変換する手段 と、 時間遅延の経過時にディジタル出力信号の状態を変化させる手段と、を備える 。 その回路は、回路の構成要素を、規定された開始状態に設定する手段をさらに 備えることができる。 分子値及び分母値は、例えば別個のレジスタ及び／又はマイクロプロセッサか らハード配線により提供することができる。 その回路は、アキュームレータからの除数分母の減算が入力信号の連続的な能 動的遷移の各々によって生じ、アキュームレータ内でのゼロ又は負の値の検出を 減算の確立直後に行うように構成することができる。また、その回路は、ゼロ又 は負の値の検出直後に、除数分子をアキュームレータに加算し、遅延設定値を時 間遅延に変換する手段をトリガすると共に、遅延設定値を登録するように、また 、時間遅延期間の経過時に出力信号状態の補数を演算するように構成することが できる。 また、その回路は、遅延設定値に対する時間遅延期間の逆の関係を、入力信号 の能動的遷移間で時間遅延が出力遷移の必要なタイミングを適当に補間するよう にし、マーク対スペース比が５０対５０となる入力信号からの必要な周波数分割 を正確に示す出力遷移を生じさせるように構成することができる。 その回路は、ハードウェア、プロセッサ上のソフトウェア、又はそれらの組み 合わせにより実現することができる。 また、対応する方法も提供される。 本発明の実施形態を添付図面を参照して以下に説明し、添付図面において、 図１は、本発明の実施形態の主回路要素及びその主たる相互接続 を示す回路図であり、 図２は、図１の実施形態で使用される時間遅延手段の特定の実施形態を示す。 図１を参照すると、２進ディジタルアキュームレータ１は、常に、先行する分 母の減算又は分子の加算の合計から得られる数値合計を保持するように構成され る。分母レジスタ２は、除数分母の２進法表示を保持し、典型的な実施において は分母値をホストマイクロプロセッサ（図示せず）からロードすることを可能と する。分子レジスタ３は、除数分子の２進法表示を保持し、典型的な実施におい ては分子値をホストマイクロプロセッサからロードすることを可能とする。入力 信号の各能動的遷移（立ち上がり又は立ち下がりエッジとすることができる）に おいて、アキュームレータ１の以前の内容から除数分母値を減算する。アキュー ムレータ１の内容が依然として正であれば、次の入力信号の能動的遷移までは、 更なる処理は行わない。減算によりアキュームレータの内容がゼロ又は負となる ならば、このアンダーフローが検知され、その値をアンダーフローレジスタ４へ 直ちに複写し、アンダーフローレジスタ４はそのアンダーフローを遅延設定値と して保持する。この処理の直後に、時間遅延変換手段５へのアンダーフローがト リガされ、分子値がアキュームレータ１へ加算され、その結果アキュームレータ １は以前のアンダーフローと除数分子との和を含むようになる。 前記時間遅延の経過時に、変換手段５の出力は出力フリップフロップ６をトリ ガして出力信号状態の補数を計算する。時間遅延は、アンダーフロー値ゼロが入 力信号の正確に１周期の遅延を生成するように調整される。アンダーフローの大 きさに反比例して、より大きなアンダーフロー値はより小さな遅延を生じさせ、 回路のあらゆる特定の実施における可能な最大分母値より１大きい大きさのアン ダーフローは時間遅延ゼロを生じさせる。達成可能な遅延は、分母レジスタ２中 のビット数により量子化され、回路の動作中に優勢な分子及び分母値に従ってそ の量子化範囲から値を取得する。これは、出力遷移の理論的に正確な配置を伴っ て、入力周波数の所望の有理除算を実行するために必要な出力遷移時間を発生す る。 この回路のあらゆる特定の実施において、達成可能な除算比は分子レジスタ３ 及び分母レジスタ２の２進ビット数により左右される。アキュームレータ１は、 データを損失することなく、少なくとも分子値を正の数として、また、分母値を 負の数として収容できなければならない。図示の実施形態では、分母レジスタ２ はアキュームレータ１から１ビット（分母レジスタ２の最下位ビットはアキュー ムレータ１の最下位ビットの隣接ビットと並んでいる）だけオフセットしており 、短いパルスを生成するよりも、各アンダーフローの出力信号状態の補数を演算 することにより生じる、全体の除算中の陰因数２を訂正する。 図２を参照すると、時間遅延手段５の実施形態は、ディジタル・アナログ変換 器（ＤＡＣ）７と、ランプ関数発生器８と、及びレベル比較器９とを備える。無 符号の数としてアンダーフローレジスタ４から取得されるアンダーフロー値は、 ＤＡＣ７により、比較器の正入力上の基準レベルに変換される。よって、基準レ ベルはアンダーフローの大きさに依存し、大きなアンダーフロー値が高い基準値 レベルを生じさせ、小さいアンダーフロー値が低い基準値レベルを生じさせるよ うになる。 ランプ関数発生器８は線形の下降ランプ関数を生成し、そのランプ関数は、Ｄ ＡＣ７がその実際のフルスケール出力を超える１つのディジタルカウント値を受 け取ることが可能であればＤＡＣ７が生成するであろうレベルに対応する電圧レ ベルから始まり、正確に入 力信号の１周期後に、ＤＡＣ７の公称ゼロスケール出力で終了する。このランプ 関数は、アンダーフロー値がＤＡＣ７の出力に現れた時に始まり、比較器９への 第２の（負の）入力を形成する。従って、ランプ関数の開始時には比較器９はロ ー（Low）である。下降するランプ関数がＤＡＣ７からの基準レベルを通る時、 比較器の出力はハイ（High）となり、フリップフロップ６にクロック供給する。 出力遷移点の検出に続いて、ランプ関数発生器８は次のサイクルのための準備の ためにリセットされる。ランプ関数発生器８の任意的な洗練は、下降するランプ 関数のゼロエラーをサンプルし、ランプ関数発生器８及び／又はＤＡＣ７を調整 して次の動作サイクルでより正確な結果を生じるようにするための更なるランプ 関数補正要素１０を有する。 レジスタ及びアキュームレータに少数の２進ビットを使用する本発明の実施形 態において、例えば集積回路（図示せず）のための非常に高い入力周波数での動 作に適するように回路全体を制作することが可能である。 本発明の他の実施形態において、アキュームレータ１の演算処理の検知を逆に すると共にオーバーフローを遅延設定値として使用することにより、及び／又は 、ランプ関数発生器８及びＤＡＣ７の動作の検知を逆にすることにより、等価な 処理を達成することができる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ， ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，Ｍ Ｘ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ， ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １． 符号付き演算を実行可能なディジタルアキュームレータと、 アキュームレータの内容に所定の分子値を加算する手段と、 アキュームレータの内容から所定の分母値を減算する手段と、 アキュームレータに保持された値がゼロ又は負となったことを検出し、前記保 持された値に依存する遅延設定値を決定する手段と、 前記遅延設定値を、当該遅延設定値の大きさに反比例する時間遅延に変換する 手段と、 前記時間遅延の経過時にディジタル出力信号の状態を変化させる手段と、を備 える周波数分割回路。 ２．前記回路の構成要素を、規定された開始状態に設定する手段を備える請求項 １に記載の回路。 ３．前記分子値及び分母値は別個のレジスタから提供される請求項１又は２に記 載の回路。 ４．前記分子値及び分母値はマイクロプロセッサから提供される請求項１又は２ に記載の回路。 ５．前記アキュームレータからの除数分母の減算が入力信号の連続的な能動的遷 移の各々によって生じるように構成され、前記アキュームレータ内でのゼロ又は 負の値の検出が前記減算の確立直後に行われる請求項１乃至４のいずれかに記載 の回路。 ６．ゼロ又は負の値の検出直後に、除数分母をアキュームレータに 加算し、遅延設定値を時間遅延に変換する手段をトリガすると共に、遅延設定値 を登録するように構成され、前記時間遅延期間の経過時に出力信号状態の補数を 演算する請求項１乃至５のいずれかに記載の回路。 ７．遅延設定値に対する時間遅延期間の逆の関係を、入力信号の能動的遷移間で 時間遅延が出力遷移の必要なタイミングを適当に補間するようにし、マーク対ス ペース比が５０対５０となる入力信号からの必要な周波数分割を正確に示す出力 遷移を生じさせるように構成される請求項１乃至６のいずれかに記載の回路。 ８．集積回路により構成される請求項１乃至７のいずれかに記載の回路。 ９．符号付き演算を実行し、値を保持することが可能なディジタルアキュームレ ータを提供する工程と、 アキュームレータの内容に所定の分子値を加算する工程と、 アキュームレータの内容から所定の分母値を減算する工程と、 アキュームレータに保持された値がゼロ又は負になったかを検出し、保持され た値に依存する遅延設定値を決定する工程と、 遅延設定値を、遅延設定値の大きさに反比例する時間遅延に変換する工程と、 前記時間遅延の経過時にディジタル出力信号の状態を変化させる工程と、を有 する方法。 １０．規定された開始状態を設定する初期化工程をさらに有する請求項９に記載 の方法。 １１．前記アキュームレータからの除数分母の減算は入力信号の連続的な能動的 遷移の各々によって生じ、前記アキュームレータ内でのゼロ又は負の値の検出は 前記減算の確立直後に行われる請求項９又は１０に記載の方法。 １２．ゼロ又は負の値の検出直後に、除数分子をアキュームレータに加算し、遅 延設定値を時間遅延に変換する手段をトリガすると共に、遅延設定値を登録し、 前記時間遅延期間の経過時に出力信号状態の補数を演算する請求項９乃至１１の いずれかに記載の方法。 １３．遅延設定値に対する時間遅延期間の逆の関係を、入力信号の能動的遷移間 で時間遅延が出力遷移の必要なタイミングを適当に補間するようにし、マーク対 スペース比が５０対５０となる入力信号からの必要な周波数分割を正確に示す出 力遷移を生じさせる請求項９乃至１２のいずれかに記載の方法。