JPH08328532A

JPH08328532A - データ表示装置

Info

Publication number: JPH08328532A
Application number: JP7155329A
Authority: JP
Inventors: Hideki Ikeno; 英喜池野; Takuya Hosoda; 卓谷細田; Osamu Sasaki; 治佐々木
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1995-05-30
Filing date: 1995-05-30
Publication date: 1996-12-13

Abstract

(57)【要約】【目的】シリアルデータの各ビットフローに同期した
動作が可能な簡単な構成のシリアルデータ通信のデータ
表示装置を提供する。【構成】入力端子１からのスパイク状ノイズを排除す
るローパスフィルタ回路２、入力端子１から入力される
シリアルデータ信号のスタートビットに同期してタイミ
ング信号を発生するモノステーブル回路３、シリアルデ
ータ信号の各ビットに合わせてタイミング信号を発生す
るアステーブル回路４、シリアルデータ信号をパラレル
データ信号に変換するシフトレジスタ回路５、パラレル
データ信号を表示する表示回路７、シフトレジスタ回路
５のリセット信号を発生させるための遅延反転回路８と
２入力ナンドゲート回路１０、並びにアステーブル回路
４のリセット信号を発生させる遅延回路９から構成され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はデータ表示装置につい
てのものであり、特に、シリアルデータ通信において転
送データのデータ解析などに必要となるデータを表示す
るための装置についてのものである。

【０００２】

【従来の技術】一般的に、シリアルデータ通信における
データ表示装置においては、装置外部にサンプリングク
ロックを発生するための水晶発振器を、また装置内部に
はカウンタ、シフトレジスタ並びに分周器などを使用し
て、直並列変換によってシリアルデータの表示を行なう
ようにしている。

【０００３】この種のデータ表示装置の従来技術におけ
る構成を図６に示す。図６の２１はサンプリングクロッ
ク発振器、２２はゲート回路、２３はスパイク検出回
路、２４はカウンタ回路、２５と２６はゲート回路、２
７は分周器、２８はシフトレジスタ回路、並びに２９は
表示回路である。

【０００４】この従来のデータ表示装置の動作は次の通
りである。なお、以下はこのデータ表示装置において、
ビット速度の１６倍のクロックを用い、入力データ信号
を設定ビット速度で１６回サンプルする例を示したもの
である。

【０００５】まず、スタートビットが検出されると、高
速で回線のサンプルを開始し、「１」→「０」の遷移を
検出する。この「１」→「０」の遷移検出の機構は図６
の回路では次のように動作する。つまり、図６のスパイ
ク検出回路２３が作動すると、１６倍のクロックからビ
ット時間の半分の８個目のパルスを計数し、回線の状態
がまだ「０」であるかどうかを調べ、「０」であれば、
有効なスタートビットが来ているものと判断する。

【０００６】スパイク検出回路２３が有効なスタートビ
ットを受信すると、カウンタ２４が動作し、１６倍のク
ロックを１６分周してサンプリングクロックを作成する
ことで、１ビット時間に１回ずつ刻みを入れていく。こ
の刻みは各ビットのほぼ中央付近で起こるようになって
おり、これによりサンプリングが行われる。そして、入
力信号を８回ストローブした後にキャラクタを受信した
という受領信号を図示しないコンピュータあるいは制御
装置に送出するとともに、シフトレジスタ回路２８から
表示回路２９にデータを並列出力してデータ表示を行
う。

【０００７】

【発明が解決しようとする課題】ところが、図６に示し
た従来技術におけるシリアルデータ通信のデータ表示装
置の場合、サンプリングクロック発振器としての水晶発
振器などが必要である。また、データ転送速度の１６倍
の速度でシリアルデータを高速に取り込むため、発振器
には高速性が要求される。さらに、分周器や多数の論理
回路を使用して複雑な回路構成としなければならないと
いう問題がある。

【０００８】この発明は、簡単な構成でシリアルデータ
の各ビットフローに同期した動作を行うシリアルデータ
通信のデータ表示装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するた
め、この発明は、シリアルデータ信号の各ビットに合わ
せてタイミング信号を発生するタイミング信号発生手段
と、前記タイミング信号に基づいてシリアルデータ信号
をパラレルデータ信号に変換するデータ変換手段と、前
記パラレルデータ信号を表示する表示手段とを備える。

【００１０】また、この発明のデータ表示装置は、前記
データ変換手段が、シフトレジスタ回路で構成され、ま
たシリアルデータ信号のスタートビットに同期してタイ
ミング信号を発生するモノステーブル回路、前記モノス
テーブル回路の出力を入力する遅延反転回路、並びに前
記モノステーブル回路の出力と前記遅延反転回路の出力
を入力する２入力ナンドゲート回路で構成される、前記
シフトレジスタ回路のリセット信号発生手段をさらに備
える。

【００１１】また、この発明のデータ表示装置は、前記
タイミング信号発生手段がアステーブル回路で構成さ
れ、またシリアルデータ信号のスタートビットに同期し
てタイミング信号を発生するモノステーブル回路、前記
モノステーブル回路の出力を入力する遅延反転回路、並
びに前記遅延反転回路の出力を入力する遅延回路で構成
される、前記アステーブル回路のリセット信号発生手段
をさらに備える。

【００１２】また、この発明のデータ表示装置は、シフ
トレジスタ回路からシフト出力されたスタートビット
を、再度、２入力ナンドゲート回路を通じてアステーブ
ル回路のリセット信号とする。

【００１３】さらに、この発明のデータ表示装置は、前
記シリアルデータ信号のスパイク状ノイズを排除するロ
ーパスフィルタ回路を備える。

【００１４】

【作用】上記構成とすれば、非同期に連続して入力端子
から入力されるシリアルデータ信号の各ビットへ完全に
タイミング同期してデータを直並列変換することがで
き、シリアルデータ通信におけるデータを表示すること
ができる。

【００１５】

【実施例】つぎに、この発明によるシリアルデータ通信
のデータ表示装置の実施例のブロック図を図１に示す。
図１で、この発明によるデータ表示装置は、ローパスフ
ィルタ回路２と、シリアルデータ信号のスタートビット
に同期してタイミング信号を発生するモノステーブル回
路３と、入力されるシリアルデータ信号の各ビットに合
わせてタイミング信号を発生するアステーブル回路４
と、入力されるシリアルデータ信号をパラレルデータ信
号に変換するシフトレジスタ回路５と、パラレルデータ
信号を表示する表示回路７と、シフトレジスタ回路５の
リセット信号を発生させるための遅延反転回路８と２入
力ナンドゲート回路１０、並びにアステーブル回路４の
リセット信号を発生させる遅延回路９などから構成され
る。

【００１６】この実施例のデータ表示装置では、入力端
子１にはデータ信号が入力される。ローパスフィルタ回
路２は、入力端子１から入力データ信号とともに進入し
てくるスパイク状ノイズを排除する。モノステーブル回
路３は、ローパスフィルタ回路２の出力端子より入力さ
れるシリアルデータ信号のスタートビットに同期してタ
イミング信号を発生する。遅延反転回路８は、モノステ
ーブル回路３の出力を入力し、これを遅延反転させて出
力する。２入力ナンドゲート回路１０は、モノステーブ
ル回路３の出力を第１の入力とし、また遅延反転回路８
の出力を第２の入力として、後述のシフトレジスタ回路
５のリセット信号を作る。遅延回路９は、遅延反転回路
８の出力を入力とし、後述するアステーブル回路４のリ
セット信号を作り出す。

【００１７】アステーブル回路４は、遅延回路９の出力
をリセット入力端子１５に入力し、出力端子１６より後
述するシフトレジスタ回路５のトリガ信号を発生させ
る。シフトレジスタ回路５は、そのリセット入力端子１
２には２入力ナンドゲート１０の出力が接続され、また
そのデータ入力端子１３にはローパスフィルタ回路２の
出力が接続され、更にそのトリガ信号端子１４にはアス
テーブル回路４の出力が接続されおり、入力されてくる
シリアルデータ信号をパラレルデータ信号に変換して、
その出力端子ａ〜ｈより出力する。そして、表示回路７
は、シフトレジスタ回路５から出力されるパラレルデー
タ信号を表示する。

【００１８】次に、実施例のデータ表示装置の各部の動
作を、図２に示したタイミングチャートを用いて説明す
る。図２において、Ａ０は入力されてくるシリアルデー
タ信号である。Ａ１はローパスフィルタ回路２の出力信
号でモノステーブル回路３の入力信号である。Ｂ１はモ
ノステーブル回路３の出力信号である。Ｃ１はシフトレ
ジスタ回路５のリセット信号である。Ｄ１はアステーブ
ル回路４のリセット信号である。Ｅ１は、アステーブル
回路４の出力信号であり、シフトレジスタ回路５へトリ
ガ信号として入力される。Ｆ１〜Ｍ１はそれぞれ、シフ
トレジスタ回路５の出力端子ａ〜ｈから出力されるパラ
レルデータ信号である。また、ＳＳはスタートビット、
Ｓ１〜Ｓ８はデータビット、ｔ₀、ｔ₁、ｔ₂はそれぞ
れローパスフィルタ回路２、遅延反転回路８、遅延回路
９による遅延時間である。

【００１９】図２において、入力端子１から入力される
シリアルデータ信号Ａ０は、シフトレジスタ回路５のデ
ータ入力端子１３に直接入力される。また、図２の入力
信号Ａ１に示すように、シリアルデータ信号Ａ０は、ロ
ーパスフィルタ回路２の時定数τにより遅延時間ｔ₀だ
け遅れてモノステーブル回路３へ入力される。一般に、
ノイズ成分は信号に対してより高周波の帯域に存在して
いるため、この構成によりノイズ成分を除去することが
できる。

【００２０】図２の出力信号Ｂ１に示すように、モノス
テーブル回路３は、図２の入力信号Ａ１においてシリア
ルデータ信号のＳＳビットに示すスタートビット信号の
立ち上がりに同期するタイミング信号を一定時間
（ｔ₁₀）出力する。このタイミング信号は、遅延反転回
路８と２入力ナンドゲート回路１０へ入力され、２入力
ナンドゲート回路１０からは遅延時間ｔ₁に等しい時間
幅のパルス出力が出力される。このパルス出力は、図２
のリセット信号Ｃ１のように、シフトレジスタ回路５の
リセット入力端子１２へ供給される。

【００２１】一方、遅延反転回路８からｔ₁時間遅れて
出力される信号は、遅延回路９により更にｔ₂時間遅れ
て、図２のリセット信号Ｄ１に示すように、アステーブ
ル回路４のリセット入力端子１５へ供給される。シフト
レジスタ回路５は、２入力ナンドゲート回路１０から供
給される図２のリセット信号Ｃ１のパルス信号により、
図２の入力信号Ａ１のシリアルデータ信号のスタートビ
ット信号の信号立ち上がり部分で初期化される。

【００２２】アステーブル回路４は、そのリセット入力
端子１５に論理レベル「１」が与えられている間だけパ
ルス発振回路として機能する。なお、リセット入力端子
１５に論理レベル「０」が与えられている間は、出力端
子１６からの出力は論理レベル「０」となる。そして、
このようなパルス発振回路が構成されることで、アステ
ーブル回路４からの出力信号Ｅ１は、図２に示すよう
に、シリアルデータ通信のビット転送時間に対応させた
時定数で発振して、１ビット当たり１回のトリガ信号を
発生するようになる。この信号がシフトレジスタ回路５
のトリガ端子１４に入力されるトリガ信号となる。

【００２３】このように、アステーブル回路４の出力信
号Ｅ１は、シフトレジスタ回路５のトリガ信号端子１４
へトリガ信号として入力されるそして、このトリガ信号
が論理レベル「０」から「１」へ変化するタイミングに
おいて、データ入力へ印加されている論理レベルが、第
１の出力すなわちシフトレジスタ回路５の出力端子ａへ
シフトされる。

【００２４】ここで、図２で出力信号Ｅ１で示されるト
リガ信号によりシフトレジスタ回路５のデータ入力端子
１３へ入力されたシリアルデータ信号は、スタートビッ
ト（ＳＳ）を先頭にしてＳ１、Ｓ２、……Ｓ８のビット
の順に出力端子ａから出力端子ｈへ順次送り出されてい
き、シフトレジスタ回路５においてパラレルデータ信号
に変換される。そして、このパラレルデータ信号は表示
回路７によりデータとして表示される。

【００２５】次に、この発明のデータ表示装置の第２の
実施例の構成のブロック図を図３に示す。この第２の実
施例と図１の第１の実施例との構成上の違いは、シフト
レジスタ回路６と２入力ナンドゲート回路１１である。
第２の実施例におけるその他の構成は、第１の実施例と
同じである。ここで、シフトレジスタ回路６は、出力端
子ｉが１つ追加されている点が異なる以外は、図１のシ
フトレジスタ回路５と同じである。

【００２６】また、２入力ナンドゲート回路１１はシフ
トレジスタ回路６の最大番号出力端子ｉから出力される
スタートビット（ＳＳ）信号と遅延回路９の出力信号と
の論理積とから、アステーブル回路４に発振の開始と停
止のタイミング制御を行うものである。この第２の実施
例では、シフトレジスタ回路６からシフト出力されたス
タートビットを、再度、２入力ナンドゲート回路１１を
通じてアステーブル回路４のリセット信号として用いて
いる。

【００２７】次に、図４と図５に、モノステーブル回路
３およびアステーブル回路４についての具体的な構成例
を示す。なお、図４において、点線で囲んだ部分は、抵
抗Ｒ₀とコンデンサＣ₀で構成されるローパスフィルタ
回路２である。このローパスフィルタ回路２の時定数τ
は、τ＝Ｒ₀・Ｃ₀で求められ、実際には、ビット間隔
の約１／３ぐらいが適当である。また、Ｖ_CCは電源電
圧、Ｒ₁は抵抗、Ｃ₁はコンデンサ、ＲＶ₁は可変抵抗
である。

【００２８】また、図４と図５に示した集積回路２０
は、例えばテキサスインスツルメンツ株式会社製のＮＥ
５５５などの汎用タイマ集積回路を使用することができ
る。このＮＥ５５５において、それぞれＩＮは入力端
子、ＯＵＴは出力端子、Ｒはリセット入力端子、Ｇは接
地端子、ＴＨはコンデンサＣ₁の充電ないし放電状態を
判別する電圧判定端子、ＤＩはコンデンサＣ₁の電圧が
充電により規定値を超えたときに接地放電を行うディス
チャージ端子である。

【００２９】ここで、図４のモノステーブル回路３から
出力される出力信号の「１」レベル時間は、コンデンサ
Ｃ₁、抵抗Ｒ₁、可変抵抗ＲＶ₁の値で決まる。すなわ
ち、「１」時間ｔ10は、ｔ₁₀＝１．１×Ｃ₁・（Ｒ₁＋
ＲＶ₁）となる。また実施例では、モノステーブル回路
３における「１」レベル時間ｔ₁₀は、ＲＶ₁を使って、
入力されてくるシリアルデータ信号のスタートビットの
立ち上がり点から、Ａ１ビットの立ち上がり直後点まで
になるように調整される。

【００３０】図５において、Ｒ₂、Ｒ₃は抵抗、Ｃ₂は
コンデンサ、ＲＶ₂は可変抵抗である。この図５のアス
テーブル回路４から出力される出力信号は、スタートの
「１」レベル時間をｔ₁₁、「０」レベル時間をｔ₁₂、
「１」「０」レベルの１周期時間をｔ₁₃とすると、それ
ぞれＣ₂、Ｒ₂、Ｒ₃、ＲＶ₂の値で決まる。すなわ
ち、ｔ₁₁＝１．１×Ｃ₂・（Ｒ₂＋Ｒ₃＋ＲＶ₂）、ｔ
₁₂＝０．６９３×Ｃ₂×Ｒ ₂、ｔ₁₃＝０．６９３×Ｃ₂
×（２Ｒ ₂＋Ｒ ₃＋ＲＶ₂）となる。

【００３１】なお、図４と図５に示した例では、アステ
ーブル回路４における時間ｔ₁₁、ｔ₁₃は、ＲＶ₂を使っ
て、入力されてくるシリアルデータ信号のビット間のタ
イミングに合わせて適宜調整される。

【００３２】

【発明の効果】この発明によれば、シリアルデータの各
ビットフローに同期した動作を、簡単な回路構成で、つ
まり単純な部品構成で行うことができる。

【図面の簡単な説明】

【図１】この発明のデータ表示装置の第１の実施例の構
成を示したブロック図である。

【図２】図１のデータ表示装置の各部の信号を示したタ
イムチャートである。

【図３】この発明のデータ表示回路の第２の実施例構成
を示したブロック図である。

【図４】モノステーブル回路３の実施例の構成図であ
る。

【図５】アステーブル回路４の実施例の構成図である。

【図６】従来のデータ表示装置の説明図である。

【符号の説明】

２ローパスフィルタ回路３モノステーブル回路４アステーブル回路５、６シフトレジスタ回路７表示装置８遅延反転回路９遅延回路１０、１１２入力ナンドゲート回路

Claims

【特許請求の範囲】

【請求項１】シリアルデータ信号の各ビットに合わせ
てタイミング信号を発生するタイミング信号発生手段
(4) と、前記タイミング信号に基づいてシリアルデータ信号をパ
ラレルデータ信号に変換するデータ変換手段(5) と、前記パラレルデータ信号を表示する表示手段(7) とを備
えていることを特徴とするデータ表示装置。
【請求項２】前記データ変換手段(5) が、シフトレジ
スタ回路(5) で構成され、またシリアルデータ信号のス
タートビットに同期してタイミング信号を発生するモノ
ステーブル回路(3) 、前記モノステーブル回路(3) の出
力を入力する遅延反転回路(8) 、並びに前記モノステー
ブル回路(3) の出力と前記遅延反転回路(8) の出力を入
力する２入力ナンドゲート回路(10)で構成される、前記
シフトレジスタ回路(5) のリセット信号発生手段を更に
備えることを特徴とする請求項１記載のデータ表示装
置。
【請求項３】前記タイミング信号発生手段(4) がアス
テーブル回路(4) で構成され、またシリアルデータ信号
のスタートビットに同期してタイミング信号を発生する
モノステーブル回路(3) 、前記モノステーブル回路(3)
の出力を入力する遅延反転回路(8) 、並びに前記遅延反
転回路(8) の出力を入力する遅延回路(9) で構成され
る、前記アステーブル回路(4) のリセット信号発生手段
を更に備えることを特徴とする請求項１または２記載の
データ表示装置。
【請求項４】シフトレジスタ回路(6) からシフト出力
されたスタートビットを、再度、２入力ナンドゲート回
路(11)を通じてアステーブル回路(4) のリセット信号と
することを特徴とする請求項３に記載のデータ表示装
置。
【請求項５】前記シリアルデータ信号のスパイク状ノ
イズを排除するローパスフィルタ回路(2) を備えている
ことを特徴とする請求項１から４のいずれかか１項に記
載のデータ表示装置。