DE102007002932B4 - Pulsweitenmodulator und Verfahren zum Erzeugen eines Pulsweitensteuersignals - Google Patents

Abstract

Pulsweitenmodulator, welcher umfaßt
• einen N-Bit Zähler (12) mit einem wählbaren Inkrement B > 1, welcher dazu eingerichtet ist, pro Zählperiode eine zeitliche Abfolge von Zählerwerten Z_i zu erzeugen, die alle 2^N Werte zwischen einem Anfangswert Z₀ = 0 und einem Wert Z_max = (2^N – 1) genau einmal umfaßt, so daß die einzelnen Zählerwerte Z_i zu ihrem jeweiligen Vorgänger Z_i-1 und/oder Nachfolger Z_i+1 um das Inkrement B beabstandet sind; und
• einen Komparator (14), welcher dazu eingerichtet ist, den jeweiligen Zählerwert Z_i des Zählers (12) mit einem Referenzwert A zu vergleichen, und welcher ferner dazu eingerichtet ist, ein erstes Ausgangsignal des Pulsweitenmodulators (10) zu bewirken, wenn Z_i < A ist, und ein zweites Ausgangssignal des Pulsweitenmodulators (10) zu bewirken, wenn Z_i ≥ A ist.

Description

• Die Erfindung betrifft einen Pulsweitenmodulator und ein Verfahren zur Erzeugung eines Steuersignals, insbesondere zur Ansteuerung von Motoren und getakteten Netzteilen.
• Ein digitaler Pulsweitenmodulator (PWM) erzeugt eine periodische Folge von Rechteckpulsen mit einem wählbaren Tastverhältnis sowie mit einer Pulsfrequenz und Auflösung, die durch Schaltungsparameter und die gewählte Systemfrequenz bestimmt sind.
• Die Pulsfrequenz und die Auflösung eines Pulsweitenmodulators können durch Erhöhen der Systemfrequenz vergrößert werden. Jedoch treten beim Erhöhen der Systemfrequenz Probleme auf, zu denen insbesondere ein erhöhter Leistungsverbrauch und eine verstärkte elektromagnetische Störbeeinflussung (EMI) gehören. Ferner kann es nötig sein, spezielle ICs vorzusehen, welche hohe Systemfrequenzen unterstützen, wodurch die Kosten der PWM-Schaltung signifikant erhöht werden. Somit ist ein Erhöhen der Systemfrequenz nur in bestimmten Grenzen sinnvoll.
• Beim Einsatz eines Pulsweitenmodulators mit einer hohen Auflösung, beispielsweise in einer Anordnung zur Motoransteuerung, entstehen häufig Probleme dahingehend, daß selbst bei einem Arbeiten mit der maximalen Systemfrequenz die Pulsfrequenz des abgegebenen Steuersignals so gering ist, daß es zu hörbaren Störgeräuschen kommt, die von mit der Pulsfrequenz arbeitenden bzw. schaltenden mechanischen und induktiven Elementen der Anordnung hervorgerufen werden. Ferner werden physisch um so größere Filter zur Glättung des Signals benötigt, je geringer die Pulsfrequenz ist, was dem Streben nach einer höheren Integrationsdichte entgegensteht.
• Im Stand der Technik sind Schaltungen und Verfahren bekannt, beispielsweise aus der DE 10302379 B4 oder der WO 2004/109917 A1 , um die Auflösung eines Pulsweitenmodulators zu erhöhen, ohne die Systemfrequenz zu erhöhen. Die Pulsfrequenz bleibt in diesen Verfahren jedoch im wesentlichen unbeeinflußt. Ein Einstellen der Pulsfrequenz ist somit auch mit diesen Schaltungen/Verfahren nicht bzw. nur über ein Erhöhen der Systemfrequenz möglich.
• DE 10 2005 032 672 A1 betrifft einen Signalgenerator für pulsweitenmodulierte Signale. In der in 1 gezeigten Ausführungsform eines solchen Signalgenerators ist ein digitaler Phasenakkumulator PA offenbart, bestehend aus einem getakteten Flip-Flop REG und einem Binäraddierer. Ferner ist eine Schwellwerterkennungsstufe SE offenbart. Der PA generiert ansteigende Wertesequenzen sowie gezielte Überläufe, d. h. Überträge über das höchste Bit hinaus. Die „Geschwindigkeit” des Durchlaufs der Periode kann hierbei durch das Frequenzvorgabewort FW eingestellt werden.
• Gemäß DE 199 46 007 A1 wird ein Carry-Signal bei jedem Zählerüberlauf eines Addierers 40 erzeugt, wobei der Addierer 40 pro Schalttakt von einem ersten Summanden mit dem festen Wert N und einem zweiten, sich mit jedem Schritt ändernden Summand W gespeist wird. Der Wert des zweiten Summanden W berechnet sich nach der Formel W = (k – 1)N modulo 2¹⁶. Wie in 2 gezeigt ist, wird das Carry-Signal in ein zur Pulsweitenmodulation verwendbares digitales Signal gewandelt
• JP 6-53 794 A betrifft eine PWM Schaltung zum Erzeugen eines Ausgangssignals mit hoher Frequenz.
• US 5,481,560 betrifft einen Wandler, welcher einen Zähler umfaßt, der in ganzzahligen Inkrementen hochzählt und gewichtete Ausgangsleitungen versorgt. Die Ausgangsleitungen sind mit einem Komparator verbunden, von dem sie mit einem Registerwert verglichen werden.
• Es ist somit eine Aufgabe der Erfindung, einen verbesserten Pulsweitenmodulator und ein verbessertes Verfahren zum Erzeugen eines Pulsweitensteuersignals zu schaffen, mit denen es möglich ist, die effektive Pulsfrequenz des Signals mit geringem Aufwand zu erhöhen.
• Diese Aufgabe wird durch einen Pulsweitenmodulator gemäß Anspruch 1 sowie durch ein Verfahren zum Erzeugen eines Pulsweitensteuersignals nach Anspruch 12 gelöst.
• Der erfindungsgemäße Pulsweitenmodulator umfaßt einen N-Bit-Zähler mit einem wählbaren Inkrement B, welcher dazu eingerichtet ist, pro Zählperiode eine zeitliche Abfolge von Zählerwerten Z_i zu erzeugen, die alle 2^N Werte zwischen einem Anfangswert Z₀ = 0 und einem Wert Z_max = (2^N – 1) genau einmal umfaßt, so daß die einzelnen Zählerwerte Z_i zu ihrem jeweiligen Vorgänger Z_i-1 und/oder Nachfolger Z_i+1 um das Inkrement B beabstandet sind. Der erfindungsgemäße Pulsweitenmodulator umfaßt ferner einen Komparator, welcher dazu eingerichtet ist, den jeweiligen Zählerwert Z_i des Zählers mit einem Referenzwert A zu vergleichen, und welcher ferner dazu eingerichtet ist, ein erstes Ausgangssignal des Pulsweitenmodulators zu bewirken, wenn Z_i < A ist, und ein zweites Ausgangssignal des Pulsweitenmodulators zu bewirken, wenn Z_i ≥ A ist.
• Der Vorteil dieses Pulsweitenmodulators liegt darin, daß pro Zählperiode der Zählerwert den Referenzwert B-mal erreicht bzw. übersteigt, wobei der Faktor B wählbar ist. Demnach kommt es pro Zählperiode B-mal zu einem Schaltvorgang vom ersten zum zweiten Ausgangssignal und somit zu B Pulsen im Ausgangssignal. Entsprechend der Wahl des Inkrements B kann somit die effektive Pulsfrequenz im Ausgangssignal des Pulsweitenmodulators variiert werden. Die Auflösung und das Tastverhältnis des Ausgangsignals bleiben jedoch selbst bei Variieren der effektiven Pulsfrequenz im wesentlichen unverändert.
• Bevorzugt umfaßt der Pulsweitenmodulator ferner ein N-Bit-Register, welches dazu eingerichtet ist, den Referenzwert A zu speichern. Besonders bevorzugt ist der Komparator dazu eingerichtet, zwei N-stellige Dualzahlen miteinander zu vergleichen.
• Vorteilhafterweise weist der Zähler einen Eingang auf, über den der Zähler den Systemtakt – d. h., die Systemfrequenz – empfängt. Bevorzugt ist der Zähler ferner dazu eingerichtet, pro Systemtakt einen Zählerwert Z_i zu erzeugen und an einen Eingang des Komparators zu geben. Bevorzugt ist das N-Bit-Register, welches den Referenzwert A speichert, mit dem anderen Eingang des Komparators verbunden.
• In einer besonders bevorzugten Ausführungsform ist der Zähler dazu eingerichtet, pro Zählperiode eine zeitliche Abfolge von Zählerwerten Z_i zu erzeugen, die alle 2^N Werte zwischen dem Anfangswert Z₀ = 0 und dem Wert Z_max = (2^N – 1) genau einmal umfaßt, so daß die zeitliche Abfolge für ungerade B gegeben ist durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N. Besonders bevorzugt ist die zeitliche Abfolge für gerade B gegeben durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N + [(Z_i + B)/2^N].
• Vorteilhafterweise umfaßt der Zähler eine programmierbare Logikschaltung, was für eine größtmögliche Flexibilität bei der Realisierung und Umsetzung der Schaltung zur Erzeugung der zeitlichen Abfolge Z_i pro Zählperiode sorgt. Insbesondere kann der Zähler eine N-Bit D-Flip-Flop-Speicherzelle und einen N-Bit Binäraddierer umfassen.
• Alternativ kann der Zähler auch ganz in einem Computerprogramm realisiert werden, welches alle vorstehend beschriebenen Elemente in sich vereint und in einem Mikrocontroller oder einem entsprechendem Prozessor abläuft. In einer weiteren Alternative kann die Zählerschaltung auch teilweise oder ganz in einem programmierbaren Logikbaustein (z. B. FPGA) verdrahtet oder in einer anwendungsspezifischen integrierten Schaltung (ASIC) realisiert werden. Beide Lösungen haben den Vorteil, daß möglichst wenige diskrete Bauteile benötigt werden und sie somit eine wirtschaftliche und kostengünstige Herstellung erlauben.
• In einer weiteren vorteilhaften Ausgestaltung des Zählers ist das Inkrement B während des Betriebs veränderbar um die effektive Pulsfrequenz am Ausgang an äußere Parameter anzupassen.
• Erfindungsgemäß ist der Pulsweitenmodulator dazu eingerichtet, daß sich das erste Ausgangssignal von dem zweiten Ausgangsignal unterscheidet. Besonders bevorzugt ist der Pulsweitenmodulator dazu eingerichtet, daß das Inkrement B als ganzzahliger Wert zwischen 2 und (2^N – 1) wählbar ist, wobei N eine positive ganze Zahl ist.
• Die Erfindung sieht weiter ein Verfahren zum Erzeugen eines Pulsweitensteuersignals vor. Zunächst wird ein Inkrement B im Bereich zwischen 2 und (2^N – 1) gewählt, wobei N eine positive ganze Zahl ist. Als nächstes wird ein Referenzwert A im Bereich zwischen 0 und (2^N – 1) gewählt. Im Anschluß werden die folgenden Verfahrensschritte periodisch wiederholt: schrittweises Erzeugen einer zeitlichen Abfolge von 2^N Zählerwerten Z_i, so daß die einzelnen Zählerwerte Z_i zu ihrem jeweiligen Vorgänger Z_i-1 und/oder Nachfolger Z_i+1 in der zeitlichen Abfolge um das Inkrement B beabstandet sind und in der Abfolge jeder Wert zwischen einem Anfangswert Z₀ = 0 und einem Wert Z_max = 2^N – 1 genau einmal auftritt. Für jeden erzeugten Zählerwert Z_i wird der Zählerwert Z_i mit dem Referenzwert A verglichen. Wenn hierbei festgestellt wird, daß Z_i < A gilt, wird ein, erstes Ausgangssignal erzeugt. Wird festgestellt, daß Z_i ≥ A gilt, wird ein zweites Ausgangssignal erzeugt. Insbesondere kann pro Systemtakt ein Zählerwert erzeugt und mit dem Referenzwert verglichen werden, so daß für die Dauer einer Systemperiode entweder das erste oder das zweite Ausgangsignal bewirkt wird.
• Besonders bevorzugt ist in dem Verfahren die zeitliche Abfolge für ungerade B gegeben durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N. Besonders bevorzugt ist in dem Verfahren die zeitliche Abfolge für gerade B gegeben durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N + [(Z_i + B)/2^N]. Insbesondere ist erfindungsgemäß vorgesehen, daß sich das erste Ausgangssignal von dem zweiten Ausgangssignal unterscheidet.
• Während beim Stand der Technik zum Erhöhen der effektiven Pulsfrequenz die Systemfrequenz bzw. der Systemtakt erhöht werden muß, kann in dem erfindungsgemäßen Verfahren die effektive Pulsfrequenz im Ausgangssignal des Pulsweitenmodulators über das wählbare Inkrement B eingestellt werden, ohne die Systemfrequenz zu erhöhen oder an Auflösung zu verlieren. Insbesondere ist mit dieser Maßnahme ein einfaches Verschieben der Puls- bzw. Schaltfrequenz zu einer Frequenz außerhalb des hörbaren Bereichs möglich. Auch kann durch Erhöhen der Pulsfrequenz ein kleinerer Filter zur Glättung des Ausgangssignals verwendet werden. Ein weiterer Vorteil, insbesondere bei der Verwendung des erfindungsgemäßen Pulsweitenmodulators bzw. des Verfahrens zur Steuerung von Leistungselektronik (beispielsweise zur Motorsteuerung oder Spannungswandlung), besteht darin, daß, für B > 1, der PWM-Jitter verteilt über eine Anzahl von B Zyklen auftritt, so daß das an die Leistungselektronik abgegebene Eingangsspektrum um die PWM-Grundfrequenz verteilt wird. Somit werden elektromagnetische Emissionsniveaus wesentlich reduziert. Mit anderen Worten wird ein scharfer Peak bei nur einer Frequenz im Ausgangsspektrum des Pulsweitenmodulators vermieden.
• Weitere Vorteile, Eigenschaften und Merkmale der Erfindung werden durch die folgende Beschreibung einer bevorzugten Ausführungsform der Erfindung anhand der beiliegenden Zeichnungen deutlich, in denen zeigen:
• 1 eine schematische Schaltungsanordnung eines erfindungsgemäßen Pulsweitenmodulators mit wählbarem Inkrement B;
• 2 zwei exemplarische Ausgangssignale des erfindungsgemäßen Pulsweitenmodulators (B = 1 und B = 5).
• Eine Ausführungsform der Erfindung ist in 1 gezeigt. Der in 1 gezeigte Pulsweitenmodulator 10 ist in Form einer Schaltung realisiert, deren wesentliche Elemente und deren Verbindungen schematisch dargestellt sind. Der Pulsweitenmodulator 10 umfaßt einen Zähler 12, einen Komparator 14 und ein Register 16. Der Zähler 12, realisiert in Form einer programmierbaren Logik, umfaßt ein N-Bit D-Flip-Flop 18 (D-Latch) und einen Binäraddierer 20 mit wählbarem Inkrement B, welches in einem Inkrementspeicher (nicht dargestellt) gespeichert ist.
• Der Q-Ausgang des Flip-Flops 18 ist mit einem ersten Eingang und der Inkrementspeicher ist mit einem zweiten Eingang des Binäraddierers 20 verbunden. Der Ausgang des Binäraddierers 20 ist mit dem D-Eingang des Flip-Flops 18 verbunden. Das Flip-Flop 18 weist ferner einen Takt-Eingang zum Empfangen der Systemfrequenz auf. Ferner ist der Q-Ausgang des Flip-Flops 18 mit einem ersten Eingang des Komparators 14 verbunden. Der zweite Eingang des Komparators 14 ist mit dem Register 16 verbunden.
• Die in 1 dargestellte Schaltung erzeugt ein Pulsweitensteuersignal am Ausgang 22 des Komparators 14, dessen Zustandekommen nun beschrieben wird:
  Zunächst wird das Inkrement B des Addierers 20 durch Einschreiben des gewünschten Inkrementwertes in den Inkrementspeicher gesetzt, und ein Referenzwert A wird in das Register 16 geschrieben. Der Zähler 18 wird auf einen Anfangswert (erster Q-Zustand des Flip-Flops 18) Z₀ = 0 initialisiert. Während eines ersten Systemtakts gibt das Flip-Flop 18 über seinen Q-Ausgang diesen Zählerwert Z₀ an den Binäraddierer 20. Der Binäraddierer 20 addiert zu dem Wert Z₀ den Wert des Inkrements B und gibt die Summe der beiden Werte zurück an den D-Eingang des Flip-Flops 18, so daß ein Wert Z₁ = Z₀ + B in dem Flip-Flop 18 gespeichert wird. Im nächsten Systemtakt wird dieser Wert Z₁ wiederum an den Binäraddierer 20 gegeben, so daß eine zeitliche Abfolge von Zählerwerten Z_i erzeugt wird.
• Wird ein Inkrement B > 1 gewählt, so werden nicht alle 2^N Werte zwischen dem Anfangswert Z₀ = 0 und dem Wert Z_max = 2^N – 1 (dem größten von dem N-Bit-Zähler 12 realisierbaren Wert) erreicht, bis der von dem Binäraddierer 20 erzeugte Wert Z_i den N-Bit-Bereich des Zählers überschreitet. Der Zähler 12 ist dazu eingerichtet, den Zählerwert Z_i bei Überschreiten des N-Bit-Bereichs auf einen bislang noch nicht erzeugten Wert zu setzen, so daß in einer Zählperiode alle 2^N Werte zwischen dem Anfangswert Z₀ = 0 und dem Wert Z_max = 2^N – 1 genau einmal auftreten und die einzelnen Zählerwerte Z_i zu ihrem jeweiligen Vorgänger Z_i-1 und/oder Nachfolger Z_i+1 um das Inkrement B beabstandet sind.
• Für ungerades B kann diese Anforderung dadurch erfüllt werden, daß der jeweilige Zählerwert Z_i+1 bei Verlassen des N-Bit Bereichs des Zählers auf den Rest aus der Division des Wertes Z_i + B und der Anzahl der Zustände pro Zählperiode, 2^N, gesetzt wird. Die Zählerschaltung 12 ist demnach dazu eingerichtet, die zeitliche Abfolge Z_i für ungerade B derart zu erzeugen, daß pro Zählperiode die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N jeweils genau einmal erreicht werden.
• Für gerade B muß die Zählerschaltung 12 dafür sorgen, daß bei Verlassen des N-Bit-Bereichs durch den Zählerwert Z_i+1, der Wert Z_i+1 auf den vorstehend genannten Modulo-Wert gesetzt und zusätzlich um einen Wert versetzt wird, der gegeben ist durch (Z_i + B)/2^N abgerundet auf die nächstliegende ganze Zahl Das Versetzen ist für gerade B notwendig, um alle Werte im N-Bit Bereich während einer Zählperiode zu erreichen, und somit die Auflösung beizubehalten. Die Zählerschaltung 12 ist demnach für gerade B dazu eingerichtet, die zeitliche Abfolge der Z_i, derart zu erzeugen, daß pro Zählperiode die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N + [(Z_i + B)/2^N] genau einmal realisiert werden. Der Ausdruck [.] steht hierbei für die Abrundungsfunktion (Gaußklammer).
• Der jeweilige Zählerwert Z_i wird an den einen Eingang des Komparators 14 gegeben, wobei an den anderen Eingang der Referenzwert A des Registers 16 gegeben wird. Der Komparator 14 vergleicht den Zählerwert Z_i mit dem Referenzwert A und bewirkt ein erstes Ausgangssignal am Ausgang 22 für den jeweiligen Systemtakt, der dem Zählerwert Z_i entspricht, wenn der Zählerwert Z_i kleiner als der Referenzwert A ist. Wenn der Zählerwert Z_i größer oder gleich dem Referenzwert A ist, bewirkt der Komparator 14 am Ausgang 22 ein zweites, von dem ersten verschiedenes Ausgangssignal für den jeweiligen Systemtakt.
• Während einer Zählperiode, die 2^N Systemtakte umfaßt, erreicht oder überschreitet der Zählerwert Z_i den Wert A beispielsweise dreimal, wenn das Inkrement B den Wert drei aufweist (B = 3). Durch die Wahl des Inkrementwertes B und die durch den Zähler 12 erzeugte zeitliche Abfolge der Zählerwerte Z_i wird somit ein zeitliches Signal am Ausgang 22 erzeugt, welches pro Zählperiode B-mal von dem ersten Ausgangssignal auf das zweite Ausgangssignal schaltet. Das am Ausgang 22 erzeugte Pulsweitensignal weist somit eine über das Inkrement B einstellbare und für B > 1 höhere effektive Schaltfrequenz im Vergleich zu einem üblichen Pulsweitenmodulator mit Inkrement B = 1 bei im wesentlichen konstanter Auflösung auf.
• 2 zeigt zwei verschiedene Ausgangssignale am Ausgang 22 der erfindungsgemäßen Schaltung nach 1. Das obere Signal stellt ein Pulsweitensteuersignal erzeugt mit B = 1 dar. In der Zählperiode tritt ein einziger Puls und ein einziger Schaltvorgang von dem ersten Ausgangssignalniveau auf das zweite Ausgangssignalniveau auf (Zählperiode = Pulsperiode). In dem unteren Signal ist ein Pulsweitensteuersignal für B = 5 dargestellt. Wie in 2 zu erkennen ist, treten bei dem unteren Signal fünf Schaltvorgänge von dem ersten Ausgangssignal auf das zweite Ausgangssignal auf. Der mittlere zeitliche Abstand (”Pulsperiode”) der in dem Signal für B = 5 auftretenden fünf Pulse beträgt ein Fünftel der Zählperiode (Pulsperiode Zählperiode). Die effektive Frequenz des Signals am Ausgang 22 kann somit durch Wahl des Inkrements B eingestellt werden, wobei das Tastverhältnis und die Auflösung im wesentlichen über die Zählperiode gleich bleibt.
• Die in der vorstehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale können sowohl einzeln als auch in beliebiger Kombination für die Ausführung der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.
• Bezugszeichenliste

10

Pulsweitenmodulator

12

Zähler

14

Komparator

16

Registerspeicher

18

D-Flip-Flop

20

Binäraddierer

22

Ausgang

Claims (16)

1. Pulsweitenmodulator, welcher umfaßt • einen N-Bit Zähler (12) mit einem wählbaren Inkrement B > 1, welcher dazu eingerichtet ist, pro Zählperiode eine zeitliche Abfolge von Zählerwerten Z_i zu erzeugen, die alle 2^N Werte zwischen einem Anfangswert Z₀ = 0 und einem Wert Z_max = (2^N – 1) genau einmal umfaßt, so daß die einzelnen Zählerwerte Z_i zu ihrem jeweiligen Vorgänger Z_i-1 und/oder Nachfolger Z_i+1 um das Inkrement B beabstandet sind; und • einen Komparator (14), welcher dazu eingerichtet ist, den jeweiligen Zählerwert Z_i des Zählers (12) mit einem Referenzwert A zu vergleichen, und welcher ferner dazu eingerichtet ist, ein erstes Ausgangsignal des Pulsweitenmodulators (10) zu bewirken, wenn Z_i < A ist, und ein zweites Ausgangssignal des Pulsweitenmodulators (10) zu bewirken, wenn Z_i ≥ A ist.
2. Pulsweitenmodulator nach Anspruch 1, welcher ferner ein N-Bit Register (16) umfaßt, welches dazu eingerichtet ist, den Referenzwert A zu speichern.
3. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Komparator (14) dazu eingerichtet ist, zwei N-stellige Dualzahlen miteinander zu vergleichen.
4. Pulsweitenmodulator nach einen der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (12) einen Eingang aufweist, über den der Zähler (12) den Systemtakt empfängt, und der Zähler (12) ferner dazu eingerichtet ist, pro Systemtakt einen Zählerwert Z_i zu erzeugen und an einen Eingang des Komparators (14) zu geben.
5. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (12) dazu eingerichtet ist, pro Zählperiode eine zeitliche Abfolge von Zählerwerten Z_i zu erzeugen, die alle 2^N Werte zwischen dem Anfangswert Z₀ = 0 und dem Wert Z_max = (2^N – 1) genau einmal umfaßt, so daß die zeitliche Abfolge für ungerade B gegeben ist durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N.
6. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (12) dazu eingerichtet ist, pro Zählperiode eine zeitliche Abfolge von Zählerwerten Z_i zu erzeugen, die alle 2^N Werte zwischen dem Anfangswert Z₀ = 0 und dem Wert Z_max = (2^N – 1) genau einmal umfaßt, so daß die zeitliche Abfolge für gerade B gegeben ist durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N + [(Z_i + B)/2^N].
7. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (12) eine programmierbare Logikschaltung umfaßt.
8. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Zähler (12) eine N-Bit D-Flip-Flop Speicherzelle (18) und einen N-Bit Binäraddierer (20) umfaßt.
9. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß an einem Ausgang (22) sich das erste Ausgangssignal von dem zweiten Ausgangssignal unterscheidet.
10. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Inkrement B als ganzzahliger Wert zwischen 2 und (2^N – 1) wählbar ist, wobei N eine positive ganze Zahl ist.
11. Pulsweitenmodulator nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Pulsweitenmodulator ganz oder teilweise als Programm in einem Mikroprozessor realisiert ist.
12. Verfahren zum Erzeugen eines Pulsweitensteuersignals, welches die folgenden Schritte umfaßt: • Wählen eines Inkrements B im Bereich zwischen 2 und (2^N – 1), wobei N eine positive ganze Zahl ist; • Wählen eines Referenzwertes A im Bereich zwischen 0 und (2^N – 1); • Wiederholen der folgenden Schritte i. Schrittweises Erzeugen einer zeitlichen Abfolge von 2^N Zählerwerten Z_i, so daß die einzelnen Zählerwerte Z_i zu ihrem jeweiligen Vorgänger Z_i-1 und/oder Nachfolger Z_i+1 in der zeitlichen Abfolge um das Inkrement B beabstandet sind und in der Abfolge jeder Wert zwischen einem Anfangswert Z₀ = 0 und einem Wert Z_max = (2^N – 1) genau einmal auftritt; ii. Vergleichen jedes Zählerwerts Z_i mit dem Referenzwert A; und iii. Erzeugen eines ersten Ausgangsignals, wenn Z_i < A ist, und eines zweiten Ausgangssignals, wenn Z_i ≥ A ist.
13. Verfahren zum Erzeugen eines Pulsweitensteuersignals nach Anspruch 12, dadurch gekennzeichnet, daß die Abfolge für ungerade B gegeben ist durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N.
14. Verfahren zum Erzeugen eines Pulsweitensteuersignals nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die Abfolge für gerade B gegeben ist durch die ersten 2^N Werte der Folge Z_i+1 = (Z_i + B) mod 2^N + [(Z_i + B)/2^N].
15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß das erste Ausgangssignal sich von dem zweiten Ausgangssignal unterscheidet.
16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass es als Programm in einem Mikroprozessor realisiert ist.

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