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Die
Erfindung betrifft einen Pulsweitenmodulator und ein Verfahren zur
Erzeugung eines Steuersignals, insbesondere zur Ansteuerung von
Motoren und getakteten Netzteilen.
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Ein
digitaler Pulsweitenmodulator (PWM) erzeugt eine periodische Folge
von Rechteckpulsen mit einem wählbaren Tastverhältnis
sowie mit einer Pulsfrequenz und Auflösung, die durch Schaltungsparameter
und die gewählte Systemfrequenz bestimmt sind.
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Die
Pulsfrequenz und die Auflösung eines Pulsweitenmodulators
können durch Erhöhen der Systemfrequenz vergrößert
werden. Jedoch treten beim Erhöhen der Systemfrequenz Probleme
auf, zu denen insbesondere ein erhöhter Leistungsverbrauch
und eine verstärkte elektromagnetische Störbeeinflussung
(EMI) gehören. Ferner kann es nötig sein, spezielle
ICs vorzusehen, welche hohe Systemfrequenzen unterstützen,
wodurch die Kosten der PWM-Schaltung signifikant erhöht
werden. Somit ist ein Erhöhen der Systemfrequenz nur in
bestimmten Grenzen sinnvoll.
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Beim
Einsatz eines Pulsweitenmodulators mit einer hohen Auflösung,
beispielsweise in einer Anordnung zur Motoransteuerung, entstehen
häufig Probleme dahingehend, daß selbst bei einem
Arbeiten mit der maximalen Systemfrequenz die Pulsfrequenz des abgegebenen
Steuersignals so gering ist, daß es zu hörbaren
Störgeräuschen kommt, die von mit der Pulsfrequenz
arbeitenden bzw. schaltenden mechanischen und induktiven Elementen
der Anordnung hervorgerufen werden. Ferner werden physisch um so
größere Filter zur Glättung des Signals
benötigt, je geringer die Pulsfrequenz ist, was dem Streben
nach einer höheren Integrationsdichte entgegensteht.
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Im
Stand der Technik sind Schaltungen und Verfahren bekannt, beispielsweise
aus der
DE 103023791
B4 oder der
WO
2004/109917 A1 , um die Auflösung eines Pulsweitenmodulators
zu erhöhen, ohne die Systemfrequenz zu erhöhen.
Die Pulsfrequenz bleibt in diesen Verfahren jedoch im wesentlichen
unbeeinflußt. Ein Einstellen der Pulsfrequenz ist somit
auch mit diesen Schaltungen/Verfahren nicht bzw. nur über
ein Erhöhen der Systemfrequenz möglich.
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Es
ist somit eine Aufgabe der Erfindung, einen verbesserten Pulsweitenmodulator
und ein verbessertes Verfahren zum Erzeugen eines Pulsweitensteuersignals
zu schaffen, mit denen es möglich ist, die effektive Pulsfrequenz
des Signals mit geringem Aufwand zu erhöhen.
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Diese
Aufgabe wird durch einen Pulsweitenmodulator gemäß Anspruch
1 sowie durch ein Verfahren zum Erzeugen eines Pulsweitensteuersignals nach
Anspruch 11 gelöst.
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Der
erfindungsgemäße Pulsweitenmodulator umfaßt
einen N-Bit-Zähler mit einem wählbaren Inkrement
B, welcher dazu eingerichtet ist, pro Zählperiode eine
zeitliche Abfolge von Zählerwerten Zi zu
erzeugen, die alle 2N Werte zwischen einem
Anfangswert Z0 = 0 und einem Wert Zmax = (2N – 1)
genau einmal umfaßt, so daß die einzelnen Zählerwerte
Zi zu ihrem jeweiligen Vorgänger
Zi-1 und/oder Nachfolger Zi+1 um
das Inkrement B beabstandet sind. Der erfindungsgemäße
Pulsweitenmodulator umfaßt ferner einen Komparator, welcher
dazu eingerichtet ist, den jeweiligen Zählerwert Zi des Zählers mit einem Referenzwert
A zu vergleichen, und welcher ferner dazu eingerichtet ist, ein
erstes Ausgangssignal des Pulsweitenmodulators zu bewirken, wenn
Zi < A
ist, und ein zweites Ausgangssignal des Pulsweitenmodulators zu
bewirken, wenn Zi ≥ A ist.
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Der
Vorteil dieses Pulsweitenmodulators liegt darin, daß pro
Zählperiode der Zählerwert den Referenzwert B-mal
erreicht bzw. übersteigt, wobei der Faktor B wählbar
ist. Demnach kommt es pro Zählperiode B-mal zu einem Schaltvorgang
vom ersten zum zweiten Ausgangssignal und somit zu B Pulsen im Ausgangssignal.
Entsprechend der Wahl des Inkrements B kann somit die effektive
Pulsfrequenz im Ausgangssignal des Pulsweitenmodulators variiert
werden. Die Auflösung und das Tastverhältnis des
Ausgangsignals bleiben jedoch selbst bei Variieren der effektiven
Pulsfrequenz im wesentlichen unverändert.
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Bevorzugt
umfaßt der Pulsweitenmodulator ferner ein N-Bit-Register,
welches dazu eingerichtet ist, den Referenzwert A zu speichern.
Besonders bevorzugt ist der Komparator dazu eingerichtet, zwei N-stellige
Dualzahlen miteinander zu vergleichen.
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Vorteilhafterweise
weist der Zähler einen Eingang auf, über den der
Zähler den Systemtakt – d. h., die Systemfrequenz – empfängt.
Bevorzugt ist der Zähler ferner dazu eingerichtet, pro
Systemtakt einen Zählerwert Zi zu
erzeugen und an einen Eingang des Komparators zu geben. Bevorzugt
ist das N-Bit-Register, welches den Referenzwert A speichert, mit dem
anderen Eingang des Komparators verbunden.
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In
einer besonders bevorzugten Ausführungsform ist der Zähler
dazu eingerichtet, pro Zählperiode eine zeitliche Abfolge
von Zählerwerten Zi zu erzeugen,
die alle 2N Werte zwischen dem Anfangswert
Z0 = 0 und dem Wert Zmax =
(2N – 1) genau einmal umfaßt,
so daß die zeitliche Abfolge für ungerade B gegeben
ist durch die ersten 2N Werte der Folge
Zi+1 = (Zi + B)
mod 2N. Besonders bevorzugt ist die zeitliche
Abfolge für gerade B gegeben durch die ersten 2N Werte der Folge Zi+1 =
(Zi + B) mod 2N +
[(Zi + B)/2N].
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Vorteilhafterweise
umfaßt der Zähler eine programmierbare Logikschaltung,
was für eine größtmögliche Flexibilität
bei der Realisierung und Umsetzung der Schaltung zur Erzeugung der
zeitlichen Abfolge Zi pro Zählperiode
sorgt. Insbesondere kann der Zähler eine N-Bit D-Flip-Flop-Speicherzelle
und einen N-Bit Binäraddierer umfassen.
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Alternativ
kann der Zähler auch ganz in einem Computerprogramm realisiert
werden, welches alle vorstehend beschriebenen Elemente in sich vereint
und in einem Mikrocontroller oder einem entsprechendem Prozessor
abläuft. In einer weiteren Alternative kann die Zählerschaltung
auch teilweise oder ganz in einem programmierbaren Logikbaustein
(z. B. FPGA) verdrahtet oder in einer anwendungsspezifischen integrierten
Schaltung (ASIC) realisiert werden. Beide Lösungen haben
den Vorteil, daß möglichst wenige diskrete Bauteile
benötigt werden und sie somit eine wirtschaftliche und
kostengünstige Herstellung erlauben.
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In
einer weiteren vorteilhaften Ausgestaltung des Zählers
ist das Inkrement B während des Betriebs veränderbar
um die effektive Pulsfrequenz am Ausgang an äußere
Parameter anzupassen.
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Erfindungsgemäß ist
der Pulsweitenmodulator dazu eingerichtet, daß sich das
erste Ausgangssignal von dem zweiten Ausgangsignal unterscheidet. Besonders
bevorzugt ist der Pulsweitenmodulator dazu eingerichtet, daß das
Inkrement B als ganzzahliger Wert zwischen 2 und (2N – 1)
wählbar ist, wobei N eine positive ganze Zahl ist.
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Die
Erfindung sieht weiter ein Verfahren zum Erzeugen eines Pulsweitensteuersignals
vor. Zunächst wird ein Inkrement B im Bereich zwischen
2 und (2N – 1) gewählt,
wobei N eine positive ganze Zahl ist. Als nächstes wird
ein Referenzwert A im Bereich zwischen 0 und (2N – 1)
gewählt. Im Anschluß werden die folgenden Verfahrensschritte
periodisch wiederholt: schrittweises Erzeugen einer zeitlichen Abfolge
von 2N Zählerwerten Zi,
so daß die einzelnen Zählerwerte Zi zu
ihrem jeweiligen Vorgänger Zi-1 und/oder
Nachfolger Zi+1 in der zeitlichen Abfolge
um das Inkrement B beabstandet sind und in der Abfolge jeder Wert
zwischen einem Anfangswert Z0 = 0 und einem
Wert Zmax = 2N – 1
genau einmal auftritt. Für jeden erzeugten Zählerwert
Zi wird der Zählerwert Zi mit dem Referenzwert A verglichen. Wenn
hierbei festgestellt wird, daß Zi < A gilt, wird ein
erstes Ausgangssignal erzeugt. Wird festgestellt, daß Zi ≥ A gilt, wird ein zweites Ausgangssignal
erzeugt. Insbesondere kann pro Systemtakt ein Zählerwert
erzeugt und mit dem Referenzwert verglichen werden, so daß für die
Dauer einer Systemperiode entweder das erste oder das zweite Ausgangsignal
bewirkt wird.
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Besonders
bevorzugt ist in dem Verfahren die zeitliche Abfolge für
ungerade B gegeben durch die ersten 2N Werte
der Folge Zi+1 = (Zi +
B) mod 2N. Besonders bevorzugt ist in dem
Verfahren die zeitliche Abfolge für gerade B gegeben durch
die ersten 2N Werte der Folge Zi+1 =
(Zi + B) mod 2N +
[(Zi + B)/2N]. Insbesondere
ist erfindungsgemäß vorgesehen, daß sich
das erste Ausgangssignal von dem zweiten Ausgangssignal unterscheidet.
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Während
beim Stand der Technik zum Erhöhen der effektiven Pulsfrequenz
die Systemfrequenz bzw. der Systemtakt erhöht werden muß,
kann in dem erfindungsgemäßen Verfahren die effektive Pulsfrequenz
im Ausgangssignal des Pulsweitenmodulators über das wählbare
Inkrement B eingestellt werden, ohne die Systemfrequenz zu erhöhen
oder an Auflösung zu verlieren. Insbesondere ist mit dieser
Maßnahme ein einfaches Verschieben der Puls- bzw. Schaltfrequenz
zu einer Frequenz außerhalb des hörbaren Bereichs
möglich. Auch kann durch Erhöhen der Pulsfrequenz
ein kleinerer Filter zur Glättung des Ausgangssignals verwendet
werden. Ein weiterer Vorteil, insbesondere bei der Verwendung des
erfindungsgemäßen Pulsweitenmodulators bzw. des
Verfahrens zur Steuerung von Leistungselektronik (bei spielsweise
zur Motorsteuerung oder Spannungswandlung), besteht darin, daß,
für B > 1,
der PWM-Jitter verteilt über eine Anzahl von B Zyklen auftritt,
so daß das an die Leistungselektronik abgegebene Eingangsspektrum
um die PWM-Grundfrequenz verteilt wird. Somit werden elektromagnetische
Emissionsniveaus wesentlich reduziert. Mit anderen Worten wird ein
scharfer Peak bei nur einer Frequenz im Ausgangsspektrum des Pulsweitenmodulators
vermieden.
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Weitere
Vorteile, Eigenschaften und Merkmale der Erfindung werden durch
die folgende Beschreibung einer bevorzugten Ausführungsform
der Erfindung anhand der beiliegenden Zeichnungen deutlich, in denen
zeigen:
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1 eine
schematische Schaltungsanordnung eines erfindungsgemäßen
Pulsweitenmodulators mit wählbarem Inkrement B;
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2 zwei
exemplarische Ausgangssignale des erfindungsgemäßen
Pulsweitenmodulators (B = 1 und B = 5).
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Eine
Ausführungsform der Erfindung ist in 1 gezeigt.
Der in 1 gezeigte Pulsweitenmodulator 10 ist
in Form einer Schaltung realisiert, deren wesentliche Elemente und
deren Verbindungen schematisch dargestellt sind. Der Pulsweitenmodulator 10 umfaßt
einen Zähler 12, einen Komparator 14 und
ein Register 16. Der Zähler 12, realisiert
in Form einer programmierbaren Logik, umfaßt ein N-Bit D-Flip-Flop 18 (D-Latch)
und einen Binäraddierer 20 mit wählbarem
Inkrement B, welches in einem Inkrementspeicher (nicht dargestellt)
gespeichert ist.
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Der
Q-Ausgang des Flip-Flops 18 ist mit einem ersten Eingang
und der Inkrementspeicher ist mit einem zweiten Eingang des Binäraddierers 20 verbunden.
Der Ausgang des Binäraddierers 20 ist mit dem
D-Eingang des Flip-Flops 18 verbunden. Das Flip-Flop 18 weist
ferner einen Takt-Eingang zum Empfangen der Systemfrequenz auf.
Ferner ist der Q-Ausgang des Flip-Flops 18 mit einem ersten Eingang
des Komparators 14 verbunden. Der zweite Eingang des Komparators 14 ist
mit dem Register 16 verbunden.
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Die
in 1 dargestellte Schaltung erzeugt ein Pulsweitensteuersignal
am Ausgang 22 des Komparators 14, dessen Zustandekommen
nun beschrieben wird:
Zunächst wird das Inkrement
B des Addierers 20 durch Einschreiben des gewünschten
Inkrementwertes in den Inkrementspeicher gesetzt, und ein Referenzwert
A wird in das Register 16 geschrieben. Der Zähler 18 wird
auf einen Anfangswert (erster Q-Zustand des Flip-Flops 18)
Z0 = 0 initialisiert. Während eines
ersten Systemtakts gibt das Flip-Flop 18 über seinen
Q-Ausgang diesen Zählerwert Z0 an
den Binäraddierer 20. Der Binäraddierer 20 addiert
zu dem Wert Z0 den Wert des Inkrements B
und gibt die Summe der beiden Werte zurück an den D-Eingang
des Flip-Flops 18, so daß ein Wert Z1 =
Z0 + B in dem Flip-Flop 18 gespeichert
wird. Im nächsten Systemtakt wird dieser Wert Z1 wiederum an den Binäraddierer 20 gegeben,
so daß eine zeitliche Abfolge von Zählerwerten
Zi erzeugt wird.
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Wird
ein Inkrement B > 1
gewählt, so werden nicht alle 2N Werte
zwischen dem Anfangswert Z0 = 0 und dem
Wert Zmax = 2N – 1
(dem größten von dem N-Bit-Zähler 12 realisierbaren
Wert) erreicht, bis der von dem Binäraddierer 20 erzeugte
Wert Zi den N-Bit-Bereich des Zählers überschreitet.
Der Zähler 12 ist dazu eingerichtet, den Zählerwert
Zi bei Überschreiten des N-Bit-Bereichs
auf einen bislang noch nicht erzeugten Wert zu setzen, so daß in
einer Zählperiode alle 2N Werte
zwischen dem Anfangswert Z0 = 0 und dem
Wert Zmax = 2N – 1
genau einmal auftreten und die einzelnen Zählerwerte Zi zu ihrem jeweiligen Vorgänger
Zi-1 und/oder Nachfolger Zi+1 um
das Inkrement B beabstandet sind.
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Für
ungerades B kann diese Anforderung dadurch erfüllt werden,
daß der jeweilige Zählerwert Zi+1 bei
Verlassen des N-Bit Bereichs des Zählers auf den Rest aus
der Division des Wertes Zi + B und der Anzahl
der Zustände pro Zählperiode, 2N,
gesetzt wird. Die Zählerschaltung 12 ist demnach
dazu eingerichtet, die zeitliche Abfolge Zi für
ungerade B derart zu erzeugen, daß pro Zählperiode
die ersten 2N Werte der Folge Zi+1 =
(Zi + B) mod 2N jeweils
genau einmal erreicht werden.
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Für
gerade B muß die Zählerschaltung 12 dafür
sorgen, daß bei Verlassen des N-Bit-Bereichs durch den
Zählerwert Zi+1, der Wert Zi+1 auf den vorstehend genannten Modulo-Wert
gesetzt und zusätzlich um einen Wert versetzt wird, der
gegeben ist durch (Zi + B)/2N abgerundet
auf die nächstliegende ganze Zahl. Das Versetzen ist für
gerade B notwendig, um alle Werte im N-Bit Bereich während
einer Zählperiode zu erreichen, und somit die Auflösung beizubehalten.
Die Zählerschaltung 12 ist demnach für
gerade B dazu eingerichtet, die zeitliche Abfolge der Zi derart
zu erzeugen, daß pro Zählperiode die ersten 2N Werte der Folge Zi+1 =
(Zi + B) mod 2N +
[(Zi + B)/2N] genau
einmal realisiert werden. Der Ausdruck [.] steht hierbei für
die Abrundungsfunktion (Gaußklammer).
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Der
jeweilige Zählerwert Zi wird an
den einen Eingang des Komparators 14 gegeben, wobei an
den anderen Eingang der Referenzwert A des Registers 16 gegeben
wird. Der Komparator 14 vergleicht den Zählerwert
Zi mit dem Referenzwert A und bewirkt ein erstes
Ausgangssignal am Ausgang 22 für den jeweiligen
Systemtakt, der dem Zählerwert Zi entspricht, wenn
der Zählerwert Zi kleiner als der
Referenzwert A ist. Wenn der Zählerwert Zi größer
oder gleich dem Referenzwert A ist, bewirkt der Komparator 14 am Ausgang 22 ein
zweites, von dem ersten verschiedenes Ausgangssignal für
den jeweiligen Systemtakt.
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Während
einer Zählperiode, die 2N Systemtakte
umfaßt, erreicht oder überschreitet der Zählerwert
Zi den Wert A beispielsweise dreimal, wenn
das Inkrement B den Wert drei aufweist (B = 3). Durch die Wahl des
Inkrementwertes B und die durch den Zähler 12 erzeugte
zeitliche Abfolge der Zählerwerte Zi wird
somit ein zeitliches Signal am Ausgang 22 erzeugt, welches
pro Zählperiode B-mal von dem ersten Ausgangssignal auf
das zweite Ausgangssignal schaltet. Das am Ausgang 22 erzeugte
Pulsweitensignal weist somit eine über das Inkrement B
einstellbare und für B > 1
höhere effektive Schaltfrequenz im Vergleich zu einem üblichen
Pulsweitenmodulator mit Inkrement B = 1 bei im wesentlichen konstanter Auflösung
auf.
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2 zeigt
zwei verschiedene Ausgangssignale am Ausgang 22 der erfindungsgemäßen
Schaltung nach 1. Das obere Signal stellt ein
Pulsweitensteuersignal erzeugt mit B = 1 dar. In der Zählperiode
tritt ein einziger Puls und ein einziger Schaltvorgang von dem ersten
Ausgangssignalniveau auf das zweite Ausgangssignalniveau auf (Zählperiode
= Pulsperiode). In dem unteren Signal ist ein Pulsweitensteuersignal
für B = 5 dargestellt. Wie in 2 zu erkennen
ist, treten bei dem unteren Signal fünf Schaltvorgänge
von dem ersten Ausgangssignal auf das zweite Ausgangssignal auf.
Der mittlere zeitliche Abstand ("Pulsperiode") der in dem Signal
für B = 5 auftretenden fünf Pulse beträgt
ein Fünftel der Zählperiode (Pulsperiode < Zählperiode).
Die effektive Frequenz des Signals am Ausgang 22 kann somit
durch Wahl des Inkrements B eingestellt werden, wobei das Tastverhältnis
und die Auflösung im wesentlichen über die Zählperiode
gleich bleibt.
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Die
in der vorstehenden Beschreibung, den Ansprüchen und den
Zeichnungen offenbarten Merkmale können sowohl einzeln
als auch in beliebiger Kombination für die Ausführung
der Erfindung in ihren verschiedenen Ausgestaltungen von Bedeutung sein.
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- 10
- Pulsweitenmodulator
- 12
- Zähler
- 14
- Komparator
- 16
- Registerspeicher
- 18
- D-Flip-Flop
- 20
- Binäraddierer
- 22
- Ausgang
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- - DE 103023791
B4 [0005]
- - WO 2004/109917 A1 [0005]