JP2003145828A - 画像形成装置におけるｐｗｍ回路 - Google Patents
画像形成装置におけるｐｗｍ回路Info
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Abstract
(57)【要約】
【目的】 電子写真機器の露光用のレーザのＰＷＭ回路
において、レーザのパルス特性にマッチしたパルスを、
デジタル回路でかつ、ビデオ周波数以上の周波数を用い
ずに提供する。 【構成】 ビデオ周波数が入力される多段遅延回路と、
該多段遅延回路の１段目と最終段目の遅延時間をレーザ
の起動パルス幅と飽和パルス幅に制御し、該多段遅延回
路の初段の入力と最終段の出力の位相が一致するよう
に、該多段遅延回路の初段目と最終段目以外の遅延時間
の制御を行い、該多段遅延回路の出力よりパラレルデー
タで設定されるパルス幅のパルスを生成する
において、レーザのパルス特性にマッチしたパルスを、
デジタル回路でかつ、ビデオ周波数以上の周波数を用い
ずに提供する。 【構成】 ビデオ周波数が入力される多段遅延回路と、
該多段遅延回路の１段目と最終段目の遅延時間をレーザ
の起動パルス幅と飽和パルス幅に制御し、該多段遅延回
路の初段の入力と最終段の出力の位相が一致するよう
に、該多段遅延回路の初段目と最終段目以外の遅延時間
の制御を行い、該多段遅延回路の出力よりパラレルデー
タで設定されるパルス幅のパルスを生成する
Description
【０００１】
【発明の属する技術分野】本発明は、電子写真機器の露
光手段に用いる発光素子を、画像データをもとに、特に
高周波でＰＷＭ変調を行う制御回路に関するものであ
る。
光手段に用いる発光素子を、画像データをもとに、特に
高周波でＰＷＭ変調を行う制御回路に関するものであ
る。
【０００２】
【従来の技術】従来、ディジタルであるパラレルデータ
によりパルス幅を決定されるＰＷＭ回路は図１（ａ）に
示されるような回路により構成されていた。同図に於い
て、１は水晶振動子であり、２インバーターと供に発振
回路を形成している。前記発振回路の出力は３インバー
ターにより波形形成され、４カウンタのクロック端子に
入力される。４カウンタは８ビットのカウンタを構成し
ており、８ビットのパラレル値を５デジタルコンパレー
タに入力される。５デジタルコンパレータの他の入力端
子には不図示のコントラーラから８ビットのＰＷＭ設定
データが入力されている。５デジタルコンパレータの出
力は４カウンタのカウント値がＰＷＭ設定値より小さい
時は出力はＨＩ。大きい場合は出力はＬＯとなる。よっ
て４カウンタがカウントする事により、５ディジタルコ
ンパレータの出力はＰＷＭ設定データにより決定される
パルス幅のＰＷＭ信号が生成される事となる。
によりパルス幅を決定されるＰＷＭ回路は図１（ａ）に
示されるような回路により構成されていた。同図に於い
て、１は水晶振動子であり、２インバーターと供に発振
回路を形成している。前記発振回路の出力は３インバー
ターにより波形形成され、４カウンタのクロック端子に
入力される。４カウンタは８ビットのカウンタを構成し
ており、８ビットのパラレル値を５デジタルコンパレー
タに入力される。５デジタルコンパレータの他の入力端
子には不図示のコントラーラから８ビットのＰＷＭ設定
データが入力されている。５デジタルコンパレータの出
力は４カウンタのカウント値がＰＷＭ設定値より小さい
時は出力はＨＩ。大きい場合は出力はＬＯとなる。よっ
て４カウンタがカウントする事により、５ディジタルコ
ンパレータの出力はＰＷＭ設定データにより決定される
パルス幅のＰＷＭ信号が生成される事となる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＰＷＭ回路において、カウンタの駆動周波数は、ＰＷＭ
の出力周波数の数倍。上記従来例のように８ビットなら
ば、２５６倍の周波数でカウンタを駆動しなければなら
なかった。このため、高周波のＰＷＭ信号を生成しよう
とした場合、発振回路の周波数によりＰＷＭ回路の出力
周波数が制限されてしまうという不都合が生じていた。
ＰＷＭ回路において、カウンタの駆動周波数は、ＰＷＭ
の出力周波数の数倍。上記従来例のように８ビットなら
ば、２５６倍の周波数でカウンタを駆動しなければなら
なかった。このため、高周波のＰＷＭ信号を生成しよう
とした場合、発振回路の周波数によりＰＷＭ回路の出力
周波数が制限されてしまうという不都合が生じていた。
【０００４】特にレーザーダイオードを露光手段として
用いる電子写真式の機器においては、近年の装置の高速
化に伴い、レーザーダイオードを駆動する周波数が高周
波化し、さらに、高画質化によりレーザーダイオードの
ＰＷＭ駆動化が必要となっている。
用いる電子写真式の機器においては、近年の装置の高速
化に伴い、レーザーダイオードを駆動する周波数が高周
波化し、さらに、高画質化によりレーザーダイオードの
ＰＷＭ駆動化が必要となっている。
【０００５】さらにレーザーダイオードの特性として駆
動するパルス幅のデューティーが０％に近い領域と１０
０％に近い領域とでオフセットを生じる問題がある。こ
れを説明するのが図１（ｂ）である。同図はパルス幅を
光量の関係を示した例である。デューティーが０％から
５％程度まではほとんど光量が上がらず、また、デュー
ティーが９５％で光量が飽和してしまう。よって、画像
のパラレルデータが８ビットの場合、通常００（Ｈ）か
らＦＦ（Ｈ）までデューティーを０％から１００％とな
る様に設定するため、必要とする光量とパラレルデータ
の値が一致しないばかりか、ＰＷＭ信号の高周波化を行
っても、無駄な領域を生じてしまう不都合があった。
動するパルス幅のデューティーが０％に近い領域と１０
０％に近い領域とでオフセットを生じる問題がある。こ
れを説明するのが図１（ｂ）である。同図はパルス幅を
光量の関係を示した例である。デューティーが０％から
５％程度まではほとんど光量が上がらず、また、デュー
ティーが９５％で光量が飽和してしまう。よって、画像
のパラレルデータが８ビットの場合、通常００（Ｈ）か
らＦＦ（Ｈ）までデューティーを０％から１００％とな
る様に設定するため、必要とする光量とパラレルデータ
の値が一致しないばかりか、ＰＷＭ信号の高周波化を行
っても、無駄な領域を生じてしまう不都合があった。
【０００６】したがって、本発明の目的は、高周波、高
分解能のＰＷＭ出力で、かつ光量とパラレルデータの値
が一致するＰＷＭ信号を得る事を可能とした、レーザー
ダイオードを駆動するのに最適なＰＷＭ回路を提供する
ことにある。
分解能のＰＷＭ出力で、かつ光量とパラレルデータの値
が一致するＰＷＭ信号を得る事を可能とした、レーザー
ダイオードを駆動するのに最適なＰＷＭ回路を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明は、レーザー光量
が立ち上がるパルス幅と、飽和するパルス幅を記憶し、
その間を複数段の遅延回路により等分に分割し、かつパ
ルスの周波数が画像周波数となるように、遅延回路の遅
延時間を制御し、その遅延回路のエッジ信号をもとに、
パルス幅を決定する事により、高周波のＰＷＭ出力を得
る事を可能とした物である。
が立ち上がるパルス幅と、飽和するパルス幅を記憶し、
その間を複数段の遅延回路により等分に分割し、かつパ
ルスの周波数が画像周波数となるように、遅延回路の遅
延時間を制御し、その遅延回路のエッジ信号をもとに、
パルス幅を決定する事により、高周波のＰＷＭ出力を得
る事を可能とした物である。
【０００８】
【発明の実施の形態】本発明の実施の形態を図２に基づ
き説明する。
き説明する。
【０００９】同図は本発明の実施例の構成図である。同
図において、１０１は画像クロックを生成する発振回
路。前記発振回路の出力は１０バッファにより波形形成
され、１１バッファに入力される。１１〜１７バッファ
にはそれぞれ前段の出力が順次入力される。１１バッフ
ァの電源端子は１０５可変抵抗を介し電源に接続され
る。１７バッファの電源端子は１０６可変抵抗を介し電
源に接続される。１０５可変抵抗は１０８メモリに記憶
された抵抗値に設定される。１０６可変抵抗は１０９メ
モリに記憶された抵抗値に設定される。１２〜１６バッ
ファの電源端子はそれぞれ接続され、１０７可変抵抗を
介し電源に接続される。１１〜１７バッファは相補型の
ＭＯＳＦＥＴにより構成されている。１０４位相比較回
路は１０バッファの出力と１７バッファの出力の位相を
比較し、比較結果により１０７可変抵抗の抵抗値の制御
を行う。１０３ＰＷＭ回路は不図示の画像コントローラ
より入力される３ビットのパラレルデータで設定される
デューティーのパルスを１０〜１６バッファの出力パル
スのエッジに基き生成し出力する。また１１〜１７バッ
ファ以外の電源端子はＶｃｃとＧＮＤに接続されている
ものとする。
図において、１０１は画像クロックを生成する発振回
路。前記発振回路の出力は１０バッファにより波形形成
され、１１バッファに入力される。１１〜１７バッファ
にはそれぞれ前段の出力が順次入力される。１１バッフ
ァの電源端子は１０５可変抵抗を介し電源に接続され
る。１７バッファの電源端子は１０６可変抵抗を介し電
源に接続される。１０５可変抵抗は１０８メモリに記憶
された抵抗値に設定される。１０６可変抵抗は１０９メ
モリに記憶された抵抗値に設定される。１２〜１６バッ
ファの電源端子はそれぞれ接続され、１０７可変抵抗を
介し電源に接続される。１１〜１７バッファは相補型の
ＭＯＳＦＥＴにより構成されている。１０４位相比較回
路は１０バッファの出力と１７バッファの出力の位相を
比較し、比較結果により１０７可変抵抗の抵抗値の制御
を行う。１０３ＰＷＭ回路は不図示の画像コントローラ
より入力される３ビットのパラレルデータで設定される
デューティーのパルスを１０〜１６バッファの出力パル
スのエッジに基き生成し出力する。また１１〜１７バッ
ファ以外の電源端子はＶｃｃとＧＮＤに接続されている
ものとする。
【００１０】次に図３の波形図を用いて同回路の動作の
説明を行う。図３の波形図において１０〜１７の波形の
数字記号は図１における回路記号と同一の回路の出力波
形を示している。１０バッファの出力は発振回路のパル
スを整形し１１バッファに入力され、さらに順次１２〜
１７バッファに入力される。１１バッファの出力は１０
バッファの出力に対し遅延時間ａの遅延量を生じて出力
される。一般に相補型のＭＯＳＦＥＴにより構成されて
いるバッファの遅延量は電源電圧に影響され、電源電圧
が高いときは遅延量が小さく、電源電圧が低いときは遅
延量が大きい。よって、このときの遅延量は１１バッフ
ァと電源間に接続される１０５可変抵抗の抵抗値により
遅延量が変化する。１０５可変抵抗の抵抗値は１０８メ
モリにより決定されるため、遅延時間ａは１０８メモリ
によりあらかじめ決められた時間が設定されることとな
る。次に、１２〜１６バッファの電源は共通に１０７可
変抵抗で決定される電圧となるため、１２〜１６バッフ
ァの出力は前段の出力に対し、遅延時間ｃの遅延量を生
じて出力される。次に１７バッファの出力は１６バッフ
ァの出力に対し遅延時間ｂの遅延量を生じて出力され
る。このときの遅延量は１７バッファと電源間に接続さ
れる１０６可変抵抗の抵抗値により遅延量が変化する。
１０６可変抵抗の抵抗値は１０９メモリにより決定され
るため、遅延時間ｂは１０９メモリによりあらかじめ決
められた時間が設定されることとなる。次に１０４位相
比較回路は１０バッファと１７バッファの出力を比較
し、位相が一致、つまりちょうど一周期位相が遅れるよ
うに、１０７可変抵抗の抵抗値を制御する。つぎに１０
３ＰＷＭ回路の動作を説明する。１０３ＰＷＭ回路は３
ビットのパラレルデータにより決定されるパルスを１０
〜１６バッファの出力パルスのエッジより生成する。例
えば（０００）のデータが入力された場合はＬｏとな
る。（００１）のデータが入力された場合は図３の４０
で示されるパルスを生成する。同パルスは１０バッファ
と１１バッファの出力の立ち上がりエッジで、さらに回
路内部の遅延時間ｄを有して生成される。（０１０）の
データが入力された場合は図３の４１で示されるパルス
を生成する。同パルスは１０バッファと１２バッファの
出力の立ち上がりエッジで、さらに回路内部の遅延時間
ｄを有して生成される。同様に（０１１）〜（１１０）
のデータが入力された場合は図３の４２〜４５で示され
るパルスを生成する。（１１１）のデータが入力された
場合はＨｉとなる。遅延時間ｄは同一となるように構成
される。１０３ＰＷＭ回路により生成されたパルスによ
りレーザーダイオードを駆動した場合のパルス幅と光量
の関係を図４に示す。同図において（０００）のデータ
が入力された場合は１０３ＰＷＭ回路の出力はＬｏであ
るため光量も０％である。（００１）のデータが入力さ
れた場合は１０３ＰＷＭ回路の出力は図３の４０で示さ
れるように２５％のパルス幅であるため光量は約１４．
３％となり１００％の１／７の光量となる。（０１０）
のデータが入力された場合は１０３ＰＷＭ回路の出力は
図３の４１で示されるように３５％のパルス幅であるた
め光量は約２８．６％となり１００％の２／７の光量と
なる。同様に（０１０）〜（１１０）のデータが入力さ
れた場合は１０３ＰＷＭ回路の出力は図３の４２〜４６
で示されるように４５％〜７５％のパルス幅であるため
光量は１００％の３／７〜６／７の光量となる。（１１
１）のデータが入力された場合は１０３ＰＷＭ回路の出
力はＨｉとなるため光量は１００％の光量となる。以上
の構成において、１０８メモリに光量が最小となるパル
ス幅を決定する遅延時間ａをあらかじめ記憶させ、１０
９メモリに光量が最大となるパルス幅を決定する遅延時
間ｂをあらかじめ記憶させることにより、その間を遅延
時間ｃで等分に分割されたＰＷＭ信号を生成することが
可能となるため、最終的にレーザーダイオードの光量
は、１００％点灯の光量に対し等分に分割され、かつ、
パルス幅の０％または１００％近辺の飽和領域に対して
も無駄のないパルスを生成することが可能となる。さら
に画像クロック以上の周波数を用いていないため回路構
成も非常に容易で、高周波化に適した回路となる。
説明を行う。図３の波形図において１０〜１７の波形の
数字記号は図１における回路記号と同一の回路の出力波
形を示している。１０バッファの出力は発振回路のパル
スを整形し１１バッファに入力され、さらに順次１２〜
１７バッファに入力される。１１バッファの出力は１０
バッファの出力に対し遅延時間ａの遅延量を生じて出力
される。一般に相補型のＭＯＳＦＥＴにより構成されて
いるバッファの遅延量は電源電圧に影響され、電源電圧
が高いときは遅延量が小さく、電源電圧が低いときは遅
延量が大きい。よって、このときの遅延量は１１バッフ
ァと電源間に接続される１０５可変抵抗の抵抗値により
遅延量が変化する。１０５可変抵抗の抵抗値は１０８メ
モリにより決定されるため、遅延時間ａは１０８メモリ
によりあらかじめ決められた時間が設定されることとな
る。次に、１２〜１６バッファの電源は共通に１０７可
変抵抗で決定される電圧となるため、１２〜１６バッフ
ァの出力は前段の出力に対し、遅延時間ｃの遅延量を生
じて出力される。次に１７バッファの出力は１６バッフ
ァの出力に対し遅延時間ｂの遅延量を生じて出力され
る。このときの遅延量は１７バッファと電源間に接続さ
れる１０６可変抵抗の抵抗値により遅延量が変化する。
１０６可変抵抗の抵抗値は１０９メモリにより決定され
るため、遅延時間ｂは１０９メモリによりあらかじめ決
められた時間が設定されることとなる。次に１０４位相
比較回路は１０バッファと１７バッファの出力を比較
し、位相が一致、つまりちょうど一周期位相が遅れるよ
うに、１０７可変抵抗の抵抗値を制御する。つぎに１０
３ＰＷＭ回路の動作を説明する。１０３ＰＷＭ回路は３
ビットのパラレルデータにより決定されるパルスを１０
〜１６バッファの出力パルスのエッジより生成する。例
えば（０００）のデータが入力された場合はＬｏとな
る。（００１）のデータが入力された場合は図３の４０
で示されるパルスを生成する。同パルスは１０バッファ
と１１バッファの出力の立ち上がりエッジで、さらに回
路内部の遅延時間ｄを有して生成される。（０１０）の
データが入力された場合は図３の４１で示されるパルス
を生成する。同パルスは１０バッファと１２バッファの
出力の立ち上がりエッジで、さらに回路内部の遅延時間
ｄを有して生成される。同様に（０１１）〜（１１０）
のデータが入力された場合は図３の４２〜４５で示され
るパルスを生成する。（１１１）のデータが入力された
場合はＨｉとなる。遅延時間ｄは同一となるように構成
される。１０３ＰＷＭ回路により生成されたパルスによ
りレーザーダイオードを駆動した場合のパルス幅と光量
の関係を図４に示す。同図において（０００）のデータ
が入力された場合は１０３ＰＷＭ回路の出力はＬｏであ
るため光量も０％である。（００１）のデータが入力さ
れた場合は１０３ＰＷＭ回路の出力は図３の４０で示さ
れるように２５％のパルス幅であるため光量は約１４．
３％となり１００％の１／７の光量となる。（０１０）
のデータが入力された場合は１０３ＰＷＭ回路の出力は
図３の４１で示されるように３５％のパルス幅であるた
め光量は約２８．６％となり１００％の２／７の光量と
なる。同様に（０１０）〜（１１０）のデータが入力さ
れた場合は１０３ＰＷＭ回路の出力は図３の４２〜４６
で示されるように４５％〜７５％のパルス幅であるため
光量は１００％の３／７〜６／７の光量となる。（１１
１）のデータが入力された場合は１０３ＰＷＭ回路の出
力はＨｉとなるため光量は１００％の光量となる。以上
の構成において、１０８メモリに光量が最小となるパル
ス幅を決定する遅延時間ａをあらかじめ記憶させ、１０
９メモリに光量が最大となるパルス幅を決定する遅延時
間ｂをあらかじめ記憶させることにより、その間を遅延
時間ｃで等分に分割されたＰＷＭ信号を生成することが
可能となるため、最終的にレーザーダイオードの光量
は、１００％点灯の光量に対し等分に分割され、かつ、
パルス幅の０％または１００％近辺の飽和領域に対して
も無駄のないパルスを生成することが可能となる。さら
に画像クロック以上の周波数を用いていないため回路構
成も非常に容易で、高周波化に適した回路となる。
【００１１】（他の実施例）本発明の第二の実施の形態
を図５に基づき説明する。
を図５に基づき説明する。
【００１２】同図において、図２の第一の実施例と同じ
番号は同一の機能を示している。
番号は同一の機能を示している。
【００１３】同図において、１０バッファの出力は、１
１１インバータに入力される。１１１インバータの出力
は１２１インバータにより波形整形され、次段の１１２
インバータに入力されれ、さらには１１３〜１１７、１
２２〜１２７インバータにそれぞれ前段の出力が順次入
力される。１１２〜１１６インバータの電源端子は共通
に接続され、さらに並列に接続される５０〜５７アナロ
グスイッチを介し電源に接続される。この５０〜５７ア
ナログスイッチは１０７可変抵抗を構成している。同様
に１１１、１１７インバータの電源端子は１０５、１０
６可変抵抗を介し電源に接続される。１０５、１０６可
変抵抗は１０７可変抵抗と同様に構成される。３０〜３
６Ｄフリップフロップ、６０〜６６、７０〜７６ＡＮ
Ｄ、８０〜８６ＯＲにより構成される１０４位相比較回
路は１０バッファの出力と１２７インバータの出力の位
相を比較し、比較結果である３０〜３６Ｄフリップフロ
ップの出力がそれぞれ５０〜５６アナログスイッチに入
力される。また、４０〜４５ＲＳフリップフロップ、９
１マルチプレクサは１０３ＰＷＭ回路を構成しており、
１２２〜１２７インバータの出力が４０〜４５ＲＳフリ
ップフロップのリセット入力へ、また１０バッファの出
力が４０〜４５ＲＳフリップフロップのセット入力へ接
続される。また１１１〜１１７インバータ以外の電源端
子はＶｃｃとＧＮＤに接続されているものとする。
１１インバータに入力される。１１１インバータの出力
は１２１インバータにより波形整形され、次段の１１２
インバータに入力されれ、さらには１１３〜１１７、１
２２〜１２７インバータにそれぞれ前段の出力が順次入
力される。１１２〜１１６インバータの電源端子は共通
に接続され、さらに並列に接続される５０〜５７アナロ
グスイッチを介し電源に接続される。この５０〜５７ア
ナログスイッチは１０７可変抵抗を構成している。同様
に１１１、１１７インバータの電源端子は１０５、１０
６可変抵抗を介し電源に接続される。１０５、１０６可
変抵抗は１０７可変抵抗と同様に構成される。３０〜３
６Ｄフリップフロップ、６０〜６６、７０〜７６ＡＮ
Ｄ、８０〜８６ＯＲにより構成される１０４位相比較回
路は１０バッファの出力と１２７インバータの出力の位
相を比較し、比較結果である３０〜３６Ｄフリップフロ
ップの出力がそれぞれ５０〜５６アナログスイッチに入
力される。また、４０〜４５ＲＳフリップフロップ、９
１マルチプレクサは１０３ＰＷＭ回路を構成しており、
１２２〜１２７インバータの出力が４０〜４５ＲＳフリ
ップフロップのリセット入力へ、また１０バッファの出
力が４０〜４５ＲＳフリップフロップのセット入力へ接
続される。また１１１〜１１７インバータ以外の電源端
子はＶｃｃとＧＮＤに接続されているものとする。
【００１４】動作の説明を図６の波形図を用いて説明す
る。同図において波形１０は初段の１０バッファの出力
波形である。１０バッファの出力は１１１〜１１７、１
２１〜１２７インバータに順次入力される。インバータ
は入力に対し出力は遅延時間を生じ出力される。このた
め１１１〜１１７、１２１〜１２７インバータの出力は
前段の出力に対し、位相差をもって出力される。６０〜
６６、７０〜７６ＡＮＤ、８０〜８６ＯＲ、３０〜３６
Ｄフリップフロップは双方向のシフトレジスタであり、
１０バッファの出力の立ち上りに同期して動作し、方向
は１２７インバータの出力により決定される。すなわ
ち、１２７インバータの出力がＨＩの場合は７０ＡＮＤ
に入力されるＧＮＤであるＬＯ信号が１０バッファの出
力の立ち上りに同期して右方向に順次シフトを行い、１
２７インバータの出力がＬＯの場合は６６ＡＮＤに入力
されるＶＣＣであるＨＩ信号が１０バッファの出力の立
ち上りに同期して左方向に順次シフトを行う。
る。同図において波形１０は初段の１０バッファの出力
波形である。１０バッファの出力は１１１〜１１７、１
２１〜１２７インバータに順次入力される。インバータ
は入力に対し出力は遅延時間を生じ出力される。このた
め１１１〜１１７、１２１〜１２７インバータの出力は
前段の出力に対し、位相差をもって出力される。６０〜
６６、７０〜７６ＡＮＤ、８０〜８６ＯＲ、３０〜３６
Ｄフリップフロップは双方向のシフトレジスタであり、
１０バッファの出力の立ち上りに同期して動作し、方向
は１２７インバータの出力により決定される。すなわ
ち、１２７インバータの出力がＨＩの場合は７０ＡＮＤ
に入力されるＧＮＤであるＬＯ信号が１０バッファの出
力の立ち上りに同期して右方向に順次シフトを行い、１
２７インバータの出力がＬＯの場合は６６ＡＮＤに入力
されるＶＣＣであるＨＩ信号が１０バッファの出力の立
ち上りに同期して左方向に順次シフトを行う。
【００１５】このとき図６で示すように１０インバータ
の出力の立ち上り時に１２７インバータの出力が１２７
-１で示すように一周期以上位相が遅れている場合は３
０〜３６Ｄフリップフロップの出力は順次ＨＩとなり、
それぞれ５０〜５６アナログスイッチも順次ＯＮする。
アナログスイッチはＯＮ時にＯＮ抵抗を有している。よ
って５０〜５６アナログスイッチは並列に接続されてい
るため、１１１〜１１７インバータの電源端子とＶｃｃ
電源間のインピーダンスも順次下がる。よって１１１〜
１１７インバータの電源電圧は上がる事となる。１１１
〜１１７インバータは電源電圧が上がる事により遅延時
間は短くなる。また１２７インバータの出力が１２７-
２で示すように一周期に対し位相が進んでいる場合は３
０〜３６Ｄフリップフロップの出力は順次Ｌｏとなり、
それぞれ５０〜５６アナログスイッチも順次ＯＦＦす
る。よって１１１〜１１７インバータの電源端子とＶｃ
ｃ電源間のインピーダンスも順次上がる。よって１１１
〜１１７インバータの電源電圧は下がる事となり、遅延
時間は長くなる。以上の動作により第一の実施例と同様
に１２７インバータの位相は１０バッファの位相に対し
ちょうど一周期遅れる事となり位相は一致する事とな
る。次に４０〜４５ＲＳフリップフロップは立ち上りの
エッジトリガ型のフリップフロップを構成している。す
なわち、１０バッファの出力によりセットされ、１２１
〜１２６インバータの出力によりそれぞれリセットされ
るため、それぞれ遅延時間の段数の時間幅のＯＮ時間を
有するＰＷＭ信号を出力する。９１マルチプレクサは、
Ａ、Ｂ，Ｃの３ビットのパラレルデータで指定されるパ
ルス幅のＰＷＭ信号を出力する。すなわち、パラレルデ
ータが（０００）の場合はＩ０が選択されるため、Ｌ
ｏ。（００１）〜（１１０）の場合は４０〜４５ＲＳフ
リップフリップの選択された出力幅のＰＷＭ信号。（１
１１）はＩ７が選択されるため、Ｈｉ。以上がそれぞれ
出力される事となる。以上の動作により基準周波数と同
一周波数のＰＷＭ信号を得る事が可能となる。またイン
バータの電源電圧を制御するため、出力の振幅電圧が下
がるため、出力をさらにインバーターを介し波形整形さ
れることにより回路動作は安定しやすくなる。また同実
施例は可変抵抗を含めて全てＭＯＳＦＥＴで構成してい
るため、ＩＣ化しやすいため、コストダウン、小型化が
容易となる。
の出力の立ち上り時に１２７インバータの出力が１２７
-１で示すように一周期以上位相が遅れている場合は３
０〜３６Ｄフリップフロップの出力は順次ＨＩとなり、
それぞれ５０〜５６アナログスイッチも順次ＯＮする。
アナログスイッチはＯＮ時にＯＮ抵抗を有している。よ
って５０〜５６アナログスイッチは並列に接続されてい
るため、１１１〜１１７インバータの電源端子とＶｃｃ
電源間のインピーダンスも順次下がる。よって１１１〜
１１７インバータの電源電圧は上がる事となる。１１１
〜１１７インバータは電源電圧が上がる事により遅延時
間は短くなる。また１２７インバータの出力が１２７-
２で示すように一周期に対し位相が進んでいる場合は３
０〜３６Ｄフリップフロップの出力は順次Ｌｏとなり、
それぞれ５０〜５６アナログスイッチも順次ＯＦＦす
る。よって１１１〜１１７インバータの電源端子とＶｃ
ｃ電源間のインピーダンスも順次上がる。よって１１１
〜１１７インバータの電源電圧は下がる事となり、遅延
時間は長くなる。以上の動作により第一の実施例と同様
に１２７インバータの位相は１０バッファの位相に対し
ちょうど一周期遅れる事となり位相は一致する事とな
る。次に４０〜４５ＲＳフリップフロップは立ち上りの
エッジトリガ型のフリップフロップを構成している。す
なわち、１０バッファの出力によりセットされ、１２１
〜１２６インバータの出力によりそれぞれリセットされ
るため、それぞれ遅延時間の段数の時間幅のＯＮ時間を
有するＰＷＭ信号を出力する。９１マルチプレクサは、
Ａ、Ｂ，Ｃの３ビットのパラレルデータで指定されるパ
ルス幅のＰＷＭ信号を出力する。すなわち、パラレルデ
ータが（０００）の場合はＩ０が選択されるため、Ｌ
ｏ。（００１）〜（１１０）の場合は４０〜４５ＲＳフ
リップフリップの選択された出力幅のＰＷＭ信号。（１
１１）はＩ７が選択されるため、Ｈｉ。以上がそれぞれ
出力される事となる。以上の動作により基準周波数と同
一周波数のＰＷＭ信号を得る事が可能となる。またイン
バータの電源電圧を制御するため、出力の振幅電圧が下
がるため、出力をさらにインバーターを介し波形整形さ
れることにより回路動作は安定しやすくなる。また同実
施例は可変抵抗を含めて全てＭＯＳＦＥＴで構成してい
るため、ＩＣ化しやすいため、コストダウン、小型化が
容易となる。
【００１６】本発明の第三の実施の形態を図７に基づき
説明する。
説明する。
【００１７】同図において、図２の第一の実施例と同じ
番号は同一の機能を示している。
番号は同一の機能を示している。
【００１８】同図において、１０〜１６バッファの電源
は、それぞれ２０１〜２０６可変抵抗を介し電源に接続
される。２０１〜２０６可変抵抗の抵抗値は２１０メモ
リにより設定される。同図において１０〜１６バッファ
のそれぞれの遅延時間は２１０メモリにより決定される
ため、図８に示すような画像データに対し、それぞれ一
定に増加しないパルス幅のＰＷＭ信号を生成することが
可能になるため、パルス幅の微細な調整が可能になる。
は、それぞれ２０１〜２０６可変抵抗を介し電源に接続
される。２０１〜２０６可変抵抗の抵抗値は２１０メモ
リにより設定される。同図において１０〜１６バッファ
のそれぞれの遅延時間は２１０メモリにより決定される
ため、図８に示すような画像データに対し、それぞれ一
定に増加しないパルス幅のＰＷＭ信号を生成することが
可能になるため、パルス幅の微細な調整が可能になる。
【００１９】
【発明の効果】以上説明したように、複数段の遅延回路
にクロック信号を入力し初段の遅延量をレーザー光量が
立ち上がるパルス幅に設定し、最終段の遅延量をレーザ
ー光量が飽和するパルス幅に設定し、さらに初段と最終
段の位相を一致させるように遅延時間を制御し、その遅
延回路のエッジ信号をもとに、パルス幅を決定する事に
より、レーザーパワーに対し等分なＰＷＭ出力を得るこ
とを可能とした画像形成装置のレーザー露光装置に最適
な高周波のＰＷＭ出力を得る事を可能とした物である。
にクロック信号を入力し初段の遅延量をレーザー光量が
立ち上がるパルス幅に設定し、最終段の遅延量をレーザ
ー光量が飽和するパルス幅に設定し、さらに初段と最終
段の位相を一致させるように遅延時間を制御し、その遅
延回路のエッジ信号をもとに、パルス幅を決定する事に
より、レーザーパワーに対し等分なＰＷＭ出力を得るこ
とを可能とした画像形成装置のレーザー露光装置に最適
な高周波のＰＷＭ出力を得る事を可能とした物である。
【図１】従来の実施例を示す図である。
【図２】本発明の第１の実施例の回路図である。
【図３】本発明の第１の実施例の動作波形図である。
【図４】本発明の第１の実施例の効果を示す図である。
【図５】本発明の第２の実施例の回路図である。
【図６】本発明の第２の実施例の動作波形図である。
【図７】本発明の第３の実施例の回路図である。
【図８】本発明の第３の実施例の効果を示す図である。
１０，１１，１２，１３，１４，１５，１６，１７ バ
ッファ １０１ 発振回路 １０３ ＰＷＭ回路 １０４ 位相比較回路 １０５，１０６，１０７ 可変抵抗 １０８，１０９ メモリ
ッファ １０１ 発振回路 １０３ ＰＷＭ回路 １０４ 位相比較回路 １０５，１０６，１０７ 可変抵抗 １０８，１０９ メモリ
Claims (6)
- 【請求項１】 電子写真機器の露光手段の発光素子の光
量変調をパルス幅により変調を行うＰＷＭ回路におい
て、該発光素子の第一の光量を得るためのパルス幅を記
憶する第一の記憶手段と、該発光素子の第二の光量を得
るためのパルス幅を記憶する第二の記憶手段と、該発光
素子の出力周波数を決定する基準周波数を生成する基準
周波数発生手段と、該発光素子による露光量を決定する
パラレルデータ生成手段と、該基準周波数発生手段の出
力が１段目に入力され、遅延時間を持って、次段へ入力
された該基準周波数を伝達する多段遅延回路と、該第一
の記憶手段により該多段遅延回路のｎ段目の遅延時間を
決定する第一の制御手段と、該第二の記憶手段により該
多段遅延回路のｍ段目の遅延時間を決定する第二の制御
手段と、該多段遅延回路の１段目の入力と最終段目の出
力を比較する比較手段と、該比較手段の出力を受けて、
該多段遅延回路のｎ段目とｍ段目以外の遅延時間の制御
を行う第三の制御手段と、該多段遅延回路の出力と、該
パラレルデータ生成手段の出力が入力され、多段遅延回
路の周波数であり、かつ該パラレルデータにより選択さ
れるパルス幅のパルスを生成するパルス生成手段と、該
比較手段の出力を受けて、制御手段は該多段遅延回路の
１段目の入力の位相と最終段目の出力の位相が一致する
ように制御する事を特徴とするＰＷＭ回路。 - 【請求項２】 請求項１に於いて、該パルス生成手段
は、該パラレルデータ生成手段の出力により指定される
パルス幅となるように、該遅延回路の出力のエッジによ
りセット又はリセットされるフリップフロップ回路を制
御することによりパルスが生成される事を特徴とするＰ
ＷＭ回路。 - 【請求項３】 請求項１において、該多段遅延回路のう
ち、１つの遅延回路は相補型のＭＯＳＦＥＴで構成され
たインバーターにより構成される事を特徴とするＰＷＭ
回路。 - 【請求項４】 請求項１において、該第一乃至第三の制
御手段は複数の並列接続されたＭＯＳＦＥＴのスイッチ
動作により該遅延回路に供給する電力制御を行う事によ
り遅延時間を制御する事を特徴とするＰＷＭ回路。 - 【請求項５】 請求項１に於いて、該多段遅延回路の複
数の出力に接続され、該比較手段または、該パルス生成
手段に成型されたパルスを供給するバッファ手段を有す
る事を特徴とするＰＷＭ回路。 - 【請求項６】 電子写真機器の露光手段の発光素子の光
量変調をパルス幅により変調を行うＰＷＭ回路におい
て、該発光素子の出力周波数を決定する基準周波数を生
成する基準周波数発生手段と、該発光素子による露光量
を決定するパラレルデータ生成手段と、該基準周波数発
生手段の出力が１段目に入力され、遅延時間を持って、
次段へ入力された該基準周波数を伝達する多段遅延回路
と、該パラレルデータが要求する露光量に相当する発光
手段のパルス幅を記憶する記憶手段と、該記憶手段の出
力を受けて、該多段遅延回路の、それぞれの遅延時間の
制御を行う制御手段と、該多段遅延回路の出力と、該パ
ラレルデータ生成手段の出力が入力され、多段遅延回路
の周波数であり、かつ該パラレルデータにより選択され
るパルス幅のパルスを生成するパルス生成手段とを有す
る事を特徴とするＰＷＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343171A JP2003145828A (ja) | 2001-11-08 | 2001-11-08 | 画像形成装置におけるｐｗｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001343171A JP2003145828A (ja) | 2001-11-08 | 2001-11-08 | 画像形成装置におけるｐｗｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003145828A true JP2003145828A (ja) | 2003-05-21 |
Family
ID=19156911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001343171A Withdrawn JP2003145828A (ja) | 2001-11-08 | 2001-11-08 | 画像形成装置におけるｐｗｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003145828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019064193A (ja) * | 2017-10-03 | 2019-04-25 | キヤノン株式会社 | 画像形成装置 |
-
2001
- 2001-11-08 JP JP2001343171A patent/JP2003145828A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019064193A (ja) * | 2017-10-03 | 2019-04-25 | キヤノン株式会社 | 画像形成装置 |
| JP7019365B2 (ja) | 2017-10-03 | 2022-02-15 | キヤノン株式会社 | 画像形成装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |