JP3419473B2 - デジタル直接位相変調回路 - Google Patents
デジタル直接位相変調回路Info
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Description
【発明の詳細な説明】
【０００１】
【産業条の利用分野】本発明は、送信データとしてのデ
ジタルデータで直接位相変調を行なうデジタル直接位相
変調回路に関する。 【０００２】 【従来の技術】従来のデジタル直接位相変調方法は、送
信データの内容に応じて取り得るすべての変調波につい
て、変調波そのものに対応する波形データを予めＲＯＭ
に記憶させておき、該ＲＯＭから実際に送信するデータ
に対応する変調波の波形データを読出してＤ／Ａ変換
し、変調波を生成する方法であり、その基本的な回路構
成は図４に示すようになっている。 【０００３】同図においてデジタル直接位相変調回路
は、送信データが入力されるシフトレジスタ11と、出力
すべき変調波のすべての波形データを記憶するＲＯＭ12
と、Ｄ／Ａ変換器13とからなる。ＲＯＭ12はシフトレジ
スタ11に保持された実際の送信データに基づいて対応す
る変調波の波形データを読出すもので、読出された波形
データがＤ／Ａ変換器13でアナログ化されて変調波とし
て出力されるようになっている。 【０００４】 【発明が解決しようとする課題】上記のような構成のデ
ジタル直接位相変調回路にあっては、送信データの内容
に応じて取り得るすべての変調波の波形データを予めＲ
ＯＭに記憶させておかなければならず、非常に記憶容量
の大きなＲＯＭを必要とするという欠点を有する。 【０００５】これはすなわち、周知のように変調波は変
調のシンボル値（ここで１シンボルは変調を行なう送信
データの１単位のことであり、例えばＱＰＳＫ（４相位
相偏移変調）の場合、後述する如く１シンボルは２ビッ
トで構成される）が同一であっても、その前後のシンボ
ル値と相関を持ち、前後のシンボル値がそれぞれ何であ
るかによってその波形パターンが異なるからである。 【０００６】例えば４相の位相変調であるＱＰＳＫの場
合、ＱＰＳＫ変調波は０−π相とπ／２−３π／２相に
対応した２ビットのデータを用いて変調されるために１
シンボルが２ビットで構成されている。したがって、上
記構成のデジタル直接位相変調回路でＱＰＳＫ変調波を
生成する場合には、シンボル値が直前のシンボルと直後
のシンボルにのみ相関があるとしても６４種類（＝
２6 ）の波形パターンをＲＯＭ12に記憶させる必要があ
り、しかも実際にはさらに広い範囲の相関をとるので、
これよりもはるかに多くの波形パターンをＲＯＭ12に記
憶させる必要がある。 【０００７】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、波形パターンを記
憶させるメモリの記憶容量をより少ないものとすること
が可能なデジタル直接位相変調回路を提供することにあ
る。 【０００８】 【課題を解決するための手段及び作用】すなわち本発明
は、出力すべき変調波のベースバンド波形データを予め
２つのＲＯＭに分割して記憶させるとともに、この２つ
のＲＯＭに１対１に対応し、対応するＲＯＭから出力さ
れた帯域制限信号データをキャリアクロックの２倍の速
度で交互に反転して出力する２つの反転制御手段と、こ
の２つの反転制御手段から出力された帯域制限信号デー
タをキャリアクロックの４倍の速度で交互に選択して両
出力を時間的に合成する合成手段と、この合成手段で合
成された帯域制限信号データをＤ／Ａ変換して変調信号
を作成するＤ／Ａ変換手段とを設け、変調位相毎に送信
データに応じて前記２つのＲＯＭから読出される２つの
波形データを時間的に合成してからＤ／Ａ変換し、前記
送信データに対応する変調波を生成するようにしたもの
で、出力すべき変調波の波形データをすべて１つのＲＯ
Ｍに記憶させるのではなく、２つのＲＯＭに分割して記
憶させた変調波の波形データを組合わせて波形データを
生成するために、相対的にＲＯＭに必要とされる記憶容
量を小さく抑えることができる。 【０００９】 【実施例】以下本発明を４相位相変調であるＱＰＳＫに
適応した場合の一実施例について図面を参照して説明す
る。ＱＰＳＫ信号は、同相である０〜π相（以下「Ｉ
相」と略称する）と直交位相であるπ／２−３π／２相
（以下「Ｑ相」と略称する）に対応した２ビットのデー
タを用いて変調される。 【００１０】図１はその基本的な回路構成を示すもの
で、Ｉ相の送信データはシフトレジスタ21に、同じくＱ
相の送信データはシフトレジスタ22にそれぞれ入力保持
される。これらシフトレジスタ21，22の構成ビット数は
それぞれ、シンボル値の相関を前後どの範囲まで考慮す
るかによって決定されるもので、ＱＰＳＫ変調の場合は
相関を前後１ビットとすれば計３ビット、前後２ビット
とすれば計５ビット必要となる。 【００１１】しかして、シフトレジスタ21の保持するＩ
相送信データはＲＯＭ23に、シフトレジスタ22の保持す
るＱ相送信データはＲＯＭ24にそれぞれ読出される。Ｒ
ＯＭ23は、帯域制限されたＩ相のベースバンド信号が取
り得る１シンボル長毎のすべての波形パターンデータ
（波形パターンの帯域制限データ）を、１シンボル長内
で得られるベースバンド信号のｔｄ時間（ｔｄ：キャリ
アの１／２周期に相当する時間間隔）のレベル値を１組
（１パターン）として記憶するものである。そして、こ
のＲＯＭ23に記憶されたＩ相のベースバンド信号の複数
のレベル値データの組の中から、シフトレジスタ21に保
持された送信信号に対応するものが１組だけ選択読出し
され、読出された１組のレベル値データが反転制御部25
へ送られる。 【００１２】また、上記ＲＯＭ24もＲＯＭ23と同様に、
帯域制限されたＱ相のベースバンド信号が取り得る１シ
ンボル長毎のすべての波形パターンデータを、１シンボ
ル長内で得られるベースバンド信号のｔｄ時間のレベル
値を１組（１パターン）として記憶するもので、このＲ
ＯＭ24に記憶されたＱ相のベースバンド信号の複数のレ
ベル値データの組の中から、シフトレジスタ22に保持さ
れた送信データに対応するものが１組だけ選択読出しさ
れ、読出された１組のレベル値データが反転制御部26へ
送られる。 【００１３】反転制御部25は、ＲＯＭ23から読出されて
きた１組のレベル値データをストアし、ストアしたｔｄ
時間毎のレベル値をキャリアクロックＣＫの２倍の速度
（図では「２ＣＫ」と示す）で交互に反転して合成回路
27に出力する。 【００１４】反転制御部26も反転制御部25と同様に、Ｒ
ＯＭ24から読出されてきた１組のレベル値データをスト
アし、ストアしたｔｄ時間毎のレベル値をキャリアクロ
ックＣＫの２倍の速度で交互に反転して合成回路27に出
力する。 【００１５】合成回路27は、反転制御部25及び反転制御
部26の出力をキャリアクロックＣＫの４倍の速度（図で
は「４ＣＫ」と示す）で交互に選択して両出力を時間的
に合成するスイッチング回路で構成されるもので、時間
的に合成された連続したレベル値データはＤ／Ａ変換器
28にてアナログ化し、変調信号として出力する。次に上
記実施例の動作について上述した如くキャリアの１周期
がシンボル長の半分であるとして図２により説明する。 【００１６】図２（ａ），（ｂ）に示す波形がそれぞれ
Ｉ相、Ｑ相に対応する帯域制限されたベースバンド信号
であり、このベースバンド信号をサンプリング周期ｔｄ
でサンプリングした図２（ｃ），（ｄ）に示す各パルス
信号の高さが図２（ａ），（ｂ）のベースバンド信号の
ｔｄ時間毎のレベル値を表わしているものとすると、Ｒ
ＯＭ23，24に記憶されているＩ相、Ｑ相のベースバンド
信号の１シンボル長毎のレベル値データは、それぞれ図
２（ｃ），（ｄ）において１シンボル長毎に区切られて
いる区間内の４つのパルスで表わされる４つのレベル値
データを１組とするものである。 【００１７】しかして、送信データの新たな１ビットが
シフトレジスタ21，22に入力される変調位相毎に、シフ
トレジスタ21，22に保持されている送信データによって
ＲＯＭ23，24から図２（ｃ），（ｄ）に示すようなベー
スバンド信号のレベル値データが１シンボル長内の４つ
のレベル値データを１組として組毎に一括して選択読出
しされ、反転制御部25，26へ送出される。 【００１８】反転制御部25，26では、それぞれＲＯＭ2
3，24から入力されたレベル値データをその組毎に図２
（ｅ），（ｆ）に示すようにクロック「２ＣＫ」により
キャリア周波数の２倍の速度で交互に反転処理し、合成
回路27へ出力する。 【００１９】合成回路27では、クロック「４ＣＫ」によ
りキャリア周波数の４倍の速度で反転制御部25，26から
の出力を交互に選択し、両出力を時間的に合成するもの
で、上記図２（ｅ），（ｆ）の反転制御部25，26の出力
はそのハッチング部の期間で選択されたことになり、図
２（ｇ）に示すその合成信号がＤ／Ａ変換器28でアナロ
グ化され、ＱＰＳＫ変調波として出力されるものであ
る。 【００２０】なお、上記実施例ではＲＯＭ23，24にベー
スバンド信号のｔｄ時間毎のレベル値データを記憶さ
せ、反転制御部25，26による後処理でレベル値データの
交互反転を行なうようにしたが、予めＲＯＭ23，24に交
互反転処理を施したレベル値データを記憶させておく構
成としてもよい。この場合、反転制御部25，26はＲＯＭ
23，24からの１組のレベル値データを一旦記憶し、該１
組のレベルデータをキャリア周波数の２倍の速度でｔｄ
時間毎に出力するバッファレジスタに置換することとな
る。 【００２１】また、上記ＲＯＭ23，24が１つのレベル値
データをキャリア周波数の４倍の速度でｔｄ／２時間毎
に並列読出しできる場合には、反転制御部25，26や上記
バッファレジスタが不要となることは言うまでもない。
さらに、本発明は例示したＱＰＳＫ変調に限らず、π／
４シフトＱＰＳＫ変調、８相のＰＳＫ変調など、他の位
相変調方式にも適用できるものである。 【００２２】例えば、π／４シフトＱＰＳＫ変調の場合
は、１シンボル毎にキャリア位相がπ／４ずつ回転する
ので、図３（ａ），（ｂ）に示すような反転処理された
０−π相とπ／２−３π／２相のキャリアの組、及びπ
／４−５π／４相と３π／４−７π／４相のキャリアの
組の波形データが合成回路27により図３（ｃ）に示すよ
うな信号に合成されるように、図３（ａ），（ｂ）に示
すような反転処理された波形データ（反転制御部をバッ
ファレジスタに置換している場合）あるいは反転処理し
ていない波形データを２つに分けてＲＯＭ23，24に記憶
し、両グループの波形データをキャリア周波数の８倍の
速度で交互に選択して時間的に合成することにより、図
３（ｃ）に示すようなπ／４シフトＱＰＳＫ信号を生成
することができる。 【００２３】また、１シンボルが３ビットのデータで構
成される８相ＰＳＫ変調の場合には、シフトレジスタ、
ＲＯＭ、反転制御部の組を３組設けて、これらの組の出
力を合成回路で時間的に合成する構成にすることもでき
るが、３ビットのデータで構成される１シンボル値をデ
ータ処理により２系統の送信データに再編することによ
り、図１に示した回路で変調波を生成することができ
る。 【００２４】 【発明の効果】以上に述べた如く本発明によれば、出力
すべき変調波のベースバンド波形データを予め２つのＲ
ＯＭに分割して記憶させるとともに、この２つのＲＯＭ
に１対１に対応し、対応するＲＯＭから出力された帯域
制限信号データをキャリアクロックの２倍の速度で交互
に反転して出力する２つの反転制御手段と、この２つの
反転制御手段から出力された帯域制限信号データをキャ
リアクロックの４倍の速度で交互に選択して両出力を時
間的に合成する合成手段と、この合成手段で合成された
帯域制限信号データをＤ／Ａ変換して変調信号を作成す
るＤ／Ａ変換手段とを設け、変調位相毎に送信データに
応じて前記２つのＲＯＭから読出される２つの波形デー
タを時間的に合成してからＤ／Ａ変換し、前記送信デー
タに対応する変調波を生成するようにしたので、出力す
べき変調波の波形データをすべて１つのＲＯＭに記憶さ
せるのではなく、２つのＲＯＭに分割して記憶させた変
調波の波形データを組合わせて波形データを生成するた
めに、相対的にＲＯＭに必要とされる記憶容量を小さく
抑えることができ、波形パターンを記憶させるメモリの
記憶容量をより少ないものとすることが可能なデジタル
直接位相変調回路を提供できる。
ジタルデータで直接位相変調を行なうデジタル直接位相
変調回路に関する。 【０００２】 【従来の技術】従来のデジタル直接位相変調方法は、送
信データの内容に応じて取り得るすべての変調波につい
て、変調波そのものに対応する波形データを予めＲＯＭ
に記憶させておき、該ＲＯＭから実際に送信するデータ
に対応する変調波の波形データを読出してＤ／Ａ変換
し、変調波を生成する方法であり、その基本的な回路構
成は図４に示すようになっている。 【０００３】同図においてデジタル直接位相変調回路
は、送信データが入力されるシフトレジスタ11と、出力
すべき変調波のすべての波形データを記憶するＲＯＭ12
と、Ｄ／Ａ変換器13とからなる。ＲＯＭ12はシフトレジ
スタ11に保持された実際の送信データに基づいて対応す
る変調波の波形データを読出すもので、読出された波形
データがＤ／Ａ変換器13でアナログ化されて変調波とし
て出力されるようになっている。 【０００４】 【発明が解決しようとする課題】上記のような構成のデ
ジタル直接位相変調回路にあっては、送信データの内容
に応じて取り得るすべての変調波の波形データを予めＲ
ＯＭに記憶させておかなければならず、非常に記憶容量
の大きなＲＯＭを必要とするという欠点を有する。 【０００５】これはすなわち、周知のように変調波は変
調のシンボル値（ここで１シンボルは変調を行なう送信
データの１単位のことであり、例えばＱＰＳＫ（４相位
相偏移変調）の場合、後述する如く１シンボルは２ビッ
トで構成される）が同一であっても、その前後のシンボ
ル値と相関を持ち、前後のシンボル値がそれぞれ何であ
るかによってその波形パターンが異なるからである。 【０００６】例えば４相の位相変調であるＱＰＳＫの場
合、ＱＰＳＫ変調波は０−π相とπ／２−３π／２相に
対応した２ビットのデータを用いて変調されるために１
シンボルが２ビットで構成されている。したがって、上
記構成のデジタル直接位相変調回路でＱＰＳＫ変調波を
生成する場合には、シンボル値が直前のシンボルと直後
のシンボルにのみ相関があるとしても６４種類（＝
２6 ）の波形パターンをＲＯＭ12に記憶させる必要があ
り、しかも実際にはさらに広い範囲の相関をとるので、
これよりもはるかに多くの波形パターンをＲＯＭ12に記
憶させる必要がある。 【０００７】本発明は上記のような実情に鑑みてなされ
たもので、その目的とするところは、波形パターンを記
憶させるメモリの記憶容量をより少ないものとすること
が可能なデジタル直接位相変調回路を提供することにあ
る。 【０００８】 【課題を解決するための手段及び作用】すなわち本発明
は、出力すべき変調波のベースバンド波形データを予め
２つのＲＯＭに分割して記憶させるとともに、この２つ
のＲＯＭに１対１に対応し、対応するＲＯＭから出力さ
れた帯域制限信号データをキャリアクロックの２倍の速
度で交互に反転して出力する２つの反転制御手段と、こ
の２つの反転制御手段から出力された帯域制限信号デー
タをキャリアクロックの４倍の速度で交互に選択して両
出力を時間的に合成する合成手段と、この合成手段で合
成された帯域制限信号データをＤ／Ａ変換して変調信号
を作成するＤ／Ａ変換手段とを設け、変調位相毎に送信
データに応じて前記２つのＲＯＭから読出される２つの
波形データを時間的に合成してからＤ／Ａ変換し、前記
送信データに対応する変調波を生成するようにしたもの
で、出力すべき変調波の波形データをすべて１つのＲＯ
Ｍに記憶させるのではなく、２つのＲＯＭに分割して記
憶させた変調波の波形データを組合わせて波形データを
生成するために、相対的にＲＯＭに必要とされる記憶容
量を小さく抑えることができる。 【０００９】 【実施例】以下本発明を４相位相変調であるＱＰＳＫに
適応した場合の一実施例について図面を参照して説明す
る。ＱＰＳＫ信号は、同相である０〜π相（以下「Ｉ
相」と略称する）と直交位相であるπ／２−３π／２相
（以下「Ｑ相」と略称する）に対応した２ビットのデー
タを用いて変調される。 【００１０】図１はその基本的な回路構成を示すもの
で、Ｉ相の送信データはシフトレジスタ21に、同じくＱ
相の送信データはシフトレジスタ22にそれぞれ入力保持
される。これらシフトレジスタ21，22の構成ビット数は
それぞれ、シンボル値の相関を前後どの範囲まで考慮す
るかによって決定されるもので、ＱＰＳＫ変調の場合は
相関を前後１ビットとすれば計３ビット、前後２ビット
とすれば計５ビット必要となる。 【００１１】しかして、シフトレジスタ21の保持するＩ
相送信データはＲＯＭ23に、シフトレジスタ22の保持す
るＱ相送信データはＲＯＭ24にそれぞれ読出される。Ｒ
ＯＭ23は、帯域制限されたＩ相のベースバンド信号が取
り得る１シンボル長毎のすべての波形パターンデータ
（波形パターンの帯域制限データ）を、１シンボル長内
で得られるベースバンド信号のｔｄ時間（ｔｄ：キャリ
アの１／２周期に相当する時間間隔）のレベル値を１組
（１パターン）として記憶するものである。そして、こ
のＲＯＭ23に記憶されたＩ相のベースバンド信号の複数
のレベル値データの組の中から、シフトレジスタ21に保
持された送信信号に対応するものが１組だけ選択読出し
され、読出された１組のレベル値データが反転制御部25
へ送られる。 【００１２】また、上記ＲＯＭ24もＲＯＭ23と同様に、
帯域制限されたＱ相のベースバンド信号が取り得る１シ
ンボル長毎のすべての波形パターンデータを、１シンボ
ル長内で得られるベースバンド信号のｔｄ時間のレベル
値を１組（１パターン）として記憶するもので、このＲ
ＯＭ24に記憶されたＱ相のベースバンド信号の複数のレ
ベル値データの組の中から、シフトレジスタ22に保持さ
れた送信データに対応するものが１組だけ選択読出しさ
れ、読出された１組のレベル値データが反転制御部26へ
送られる。 【００１３】反転制御部25は、ＲＯＭ23から読出されて
きた１組のレベル値データをストアし、ストアしたｔｄ
時間毎のレベル値をキャリアクロックＣＫの２倍の速度
（図では「２ＣＫ」と示す）で交互に反転して合成回路
27に出力する。 【００１４】反転制御部26も反転制御部25と同様に、Ｒ
ＯＭ24から読出されてきた１組のレベル値データをスト
アし、ストアしたｔｄ時間毎のレベル値をキャリアクロ
ックＣＫの２倍の速度で交互に反転して合成回路27に出
力する。 【００１５】合成回路27は、反転制御部25及び反転制御
部26の出力をキャリアクロックＣＫの４倍の速度（図で
は「４ＣＫ」と示す）で交互に選択して両出力を時間的
に合成するスイッチング回路で構成されるもので、時間
的に合成された連続したレベル値データはＤ／Ａ変換器
28にてアナログ化し、変調信号として出力する。次に上
記実施例の動作について上述した如くキャリアの１周期
がシンボル長の半分であるとして図２により説明する。 【００１６】図２（ａ），（ｂ）に示す波形がそれぞれ
Ｉ相、Ｑ相に対応する帯域制限されたベースバンド信号
であり、このベースバンド信号をサンプリング周期ｔｄ
でサンプリングした図２（ｃ），（ｄ）に示す各パルス
信号の高さが図２（ａ），（ｂ）のベースバンド信号の
ｔｄ時間毎のレベル値を表わしているものとすると、Ｒ
ＯＭ23，24に記憶されているＩ相、Ｑ相のベースバンド
信号の１シンボル長毎のレベル値データは、それぞれ図
２（ｃ），（ｄ）において１シンボル長毎に区切られて
いる区間内の４つのパルスで表わされる４つのレベル値
データを１組とするものである。 【００１７】しかして、送信データの新たな１ビットが
シフトレジスタ21，22に入力される変調位相毎に、シフ
トレジスタ21，22に保持されている送信データによって
ＲＯＭ23，24から図２（ｃ），（ｄ）に示すようなベー
スバンド信号のレベル値データが１シンボル長内の４つ
のレベル値データを１組として組毎に一括して選択読出
しされ、反転制御部25，26へ送出される。 【００１８】反転制御部25，26では、それぞれＲＯＭ2
3，24から入力されたレベル値データをその組毎に図２
（ｅ），（ｆ）に示すようにクロック「２ＣＫ」により
キャリア周波数の２倍の速度で交互に反転処理し、合成
回路27へ出力する。 【００１９】合成回路27では、クロック「４ＣＫ」によ
りキャリア周波数の４倍の速度で反転制御部25，26から
の出力を交互に選択し、両出力を時間的に合成するもの
で、上記図２（ｅ），（ｆ）の反転制御部25，26の出力
はそのハッチング部の期間で選択されたことになり、図
２（ｇ）に示すその合成信号がＤ／Ａ変換器28でアナロ
グ化され、ＱＰＳＫ変調波として出力されるものであ
る。 【００２０】なお、上記実施例ではＲＯＭ23，24にベー
スバンド信号のｔｄ時間毎のレベル値データを記憶さ
せ、反転制御部25，26による後処理でレベル値データの
交互反転を行なうようにしたが、予めＲＯＭ23，24に交
互反転処理を施したレベル値データを記憶させておく構
成としてもよい。この場合、反転制御部25，26はＲＯＭ
23，24からの１組のレベル値データを一旦記憶し、該１
組のレベルデータをキャリア周波数の２倍の速度でｔｄ
時間毎に出力するバッファレジスタに置換することとな
る。 【００２１】また、上記ＲＯＭ23，24が１つのレベル値
データをキャリア周波数の４倍の速度でｔｄ／２時間毎
に並列読出しできる場合には、反転制御部25，26や上記
バッファレジスタが不要となることは言うまでもない。
さらに、本発明は例示したＱＰＳＫ変調に限らず、π／
４シフトＱＰＳＫ変調、８相のＰＳＫ変調など、他の位
相変調方式にも適用できるものである。 【００２２】例えば、π／４シフトＱＰＳＫ変調の場合
は、１シンボル毎にキャリア位相がπ／４ずつ回転する
ので、図３（ａ），（ｂ）に示すような反転処理された
０−π相とπ／２−３π／２相のキャリアの組、及びπ
／４−５π／４相と３π／４−７π／４相のキャリアの
組の波形データが合成回路27により図３（ｃ）に示すよ
うな信号に合成されるように、図３（ａ），（ｂ）に示
すような反転処理された波形データ（反転制御部をバッ
ファレジスタに置換している場合）あるいは反転処理し
ていない波形データを２つに分けてＲＯＭ23，24に記憶
し、両グループの波形データをキャリア周波数の８倍の
速度で交互に選択して時間的に合成することにより、図
３（ｃ）に示すようなπ／４シフトＱＰＳＫ信号を生成
することができる。 【００２３】また、１シンボルが３ビットのデータで構
成される８相ＰＳＫ変調の場合には、シフトレジスタ、
ＲＯＭ、反転制御部の組を３組設けて、これらの組の出
力を合成回路で時間的に合成する構成にすることもでき
るが、３ビットのデータで構成される１シンボル値をデ
ータ処理により２系統の送信データに再編することによ
り、図１に示した回路で変調波を生成することができ
る。 【００２４】 【発明の効果】以上に述べた如く本発明によれば、出力
すべき変調波のベースバンド波形データを予め２つのＲ
ＯＭに分割して記憶させるとともに、この２つのＲＯＭ
に１対１に対応し、対応するＲＯＭから出力された帯域
制限信号データをキャリアクロックの２倍の速度で交互
に反転して出力する２つの反転制御手段と、この２つの
反転制御手段から出力された帯域制限信号データをキャ
リアクロックの４倍の速度で交互に選択して両出力を時
間的に合成する合成手段と、この合成手段で合成された
帯域制限信号データをＤ／Ａ変換して変調信号を作成す
るＤ／Ａ変換手段とを設け、変調位相毎に送信データに
応じて前記２つのＲＯＭから読出される２つの波形デー
タを時間的に合成してからＤ／Ａ変換し、前記送信デー
タに対応する変調波を生成するようにしたので、出力す
べき変調波の波形データをすべて１つのＲＯＭに記憶さ
せるのではなく、２つのＲＯＭに分割して記憶させた変
調波の波形データを組合わせて波形データを生成するた
めに、相対的にＲＯＭに必要とされる記憶容量を小さく
抑えることができ、波形パターンを記憶させるメモリの
記憶容量をより少ないものとすることが可能なデジタル
直接位相変調回路を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る回路構成を示すブロッ
ク図。 【図２】図１の動作を説明するタイミングチャート。 【図３】本発明の他の位相変調方式による適用例を示す
図。 【図４】従来のデジタル直接位相変調回路の基本構成を
示すブロック図。 【符号の説明】 11，21，22…シフトレジスタ、12，23，24…ＲＯＭ、1
3，28…Ｄ／Ａ変換器、25，26…反転制御部、27…合成
回路。
ク図。 【図２】図１の動作を説明するタイミングチャート。 【図３】本発明の他の位相変調方式による適用例を示す
図。 【図４】従来のデジタル直接位相変調回路の基本構成を
示すブロック図。 【符号の説明】 11，21，22…シフトレジスタ、12，23，24…ＲＯＭ、1
3，28…Ｄ／Ａ変換器、25，26…反転制御部、27…合成
回路。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−39755（ＪＰ，Ａ)
特開 平２−290354（ＪＰ，Ａ)
特開 平３−179954（ＪＰ，Ａ)
特開 平４−238439（ＪＰ，Ａ)
特開 平４−252634（ＪＰ，Ａ)
特開 平４−255140（ＪＰ，Ａ)
特開 平４−318729（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/00
G11B 5/00
H03B 28/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 ２系統の送信データをそれぞれ記憶する
２つのレジスタと、 前記２つのレジスタに１対１に対応し、対応する系統の
送信データに対応するすべての波形パターンの帯域制限
信号を記憶し、対応する前記レジスタに記憶された送信
データに基づいて帯域制限信号を選択出力する２つのＲ
ＯＭと、 前記２つのＲＯＭに１対１に対応し、対応する前記ＲＯ
Ｍから出力された帯域制限信号データをキャリアクロッ
クの２倍の速度で交互に反転して出力する２つの反転制
御手段と、 前記２つの反転制御手段から出力された帯域制限信号デ
ータをキャリアクロックの４倍の速度で交互に選択して
両出力を時間的に合成する合成手段と、 この合成手段で合成された帯域制限信号データをＤ／Ａ
変換して変調信号を作成するＤ／Ａ変換手段とを具備し
たことを特徴とするデジタル直接位相変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04359692A JP3419473B2 (ja) | 1992-02-28 | 1992-02-28 | デジタル直接位相変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04359692A JP3419473B2 (ja) | 1992-02-28 | 1992-02-28 | デジタル直接位相変調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244207A JPH05244207A (ja) | 1993-09-21 |
| JP3419473B2 true JP3419473B2 (ja) | 2003-06-23 |
Family
ID=12668190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04359692A Expired - Fee Related JP3419473B2 (ja) | 1992-02-28 | 1992-02-28 | デジタル直接位相変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419473B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193605A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 多値変調回路 |
| KR100446746B1 (ko) * | 2002-04-04 | 2004-09-01 | 엘지전자 주식회사 | 디지털 위상신호변조기 |
-
1992
- 1992-02-28 JP JP04359692A patent/JP3419473B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05244207A (ja) | 1993-09-21 |
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