JP3394786B2 - 変調信号生成方法及び回路 - Google Patents
変調信号生成方法及び回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル自動車電話
システム等の送信側変調器に用いられる変調信号生成方
法及び回路に関するものである。
システム等の送信側変調器に用いられる変調信号生成方
法及び回路に関するものである。
【０００２】
【従来の技術】次世代自動車電話システムとして時分割
多元接続（ＴＤＭＡ：Ｔime Ｄivision Ｍultiple Ａcc
ess)方式のディジタル自動車電話システムの実用化が進
められている。このディジタル自動車電話システムの変
調方式には、周波数利用効率の向上を図った線形変調方
式が検討され、変復調器の構成が簡単で、帯域外減衰特
性が良好なナイキスト２乗余弦特性をもつ４相位相変調
（ＱＰＳＫ：Ｑuadrature Ｐhase Ｓhift Ｋeying)方
式が有効である。なかでも搬送波の位相の遷移軌跡が原
点を通過しないため包絡線の変動が比較的小さく電力増
幅器の非線形性の影響を受けにくいπ／４シフトＱＰＳ
Ｋ変調器が実用化されつつある。図４（Ａ）はπ／４シ
フトＱＰＳＫ変調波の位相ダイヤグラムであり、（Ｂ）
はアイパターンを示す説明図である。同図（Ａ）におい
て、Ｉ軸におけるシンボル点の位置に着目すると、ａ，
−ａ，ｂ，−ｂの４通りの振幅があり得る。また、Ｑ軸
におけるシンボル点の位置に着目すると、Ｉ軸の場合と
同様に、ａ，−ａ，ｂ，−ｂの４通りの振幅があり得
る。同図（Ｂ）は上記４通りの振幅ａ，−ａ，ｂ，−ｂ
をそれぞれピーク値とするインパルスレスポンスの重ね
合わせを時間的につなげたものであり、０レベル交差点
となるアイ開口点間が１シンボルとなる。
多元接続（ＴＤＭＡ：Ｔime Ｄivision Ｍultiple Ａcc
ess)方式のディジタル自動車電話システムの実用化が進
められている。このディジタル自動車電話システムの変
調方式には、周波数利用効率の向上を図った線形変調方
式が検討され、変復調器の構成が簡単で、帯域外減衰特
性が良好なナイキスト２乗余弦特性をもつ４相位相変調
（ＱＰＳＫ：Ｑuadrature Ｐhase Ｓhift Ｋeying)方
式が有効である。なかでも搬送波の位相の遷移軌跡が原
点を通過しないため包絡線の変動が比較的小さく電力増
幅器の非線形性の影響を受けにくいπ／４シフトＱＰＳ
Ｋ変調器が実用化されつつある。図４（Ａ）はπ／４シ
フトＱＰＳＫ変調波の位相ダイヤグラムであり、（Ｂ）
はアイパターンを示す説明図である。同図（Ａ）におい
て、Ｉ軸におけるシンボル点の位置に着目すると、ａ，
−ａ，ｂ，−ｂの４通りの振幅があり得る。また、Ｑ軸
におけるシンボル点の位置に着目すると、Ｉ軸の場合と
同様に、ａ，−ａ，ｂ，−ｂの４通りの振幅があり得
る。同図（Ｂ）は上記４通りの振幅ａ，−ａ，ｂ，−ｂ
をそれぞれピーク値とするインパルスレスポンスの重ね
合わせを時間的につなげたものであり、０レベル交差点
となるアイ開口点間が１シンボルとなる。
【０００３】図５はπ／４シフトＱＰＳＫ変調波の波形
生成の原理の説明図であり、同図（Ａ）は極性が正のａ
またはｂをピーク値とするインパルスレスポンスの波形
であり、打ち切り長を６シンボルとした場合を示す。各
シンボル当り８サンプルとする。同図（Ｂ）はこのよう
なインパルスレスポンスを係数とする波形生成回路に入
力ディジタル信号として“１０１１０１”をＡ〜Ｆの６
段シフトレジスタに入力したときの出力応答波形の意味
あいを示す波形図であり、同図（Ｃ）は波形生成回路の
要部を示すブロック図である。この波形生成用ＲＯＭに
は、予め全ての入力パターン（打ち切り長が６シンボル
の場合は２6 ×オーバーサンプル数（８サンプル）通
り）に対する出力応答波形が計算機によって計算されて
記憶されており、入力ディジタル信号をアドレスとして
応答する記憶内容が出力応答波形として読み出される。
生成の原理の説明図であり、同図（Ａ）は極性が正のａ
またはｂをピーク値とするインパルスレスポンスの波形
であり、打ち切り長を６シンボルとした場合を示す。各
シンボル当り８サンプルとする。同図（Ｂ）はこのよう
なインパルスレスポンスを係数とする波形生成回路に入
力ディジタル信号として“１０１１０１”をＡ〜Ｆの６
段シフトレジスタに入力したときの出力応答波形の意味
あいを示す波形図であり、同図（Ｃ）は波形生成回路の
要部を示すブロック図である。この波形生成用ＲＯＭに
は、予め全ての入力パターン（打ち切り長が６シンボル
の場合は２6 ×オーバーサンプル数（８サンプル）通
り）に対する出力応答波形が計算機によって計算されて
記憶されており、入力ディジタル信号をアドレスとして
応答する記憶内容が出力応答波形として読み出される。
【０００４】図６は、従来の変調器のブロック図であ
り、π／４シフトＱＰＳＫ変調波の変調波形生成回路６
３の詳細を示している。入力データは符号化回路６１で
符号化された後、シンボルマッピング回路６２によって
Ｉ相及びＱ相のそれぞれeven（偶数）成分（偶シンボ
ル）とodd （奇数）成分（奇シンボル）の４値レベル系
列ディジタルデータＩe ，Ｉo ，Ｑe ，Ｑo に変換さ
れ、シフトレジスタＳＲ1 ，ＳＲ2 ，ＳＲ3 ，ＳＲ4 に
入力される。各シフトレジスタＳＲ1 ，ＳＲ2 ，Ｓ
Ｒ3 ，ＳＲ4 から出力されるインパルスレスポンス毎の
直／並列変換データをアドレスとして、波形生成用ＲＯ
Ｍ1 〜ＲＯＭ4 から対応する出力応答波形が読み出され
る。図７は図６の部分動作を説明するタイムチャートで
あり、ＲＯＭ1 〜ＲＯＭ4の出力内容とラッチＬ1 〜Ｌ
6 の動作を説明するものである。ＲＯＭ1 〜ＲＯＭ4 か
らの出力はこれらのラッチＬ1 〜Ｌ6 によってＩe ，Ｑ
e 及びＩo ，Ｑo 信号となりそれぞれディジタル−アナ
ログ変換器Ｄ／Ａ1 ６４，Ｄ／Ａ2 ６５で変換され低域
フィルタＦ６６，６７を通って直交変調器６８に入力さ
れ直交変調されてπ／４シフトＱＰＳＫ変調波が出力さ
れる。
り、π／４シフトＱＰＳＫ変調波の変調波形生成回路６
３の詳細を示している。入力データは符号化回路６１で
符号化された後、シンボルマッピング回路６２によって
Ｉ相及びＱ相のそれぞれeven（偶数）成分（偶シンボ
ル）とodd （奇数）成分（奇シンボル）の４値レベル系
列ディジタルデータＩe ，Ｉo ，Ｑe ，Ｑo に変換さ
れ、シフトレジスタＳＲ1 ，ＳＲ2 ，ＳＲ3 ，ＳＲ4 に
入力される。各シフトレジスタＳＲ1 ，ＳＲ2 ，Ｓ
Ｒ3 ，ＳＲ4 から出力されるインパルスレスポンス毎の
直／並列変換データをアドレスとして、波形生成用ＲＯ
Ｍ1 〜ＲＯＭ4 から対応する出力応答波形が読み出され
る。図７は図６の部分動作を説明するタイムチャートで
あり、ＲＯＭ1 〜ＲＯＭ4の出力内容とラッチＬ1 〜Ｌ
6 の動作を説明するものである。ＲＯＭ1 〜ＲＯＭ4 か
らの出力はこれらのラッチＬ1 〜Ｌ6 によってＩe ，Ｑ
e 及びＩo ，Ｑo 信号となりそれぞれディジタル−アナ
ログ変換器Ｄ／Ａ1 ６４，Ｄ／Ａ2 ６５で変換され低域
フィルタＦ６６，６７を通って直交変調器６８に入力さ
れ直交変調されてπ／４シフトＱＰＳＫ変調波が出力さ
れる。
【０００５】図８は従来の変調器の他の例を示すブロッ
ク図であり、図６の波形生成回路６３の波形生成用の４
つのＲＯＭ1 〜ＲＯＭ4 を１つのＲＯＭ７１で共用し記
憶内容を直列に読み出し、図９に示すタイムチャートの
ようにＤフリップフロップＤＦＦ1 ，ＤＦＦ2 ，ＤＦＦ
3 によってそれぞれＤ／Ａ変換器６４，６５にＩe ，Ｑ
e およびＩo ，Ｑo を入力するようにした構成である。
ク図であり、図６の波形生成回路６３の波形生成用の４
つのＲＯＭ1 〜ＲＯＭ4 を１つのＲＯＭ７１で共用し記
憶内容を直列に読み出し、図９に示すタイムチャートの
ようにＤフリップフロップＤＦＦ1 ，ＤＦＦ2 ，ＤＦＦ
3 によってそれぞれＤ／Ａ変換器６４，６５にＩe ，Ｑ
e およびＩo ，Ｑo を入力するようにした構成である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の波形生成回路において、図６のように４つのＲＯＭ
（ＲＯＭ1 〜ＲＯＭ4 ）を用いた場合、例えば１シンボ
ルのオーバーサンプリングの数を８点とし、インパルス
レスポンスの打ち切り長を１０シンボルとすると、波形
生成用ＲＯＭ１個につき、 入力ディジタル信号のパターン（組み合わせ）数…２10
＝１０２４ １パターンにつき８倍オーバーサンプリング………２3
＝８ となり、２10×２3 ＝８Ｋワードの記憶容量が必要であ
り、Ｉ相の偶数成分Ｉe ，奇数成分Ｉo 用及びＱ相の偶
数成分Ｑe ，奇数成分Ｑo 用の４つのＲＯＭ1〜ＲＯＭ
4 の合計は３２Ｋワードとなる。ＲＯＭの価格は容量に
比例するので高価なＲＯＭが必要となり、コストダウン
の障害となっている。
来の波形生成回路において、図６のように４つのＲＯＭ
（ＲＯＭ1 〜ＲＯＭ4 ）を用いた場合、例えば１シンボ
ルのオーバーサンプリングの数を８点とし、インパルス
レスポンスの打ち切り長を１０シンボルとすると、波形
生成用ＲＯＭ１個につき、 入力ディジタル信号のパターン（組み合わせ）数…２10
＝１０２４ １パターンにつき８倍オーバーサンプリング………２3
＝８ となり、２10×２3 ＝８Ｋワードの記憶容量が必要であ
り、Ｉ相の偶数成分Ｉe ，奇数成分Ｉo 用及びＱ相の偶
数成分Ｑe ，奇数成分Ｑo 用の４つのＲＯＭ1〜ＲＯＭ
4 の合計は３２Ｋワードとなる。ＲＯＭの価格は容量に
比例するので高価なＲＯＭが必要となり、コストダウン
の障害となっている。
【０００７】そこで、図８のようにＲＯＭを１つにして
記憶内容を共用して時分割で読み出すようにした場合、
ＲＯＭ全体の容量を８Ｋワードに小さくすることはでき
るが、ＲＯＭデータの読み出しクロックの速度を４倍に
上げなければならない。そのため消費電力が増大すると
いう欠点がある。本発明の目的は、上記従来の欠点とな
るＲＯＭの記憶容量を低減し、回路のＬＳＩ化に適した
低価格で低消費電力のπ／４シフトＱＰＳＫ変調信号生
成方法及び回路を提供することにある。
記憶内容を共用して時分割で読み出すようにした場合、
ＲＯＭ全体の容量を８Ｋワードに小さくすることはでき
るが、ＲＯＭデータの読み出しクロックの速度を４倍に
上げなければならない。そのため消費電力が増大すると
いう欠点がある。本発明の目的は、上記従来の欠点とな
るＲＯＭの記憶容量を低減し、回路のＬＳＩ化に適した
低価格で低消費電力のπ／４シフトＱＰＳＫ変調信号生
成方法及び回路を提供することにある。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の変調信号生成方法は、デジタル変調信号を
生成するための変調信号生成方法であって、 前記変調信
号を生成するための所望のインパルスレスポンス情報を
記憶するＲＯＭを備え、 前記ディジタル変調信号を時分
割出力するために必要なインパルスレスポンス情報を前
記ＲＯＭの記憶情報から取り出し、該取り出したインパ
ルスレスポンス情報を加算して変調信号を生成すること
を特徴とする構成を有している。 また、本発明による変
調信号生成回路は、入力データを符号化した後シンボル
マッピング回路によって変換した互いに直交するＩ相お
よびＱ相のデータを用いてディジタル変調信号を生成す
るための変調信号生成回路であって、前記Ｉ相のデータ
を所定の数のシンボル区間に区切って直／並列変換する
Ｉ相用シフトレジスタと、前記Ｑ相のデータを前記所定
の数のシンボル区間に区切って直／並列変換するＱ相用
シフトレジスタと、前記変調信号を生成するための所望
のインパルスレスポンス情報を記憶するＲＯＭと、前記
Ｉ相用レジスタ及び前記Ｑ相用シフトレジスタの各出力
に対応する前記ＲＯＭに記憶されている前記レスポンス
情報を加算してＩ相，Ｑ相のディジタル変調信号を時分
割出力する加算回路と、該加算回路の出力をアナログ情
報に変換するＤ／Ａ変換器とを備えた構成をとることが
できる。 さらに、本発明による変調信号生成回路は、入
力データを符号化した後シンボルマッピング回路によっ
て変換した互いに直交するＩ相およびＱ相のデータを用
いてディジタル変調信号を生成するための変調信号生成
回路であって、 前記Ｉ相の偶シンボル，奇シンボルの２
値入力を所定の数のシンボル区間に区切って直／並列変
換するＩ相用シフトレジスタと、 前記Ｑ相の偶シンボ
ル，奇シンボルの２値入力を前記所定の数のシンボル区
間 に区切って直／並列変換するＱ相用シフトレジスタ
と、 前記変調信号を生成するための所望のインパルスレ
スポンス情報を記憶するＲＯＭと、 前記Ｉ相用およびＱ
相用シフトレジスタからそれぞれ並列出力される前記Ｉ
相およびＱ相の奇シンボルを交互に入力して前記インパ
ルスレスポンスのピーク値の極性が正のとき前記ＲＯＭ
からの出力をそのまま出力し、該ピーク値の極性が負の
とき前記ＲＯＭからの出力を極性反転して出力する極性
反転器と、 該極性反転器からの出力を所定のオン／オフ
制御信号によってオン／オフ出力するゲート回路と、 該
ゲート回路の出力をツリー状に構成された複数の加算器
により加算してＩ相，Ｑ相のディジタル変調波を時分割
出力する加算回路と、 該加算回路からの時分割出力を入
力してＩ相の偶シンボル，Ｑ相の偶シンボルの並列出力
とＩ相の奇シンボル，Ｑ相の奇シンボルの並列出力とを
交互に出力させるフリップフロップ回路と、 該フリップ
フロップ回路からの２出力をそれぞれアナログ変換して
前記直交変調器の入力変調信号とするＤ／Ａ変換器と を
備えた構成をとることができる。変調信号生成回路。
に、本発明の変調信号生成方法は、デジタル変調信号を
生成するための変調信号生成方法であって、 前記変調信
号を生成するための所望のインパルスレスポンス情報を
記憶するＲＯＭを備え、 前記ディジタル変調信号を時分
割出力するために必要なインパルスレスポンス情報を前
記ＲＯＭの記憶情報から取り出し、該取り出したインパ
ルスレスポンス情報を加算して変調信号を生成すること
を特徴とする構成を有している。 また、本発明による変
調信号生成回路は、入力データを符号化した後シンボル
マッピング回路によって変換した互いに直交するＩ相お
よびＱ相のデータを用いてディジタル変調信号を生成す
るための変調信号生成回路であって、前記Ｉ相のデータ
を所定の数のシンボル区間に区切って直／並列変換する
Ｉ相用シフトレジスタと、前記Ｑ相のデータを前記所定
の数のシンボル区間に区切って直／並列変換するＱ相用
シフトレジスタと、前記変調信号を生成するための所望
のインパルスレスポンス情報を記憶するＲＯＭと、前記
Ｉ相用レジスタ及び前記Ｑ相用シフトレジスタの各出力
に対応する前記ＲＯＭに記憶されている前記レスポンス
情報を加算してＩ相，Ｑ相のディジタル変調信号を時分
割出力する加算回路と、該加算回路の出力をアナログ情
報に変換するＤ／Ａ変換器とを備えた構成をとることが
できる。 さらに、本発明による変調信号生成回路は、入
力データを符号化した後シンボルマッピング回路によっ
て変換した互いに直交するＩ相およびＱ相のデータを用
いてディジタル変調信号を生成するための変調信号生成
回路であって、 前記Ｉ相の偶シンボル，奇シンボルの２
値入力を所定の数のシンボル区間に区切って直／並列変
換するＩ相用シフトレジスタと、 前記Ｑ相の偶シンボ
ル，奇シンボルの２値入力を前記所定の数のシンボル区
間 に区切って直／並列変換するＱ相用シフトレジスタ
と、 前記変調信号を生成するための所望のインパルスレ
スポンス情報を記憶するＲＯＭと、 前記Ｉ相用およびＱ
相用シフトレジスタからそれぞれ並列出力される前記Ｉ
相およびＱ相の奇シンボルを交互に入力して前記インパ
ルスレスポンスのピーク値の極性が正のとき前記ＲＯＭ
からの出力をそのまま出力し、該ピーク値の極性が負の
とき前記ＲＯＭからの出力を極性反転して出力する極性
反転器と、 該極性反転器からの出力を所定のオン／オフ
制御信号によってオン／オフ出力するゲート回路と、 該
ゲート回路の出力をツリー状に構成された複数の加算器
により加算してＩ相，Ｑ相のディジタル変調波を時分割
出力する加算回路と、 該加算回路からの時分割出力を入
力してＩ相の偶シンボル，Ｑ相の偶シンボルの並列出力
とＩ相の奇シンボル，Ｑ相の奇シンボルの並列出力とを
交互に出力させるフリップフロップ回路と、 該フリップ
フロップ回路からの２出力をそれぞれアナログ変換して
前記直交変調器の入力変調信号とするＤ／Ａ変換器と を
備えた構成をとることができる。変調信号生成回路。
【０００９】
【実施例】図１は本発明の実施例を示すブロック図であ
り、図２はその部分詳細図である。また、図３は本発明
の動作原理を示す説明図である。図において、１はＩ相
用シフトレジスタ、２はＱ相用シフトレジスタであり、
それぞれ偶シンボル，奇シンボルが図６のシンボルマッ
ピング回路６２から入力される。Ｉ相用シフトレジスタ
１，Ｑ相用シフトレジスタ２には、それぞれＤタイプフ
リップフロップが２つ実装されたフリップフロップが入
力信号のシンボルの数だけ設けられている。この実施例
では図３に示すようにインパルスレスポンスの打ち切り
長を１０シンボル（ｈ1 ，ｈ2 〜ｈ10）としてあるので
１０個のフリップフロップが設けられている。Ｉ相用シ
フトレジスタ１のフリップフロップのＯＥ（アウトイネ
ーブル）端子にはＩ相用イネーブル信号（ＩＥＮ）が与
えられ、Ｑ相用シフトレジスタ２のフリップフロップの
ＯＥ端子にはＩＥＮ信号を反転させたＱ相用イネーブル
信号（ＱＥＮ）が与えられ、２つのシフトレジスタの出
力が交互に出力される。
り、図２はその部分詳細図である。また、図３は本発明
の動作原理を示す説明図である。図において、１はＩ相
用シフトレジスタ、２はＱ相用シフトレジスタであり、
それぞれ偶シンボル，奇シンボルが図６のシンボルマッ
ピング回路６２から入力される。Ｉ相用シフトレジスタ
１，Ｑ相用シフトレジスタ２には、それぞれＤタイプフ
リップフロップが２つ実装されたフリップフロップが入
力信号のシンボルの数だけ設けられている。この実施例
では図３に示すようにインパルスレスポンスの打ち切り
長を１０シンボル（ｈ1 ，ｈ2 〜ｈ10）としてあるので
１０個のフリップフロップが設けられている。Ｉ相用シ
フトレジスタ１のフリップフロップのＯＥ（アウトイネ
ーブル）端子にはＩ相用イネーブル信号（ＩＥＮ）が与
えられ、Ｑ相用シフトレジスタ２のフリップフロップの
ＯＥ端子にはＩＥＮ信号を反転させたＱ相用イネーブル
信号（ＱＥＮ）が与えられ、２つのシフトレジスタの出
力が交互に出力される。
【００１０】３は波形生成用ＲＯＭであり、各シンボル
に１ずつ設けられＲＯＭ1 〜ＲＯＭ10の１０個のＲＯＭ
が設けられている。このＲＯＭ1 〜ＲＯＭ10には、図３
に示すインパルスレスポンステーブル（ピーク値をａ，
−ａ，ｂ，−ｂとする４種のインパルスレスポンス）３
０の各シンボル（ｈ1 〜ｈ10）値が予め記憶されてお
り、１シンボル当り８点のオーバーサンプリング点がク
ロックＣＬＫによってスキャン（走査）されて読み出さ
れる。即ち、この波形生成用のＲＯＭには、従来は計算
機で算出された出力応答波形が書き込まれていたが、本
発明ではインパルスレスポンスそのものが書き込まれて
いる。４は極性反転器であり、各ＲＯＭから読み出され
たＲＯＭ出力が、ピーク値が正極性のａ及びｂのインパ
ルスレスポンスのときはそのまま出力し、ピーク値が負
極性の−ａ及び−ｂのインパルスレスポンスのときは極
性を反転して出力する。これはピーク値−ａまはた−ｂ
のインパルスレスポンスはａまたはｂのときの極性を反
転したものと同等であるためであり、こうすることによ
って図３に示したインパルスレスポンステーブルの種類
は４種類から２種類となり、ＲＯＭ1 〜ＲＯＭ10の容量
を１／２に減らすことができる。以上の制御は外部から
の制御用ＣＬＫで動作させることができる。
に１ずつ設けられＲＯＭ1 〜ＲＯＭ10の１０個のＲＯＭ
が設けられている。このＲＯＭ1 〜ＲＯＭ10には、図３
に示すインパルスレスポンステーブル（ピーク値をａ，
−ａ，ｂ，−ｂとする４種のインパルスレスポンス）３
０の各シンボル（ｈ1 〜ｈ10）値が予め記憶されてお
り、１シンボル当り８点のオーバーサンプリング点がク
ロックＣＬＫによってスキャン（走査）されて読み出さ
れる。即ち、この波形生成用のＲＯＭには、従来は計算
機で算出された出力応答波形が書き込まれていたが、本
発明ではインパルスレスポンスそのものが書き込まれて
いる。４は極性反転器であり、各ＲＯＭから読み出され
たＲＯＭ出力が、ピーク値が正極性のａ及びｂのインパ
ルスレスポンスのときはそのまま出力し、ピーク値が負
極性の−ａ及び−ｂのインパルスレスポンスのときは極
性を反転して出力する。これはピーク値−ａまはた−ｂ
のインパルスレスポンスはａまたはｂのときの極性を反
転したものと同等であるためであり、こうすることによ
って図３に示したインパルスレスポンステーブルの種類
は４種類から２種類となり、ＲＯＭ1 〜ＲＯＭ10の容量
を１／２に減らすことができる。以上の制御は外部から
の制御用ＣＬＫで動作させることができる。
【００１１】各極性反転器４からの出力は、図２（Ａ）
に詳細を示すゲート回路５に入力され、アンド回路５１
の一方の入力に与えられる。もう一方の入力はＤタイプ
フリップフロップ５２のＯＮ−ＯＦＦ制御回路から与え
られて次の加算回路６に入力される。加算回路６は図２
（Ｂ）に示すように加算器ツリー構成をなしており、１
０個のアンド回路５１からの出力が４階層の加算器によ
って加算され図１のラッチ回路７に出力される。ラッチ
回路７で前記加算ツリーの処理遅延によるジッターがと
り除かれＩ相，Ｑ相の偶シンボル，奇シンボルが時分割
で出力される。
に詳細を示すゲート回路５に入力され、アンド回路５１
の一方の入力に与えられる。もう一方の入力はＤタイプ
フリップフロップ５２のＯＮ−ＯＦＦ制御回路から与え
られて次の加算回路６に入力される。加算回路６は図２
（Ｂ）に示すように加算器ツリー構成をなしており、１
０個のアンド回路５１からの出力が４階層の加算器によ
って加算され図１のラッチ回路７に出力される。ラッチ
回路７で前記加算ツリーの処理遅延によるジッターがと
り除かれＩ相，Ｑ相の偶シンボル，奇シンボルが時分割
で出力される。
【００１２】８はＤタイプフリップフロップであり、図
８のＤＦＦ1 〜ＤＦＦ3 と同様の構成によってラッチ回
路７からの時分割出力をＩe とＱe 及びＩo とＱo の順
次交互出力としてそれぞれＤ／Ａ変換器Ｄ／Ａ1 ，Ｄ／
Ａ2 に与える。以上のような構成により、波形生成用Ｒ
ＯＭの容量を計算すると、インパルスレスポンスのテー
ブルサイズは、（８ワード／シンボル）×（１０シンボ
ル長）×（２種）＝１６０ワードとなり、図６に示した
従来回路の３２Ｋワードに比べて約２００分の１にする
ことができる。しかも、そのための回路規模の増加は少
なく実用上問題にならない程度のレベルである。
８のＤＦＦ1 〜ＤＦＦ3 と同様の構成によってラッチ回
路７からの時分割出力をＩe とＱe 及びＩo とＱo の順
次交互出力としてそれぞれＤ／Ａ変換器Ｄ／Ａ1 ，Ｄ／
Ａ2 に与える。以上のような構成により、波形生成用Ｒ
ＯＭの容量を計算すると、インパルスレスポンスのテー
ブルサイズは、（８ワード／シンボル）×（１０シンボ
ル長）×（２種）＝１６０ワードとなり、図６に示した
従来回路の３２Ｋワードに比べて約２００分の１にする
ことができる。しかも、そのための回路規模の増加は少
なく実用上問題にならない程度のレベルである。
【００１３】
【発明の効果】以上詳細に説明したように、本発明を実
施することにより、ＲＯＭの記憶容量を大幅に低減する
ことができ、それに伴う回路規模の増大も僅かにするこ
とができるため、低コスト化，低消費電力化に寄与し、
回路のＬＳＩ化も容易に実現できるという実用上極めて
大きい効果がある。
施することにより、ＲＯＭの記憶容量を大幅に低減する
ことができ、それに伴う回路規模の増大も僅かにするこ
とができるため、低コスト化，低消費電力化に寄与し、
回路のＬＳＩ化も容易に実現できるという実用上極めて
大きい効果がある。
【図１】本発明の実施例を示すブロック図である。
【図２】図１の一部詳細図である。
【図３】本発明の動作原理の説明図である。
【図４】π／４シフトＱＰＳＫ変調波の説明図である。
【図５】変調信号生成の原理説明図である。
【図６】従来の変調器回路例図である。
【図７】図６のタイムチャート図である。
【図８】従来の他の回路例図である。
【図９】図８のタイムチャート図である。
１ Ｉ相用シフトレジスタ
２ Ｑ相用シフトレジスタ
３ 波形生成用ＲＯＭ
４ 極性反転器
５ ゲート回路
６ 加算回路
７ ラッチ回路
８ Ｄタイプフリップフロップ
３０ インパルスレスポンステーブル
３１ ダイビットシフトレジスタ
３２ 切替器
３３ 加算器
５１ アンド回路
５２ ＯＮ−ＯＦＦ制御回路
６１ 符号化回路
６２ シンボルマッピング回路
６３ 波形生成回路
６４，６５ Ｄ／Ａ変換器
６６，６７ フィルタ
６８ 直交変調器
７０ 波形生成回路
７１ ＲＯＭ
７２，７３，７４ Ｄタイプフリップフロップ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−179954（ＪＰ，Ａ)
特開 平４−168840（ＪＰ，Ａ)
特開 平４−318729（ＪＰ，Ａ)
特開 平５−199269（ＪＰ，Ａ)
特開 平５−244207（ＪＰ，Ａ)
特開 平５−276203（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/00
Claims (3)
- 【請求項１】 デジタル変調信号を生成するための変調
信号生成方法であって、 前記変調信号を生成するための所望のインパルスレスポ
ンス情報を記憶するＲＯＭを備え、 前記ディジタル変調信号を時分割出力するために必要な
インパルスレスポンス情報を前記ＲＯＭの記憶情報から
取り出し、当該取り出したインパルスレスポンス情報を
加算して変調信号を生成することを特徴とする変調信号
生成方法。 - 【請求項２】 入力データを符号化した後シンボルマッ
ピング回路によって変換した互いに直交するＩ相および
Ｑ相のデータを用いてディジタル変調信号を生成するた
めの変調信号生成回路であって、 前記Ｉ相のデータを所定の数のシンボル区間に区切って
直／並列変換するＩ相用シフトレジスタと、 前記Ｑ相のデータを前記所定の数のシンボル区間に区切
って直／並列変換するＱ相用シフトレジスタと、前記変調信号を生成するための所望のインパルスレスポ
ンス情報を記憶 するＲＯＭと、 前記Ｉ相用レジスタ及び前記Ｑ相用シフトレジスタの出
力に対応する前記ＲＯＭに記憶されている前記レスポン
ス情報を加算してＩ相，Ｑ相のディジタル変調信号を時
分割出力する加算回路と、 該加算回路の出力をアナログ情報に変換するＤ／Ａ変換
器とを備えた変調信号生成回路。 - 【請求項３】 入力データを符号化した後シンボルマッ
ピング回路によって変換した互いに直交するＩ相および
Ｑ相のデータを用いてディジタル変調信号を生成するた
めの変調信号生成回路であって、 前記Ｉ相の偶シンボル，奇シンボルの２値入力を所定の
数のシンボル区間に区切って直／並列変換するＩ相用シ
フトレジスタと、 前記Ｑ相の偶シンボル，奇シンボルの２値入力を前記所
定の数のシンボル区間に区切って直／並列変換するＱ相
用シフトレジスタと、 前記変調信号を生成するための所望のインパルスレスポ
ンス情報を記憶するＲＯＭと、 前記Ｉ相用およびＱ相用シフトレジスタからそれぞれ並
列出力される前記Ｉ相およびＱ相の奇シンボルを交互に
入力して前記インパルスレスポンスのピーク値の極性が
正のとき前記ＲＯＭからの出力をそのまま出力し、該ピ
ーク値の極性が負のとき前記ＲＯＭからの出力を極性反
転して出力する極性反転器と、 該極性反転器からの出力を所定のオン／オフ制御信号に
よってオン／オフ出力するゲート回路と、 該ゲート回路の出力をツリー状に構成された複数の加算
器により加算してＩ相，Ｑ相のディジタル変調波を時分
割出力する加算回路と、 該加算回路からの時分割出力を入力してＩ相の偶シンボ
ル，Ｑ相の偶シンボルの並列出力とＩ相の奇シンボル，
Ｑ相の奇シンボルの並列出力とを交互に出力させるフリ
ップフロップ回路と、 該フリップフロップ回路からの２出力をそれぞれアナロ
グ変換して前記直交変調器の入力変調信号とするＤ／Ａ
変換器と を備えた変調信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13436592A JP3394786B2 (ja) | 1992-04-28 | 1992-04-28 | 変調信号生成方法及び回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13436592A JP3394786B2 (ja) | 1992-04-28 | 1992-04-28 | 変調信号生成方法及び回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05308386A JPH05308386A (ja) | 1993-11-19 |
| JP3394786B2 true JP3394786B2 (ja) | 2003-04-07 |
Family
ID=15126674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13436592A Expired - Fee Related JP3394786B2 (ja) | 1992-04-28 | 1992-04-28 | 変調信号生成方法及び回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394786B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2967710B2 (ja) * | 1995-09-29 | 1999-10-25 | 日本電気株式会社 | デジタル変調器 |
-
1992
- 1992-04-28 JP JP13436592A patent/JP3394786B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05308386A (ja) | 1993-11-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |