JPH04502540A - 非整数ビット間隔に対処するデジタルｇｍｓｋ変調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 非整数ビット間隔に対処するデジタルＧＭＳＫ変調器発明の分野 本発明は、一般に、高周波（ＲＦ）回路に関し、さらに詳しくは、ＲＦ変調回路 に関する。

背景技術 ＧＭＳ　Ｋ　（Ｇａｕｓｓｉ＠ｎ　Ｍｉｎｉｍｕｍ　５ｈｉｆｔ　Ｋｅｙｉｎｇ ）変ｍ＆よ、ＲＯＭルックアップ・テーブルまたはランダム・ロジックとＲＯＭ ルックアップ・テーブルとの組み合わせを用い、デジタルＦ　Ｉ　Ｒ（Ｆｉｎｉ ｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅ５ｐｏｎｓｅ）手法を利用して、デジタル方式で行 なうことができる。これは、ＦＩＲフィルタ機能に対処するためデータで２つの ＲＯＭをプログラムする、すなわち、一方のＲＯＭをベースバンドＧＭＳＫ信号 のＩチャンネル成分を生成するようにプログラムし、もう一方のＲＯＭをＱチャ ンネル成分を生成するようにプログラムすることにより、一般にＲＦシステムに おいて実現できる。第１図は、この既知の手法を示している。

この変調方法に関する詳細については、　Ｓ、　５ｕｚｕｋｉ、ｅｔ。

ａｌ、　”Ｓｉｎｇｌｅ−Ｃｈｉｐ　ＢＩＬｓｅｂＩＩｎｄ　Ｗａｖｅｆｏｒｍ 　ＧｅｎｅｒａｔｏｒＣＭＯＳ−ＬＳＩ　ｆｏｒ　Ｑｕａｄｒａｔｕｒｅ−Ｔｙ ｐｅ　ＧＭＳＫＭｏｄｕｌａｃｏｒ”、　Ｅｌｅｃｔｒｏｎｉｃ　Ｌｅｔｔｅｒ ｓ、　１１０ｃｔｏｂｅｒ　１９８４゜Ｖｏｌ、　２０．　Ｎｏ、　２１．　ｐ ｐ、　１１７５−８７６が参考となる。これには本明細書の第１図に示されてい るものを代表する図が開示されている。ＦＳＸに関する別の背景情報、例えば１ Ｍ５ＫまたはＧＭＳＫ変ｍ／変調／復調ては、米国特許１ｉｆ４゜６０６．０５ １号−Ｃｒａｂｔｒｅｅ　：第４．４１４，６７５号−Ｃｏｍｒｏｅ：および第 ４．５８１．７４９号−Ｃａｒｎｅｙ　ｅｔａ！、（以上はすべてモトローラ社 に譲渡されている）を参照することによって得ることができる。さらに、Ｍ、Ｓ ｉｍｏｎおよびＣ，Ｗａｎｇ共著、　”Ｂｉｔ　５ｙｎｃｈｒｏｎｉｚａｔｉｏ ｎ　ｏｆＤｉｆｆｅｒｅｎｔｉｉｌｌｙ　Ｄｅｔｅｃｔｅｄ　ＭＳＫ　ａｎｄ　 ＧＭＳＫ、”　ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａＩ　Ｃｏｎｆｅｒｅｎｃｅ　 ｏｎ　Ｃｏｍｒｎｕｎｉｃｍｔｊｏｎｓ。

Ｊｕｎｅ　１９８５．　ｐｐ、　５８３−５９０　：ならびにに、　Ｍｕｒ６ｔ ＠およびに、　Ｈｉｒａｄｅ共著、”ＧＭＳＫ　Ｍｏｄｕｌａｔｉｏｎ　ｆｏｒ 　ＤｉｇｉｔｓｈｌＭｏｂｉｌｅ　Ｒａｄｉｏ　Ｔｅ１ｅｐｈｏｎｙ”　ＩＥＥ Ｅ　ＴｒｓｎｓａｃｔｉｏｎＳｏｎＣｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｖｏｌ、　 Ｃ０Ｍ−２９，Ｎｏ、　７．Ｊｕｌｙ。

１９８＋、ｐｐ。＋０４４−１０５０も参考になる。ＲＯＭを利用するデジタル 位相変調方式については、Ｊｏｈｎ　Ｂ、　Ａｎｄｅｒｓｏｎ。

Ｔｏｒ　Ａｕ１ｌｎおよびＣａｒｌ−Ｅｒｉｋ　Ｓｕｎｄｂｅｒｇ共著の°’Ｄ ｉｇｉｔａｌＰｈａｓｅ　Ｍｏｄｕｌａｔｉｏｎ、”Ｐｌｅｎｕｍ　Ｐｒｅｓｓ 、　Ｎｅｗ　Ｙｏｒｋ。

ＮＹ、１９８６．　ｐｐ、　２１１−２３５が参考になる。

このような方式は、１ビツト間隔で規則的に計時されるデータの場合には良好に 働＜、シかし、データを１ビツト以上の間隔（例えば、１．２５ビツト）で計時 しなければならないことがある。これは１例えば、非整数個のビットが入る時間 スロットを有するＴＤＭＡ　（時分割多元接続：ｔｉｍｅ　ｄｉｖｉｓｉｏｎ　 ｍｕｌｔｉｐｌｅ　ａｃｃｅｓｓ）方式の場合に発生する。

論理的には、データ・レートがこのような不規則な間隔で低下されるので、この ような条件により、送信周波数スペクトラムにチャンネル干渉（ｓｐｌａｔｔｅ ｒ）が生じることはない。

しかし１分数ビット間隔により、ＲＯＭルックアップ・テーブル出力に位相断絶 が生じる。このため、第１図の方法を用いる既知の方式は、このような条件を満 たすためには利用できない。

発明の目的 従って、本発明の目的は、上記の欠点を克服するデジタル変調方法を提供するこ とである。

本発明のより具体的な目的は、非整数ビット間隔に対処できるデジタルＧＭＳＫ またはいかなるデジタル周波数変調を行なうデジタル変調方法を提供することで ある。

まず、本発明について、好的な実施例の点から簡単に説明する０本来、変調回路 は、システム・クロックに実質的に同期された変調システムにおいて用いられる 。このシステムは、１つ以上のＲＯＭを有し、各ＲＯＭは、整数ビット入力デー タ列およびクロック信号に基づき、代表的なデジタル波形を生成するルックアッ プ・テーブルとして前もってプログラムされている。各デジタル波形は、アナロ グ信号に変換され、その後ＲＦ変調される。各ＲＯＭは、クロック信号によって 制御される補間カウンタと、クロック信号に相当するレートで入力データを受け 取るデータ・シフト・レジスタと、入力データ受は取り、クロック信号に対して データ信号の位相を指定する象限レジスタとによってアドレス指定される。さら に、非整数ビット間隔の存在を示す信号が与えられる。この信号に応答して、ル ックアップ・テーブル出力において位相が断絶するのを防ぐため、ＲＯＭアドレ ス指定が更新される。これにより、非整数ビット間隔導入に基づく被変調キャリ ア信号の位相を維持する方法が達成される。

図面の簡単な説明 第１図は、従来技術で既知の変調装置のブロック図である。

第２図は、本発明による変調装置のブロック図である。

付＃ｊ［Ａは、第２図のＲＯＭ２１０，２１２の内容を生成するのに役立つＣｇ Ｗプログラムである。

付録Ｂは、第２図の象限レジスタ２３０の動作を示す状態図である。

付Ｂｃは、第２図の１／４ビツト・レジスタ２４０の動作を示す状態図である。

好的な実施例の詳細な説明 本明細書で開示する装置は、ＲＦセルラ無線電話通信システムにおけるＧＭＳＫ 信号方式に関する。さらに詳しくは、本発明は、デジタル的に生成されたＧＭＳ Ｋ信号方式においてＲ適に利用でき、これによりデータを、不規則な非整数間隔 、例えば１／４ビツト間隔で信号プロトコールに計時することができるようにな る。

第２図は１本発明を実施する装置の概略ブロック図である。

第２図の装置は、第１図の既知の装置と類似しているが、上記のように不規則な 非整数間隔で信号プロトコールに対応できるという改良が行なわれている。第１ 図および第２図の装置に共通なのは、従来の２０４８バイトＲＯＭｌｌ０／１１ ２および８１９２パイとＲＯＭ２１０／２１２゜デジタル／アナログ（Ｄ／Ａ） 変換器１１４／１１６，２１４／２１６（例えば、ＴＷＡ社製ＴＤＣ１０１６な ど）。

再生フィルタ１１８／１２０，２１８／２２０　（従来のＢｅ！ｓｅｌローパス ・フィルタが好ましい）、補間カウンタ１２４．２２４　（従来のＮ分周リップ ル・カウンタなと）。

パラレル・データ出力を有するＭビット・シフト・レジスタ１３０．２３０　（ 従来の２ビツト・アップ／ダウン・カウンタなど）である、第２図の装置におい て独自な点は、１／４ビツト・レジスタ２４０．関連１／４ビツト・インジケー タ２４２およびデータ２４３．象限レジスタ出力２４４ならびにＲＯＭアドレス 出力２４６である。

２ビツト・アップ／ダウン・カウンタを用いて１／４ビツト・レジスタ２４０を 構成するのが好ましい。

Ｉｉ２図の装置の動作について、説明の便宜を図るため、従来のカウンタおよび シフト・レジスタを参照し、ブロック図で説明する。この説明のつぎに、さらに 詳しく説明するため、゛象限レジスタ２３０およびｌ／４ビツト・レジスタ２４ ０の状態動作について説明する。

■チャンネルおよびＱチャンネルＲＯＭ２１０．２１２は。

付ｉｉＡとして添付されているＣ言語プログラムを用いて前もってデータがプロ グラムされる。このプログラムにより４つの機能を果たすため、ＲＯＭにデータ が組み込まれる：すなわち、（１）デジタルＦＩＲ（有限インパルス応答）フィ ルタ機能、（２）積分処理機能、（３ン入カデータの■チャンネルおよびＱチャ ンネル成分を正弦および余弦処理するための位相相関機能および（４）ＮＲＺ（ ｎｏｎｒｅｔｕｒｎ−ｔｏ−ｚｅｒｏ）をインパルスに変換する機能である。

ＧＭＳＫ変調はデジタルＦＩＲ（有限インパルス応答）フィルタによりデジタル 的に行なわれるので、ＦＩＲ機能がプログラム済みＲＯＭデータに組み込まれ、 ＮＲＺＲＯデータと位相角出力とを有する必要なガウス・データ・フィルタを模 擬する０位相角出力を、各ＲＯＭのルックアップ・テーブルの５ＩＮ（正弦）成 分およびＣＯ５（余弦）成分と共に用いて、デジタル形式で■チャンネルおよび Ｑチャンネル・ベースバンド成分が生成される。

Ｄ／Ａ変換器２１４，２１６は、ＲＯＭ２１０，２１２がらりデータ出力をアナ ログ形式で■チャンネルおよびＱチャンネルのベースバンド成分に変換するため に用いられる。

つぎに、従来の再生フィルタ２１８．２２０が、直交変調の前段で用いられる。

補間カウンタ２２４は、カウンタ出力を用いてＲＯＭ２１０．２１２をアドレス 指定することにより、ＲＯＭ２１０゜２１２に対して補間フィルタ（オーバサン プリング）８ｍを行なう、補間カウンタ２２４は、アリアス防止（ａｎｔｉ−ａ ｌｉａｓｉｎｇ）および５ｉｎｘ／ｓ補正用の生成フィルタを設計しやすくする ために用いられる。補間カウンタ２２４は、Ｎの０倍のレートで動作するクロッ ク信号２５２によって駆動され、ここでＣはデータがシステムを介して送出され る際のクロック・レートで、Ｎは１ビツトを表すのに十分な数のサンプルがある ように決定される。Ｎ分周カウンタとして機能する補間カウンタ２５１の出力は 、レートＣで動作するクロック信号である。この出力は、データ・シフト・レジ スタ２２６に接続され、データ２５０をそこに入力し、またデータ・ソース回路 （図示せず）に接続され、データがデータ・シフト・レジスタ２２６に入いる際 のレートとなる。

データ・シフト・レジスタ２２６には、シリアル方式でデータ２５０が入り、付 １ｉＡに添付のプログラムにしたがって、ＲＯＭ２１０．２１２にアドレス信号 を与え、これらのＲＯＭが■チャンネルおよびＱチャンネル成分で表示できるよ うにする。データ・シフト・レジスタ２２６の長さは、ＦＩＲインパルス応答の 長さより長いかあるいは等しくなるように決定される９図示の実施例では、デー タ・シフト・レジスタ２２６の長さは５ビツトである。

象限レジスタ２３０には、データ・シフト・レジスタ２２６からシフト・アウト されたデータが入り、これ象限レジスタはＲＯＭ２１０．２１２に対してデータ ２５０の位相角を知らせるために用いられ、付ｌｉＡのプログラムの積分処理に おいて位相角を計算する。このプログラムは位相角計算と共に積分を実行するの で、計算結果は０°から３６０°　となる、ＧＭＳＫは、ガウス・データ・フィ ルタおよびその後段の変調指数０．５のＦ　Ｓ　Ｋ（ｆｒｅｑｕｅｎｃｙ　５ｈ ｉｆｔｋｅｙ）変調（すなわち、ＦＳＸによる位相変化は、ビット間隔のＲ後で は常に＋９０゛かまたは一９０°である）から成るものとみなされるので、２ビ ツト象限レジスタは、積分処理の結果生じる４つの象限のうち１つを表すのに十 分である。変調ビットのエネルギがＦＩＲに波及すると、象限レジスタ２３０は それに応じて増減し、ＲＯＭルックアップ・テーブルは新たにシフトインされた ビットで再び開始できるようになる。

非整数ビット（機能ビット）レジスタ２４０、すなわち図示の実施例の１／４ビ ツト・レジスタは、不規則な（クロック・レートＣに対して予測不可能な、ある いは非周期的な）データ同期に対処するため挿入される。このような現象は、例 えば、ＴＤＭＡ　（＃分割多元接続）システムにおいてシステム・クロックと再 同期する場合などアクセス送信のため再同期を必要とするシステムにおいて生じ る。

１／４ビツト・レジスタ２４０は、データ信号の位相を指定するＲＯＭのアドレ スを調整することによりこのような不規則性に対処する。つまり、これは、１／ ４ビツト・レジスタ２４０を構成するために用いられるカウンタのアップ／ダウ ン・ボートにデータ・リード（ｄａｔａ　１ｅａｄ）　２４３を結合させ、ｌ／ ４ビツト・インジケータ２４２に外部１／４ビツト・インジケータ信号が入った ときのみ１／４ビツト・レジスタ２４０を計時して、アクティブにし、かつレジ スタ２４０のオーバフロー・ビット２４４を象限レジスタ２３０のアップ／ダウ ン・ボートに結合させることによって実現される。１／４ビツト・インジケータ ２４２は、計数処理をリスタートするため、補間カウンタ２２４に結合される。

計数処理をリスタートすることは、不規則な非整数ビット間隔で再同期を要する システムにおいて必要である。ｌ／４ビツト・レジスタ２４０の出力２４６は、 付１ｉＡのプログラムの指定にしたがって、ＲＯＭ２１０．２１２をアドレス指 定する。

一例として、１／４ビツトの増分を用いると、１／４ビツト・レジスタ２４０を 構成するのに２ビツト・レジスタまたは２ビツト・カウンタが利用できる。

１／４ビツト・インジケータがアクティブになって回路のＦＩＲ部が定常モード になる前に、データ・シフト・レジスタ２２６にはすべて「１」または「０」が 入ることに注意されたい。

付録Ｂは、象限レジスタ２３０の状態図を示す、この動作を示す４つの状態があ り、これらの状態が反応する３つの条件がある。各状態は、象限レジスタ２３０ の定常状態を表す９条件Ａは、データ・シフト・レジスタの出力がｒＨＪで、補 間カウンタ２２４が１５に達する（０から１５まで計数する）と生じる；あるい は、データ・シフト・レジスタの出力がｒＨＪで、ｌ／４ビツト・レジスタ２４ ０の出力がｒ３Ｊ　（２ビツト・カウンタのＯから３のうち最大のカウント）を 表すとき生じる０条件ｒＢＪは、データ・シフト・レジスタの出力が［Ｌ」で、 補間カウンタ２２４が１５に達する（０から１５まで計数する）と生じる；ある いは、データ・シフト・レジスタの出力がｒＬＪで、ｌ／４ビツト・レジスタ２ ４０の出力がｒＯＪ　（２ビツト・カウンタの０から３のうち最小カウント）を 表し、ｌ／４ビツト・インジケータ２４２がｒＨＪのとき生じる。［その他」の 条件は、その他すべての条件を表す。

付Ｂｃは、ｌ／４ビツト・レジスタ２４０の状態図を示す。

この動作を示す４つの状態があり、これらの状態が反応する３つの条件がある。

各状態は、ｌ／４ビツト・レジスタ２４０の定常状態を表す０条件ｒＡＪは、デ ータ・シフト・レジスタの出力がｒＨＪで、ｌ／４ビツト・インジケータ２４２ がｒＨＪのとき生じる０条件ｒＢＪは、データ・シフト・レジスタの出力がｒＬ Ｊで、１／４ビツト・インジケータ２４２がｒＨＪのとき生じる。［その他」の 条件は、その他すべての条件を表す。

Ｗ　ｆｆ　Ｉ−１０ 国際調査報告

Claims (10)

【特許請求の範囲】
1. １．入力データ列，クロック信号およびメモリ・デバイスのプログラム済み内容 に基づき、代表デジタル波形を生成するように選択的にアドレス指定が可能な少 なくとも１つのプログラム済みメモリ・デバイスを有する変調装置であって、デ ジタル／アナログ変換器によりデジタル波形がアナログ信号に変換され、高周波 （ＲＦ）変調して、被変調キャリアとなる変調装置において、その改良点が：メ モリ・デバイスを選択的にアドレス指定し、非整数ビット間隔を示す信号に応答 して、アナログ信号の位相を指定することにより被変調キャリアの位相連続性を 維持する手段； によって構成されることを特長とする変調装置。
2. ２．Ｉチャンネル・メモリ・デバイスおよびＱチャンネル・メモリ・デバイスを 有するデジタル変調器であって、各メモリ・デバイスが、クロック入力データ列 およびメモリ・デバイスのプログラム済み内容に基づき、代表デジタル波形を生 成するのに有用なルックアップ・テーブルを有するデジタル変調器であって； デジタル／アナログ変換器により各デジタル波形がアナログ信号に変換され、高 周波（ＲＦ）変調して、被変調キャリアとなり； 各メモリ・デバイスがアドレス指定されて、アナログ信号および被変調キャリア の位相を指定するデジタル変調器において、その改良点が： 非整数ビット間隔を示す指示手段；および前記指示手段に応答して、メモリ・デ バイスをアドレス指定し、アナログ信号の位相を指定することにより非変調キャ リアの位相連続性を維持する手段； によって構成されることを特長とするデジタル変調器。
3. ３．被角度変調キャリアを生成するデジタル変調器であって： 入力データ信号に同期され、クロック信号を発生するクロック回路； メモリ内容を有する少なくとも１つのプログラム済みメモリ・デバイス； クロック信号によって制御され、入力データ信号に応答してプログラム済みメモ リ・デバイスをアドレス指定して、プログラム済みメモリ・デバイスの内容をア クセスする制御回路；および 制御回路に結合され、非整数ビット間隔を示すインジケータ信号によって制御さ れるカウンタであって、前記インジケータ信号に応答してプログラム済みメモリ ・デバイスを選択的にアドレス指定することにより非整数ビット変調中でも被角 度変調キャリアの位相連続性を維持するカウンタ；によって構成されることを特 長とするデジタル変調器。
4. ４．前記制御回路が： クロック信号によって駆動され、データ送信レートを確立し、かつ該データ送信 レートでプログラム済みメモリ・デバイスにメモリ・デバイス・アドレス信号を 与える補間カウンタ： 補間カウンタに結合され、入力データ信号を受け取り、かつベースバンド変調信 号の成分を表すプログラム済みメモリ・デバイス・アドレス信号を与えるデータ ・シフト・レジスタ：および データ・シフト・レジスタに結合され、かつデータ・シフト・レジスタからシフ トアウトされたデータによって制御される象限レジスタであって、クロック信号 に対する入力データ信号の位相角を表すプログラム済みメモリ・デバイス・アド レス信号を与える象限レジスタ：によって構成されることを特長とする請求項３ 記載のデジタル変調器。
5. ５．インジケータ信号が入力データ信号のソースによって送信され、かつ補間カ ウンタに結合されて、インジケータ信号を受信した時点で、補間カウンタの計数 処理をリスタートする請求項４記載のデジタル変調器。
6. ６．プログラム済みメモリ・デバイスに結合され、プログラム済みメモリ・デバ イスの内容を受け取り、かつ該プログラム済みメモリ・デバイスの内容を被角度 変調キャリアのサンプルに変換するデジタル／アナログ変換器；によって構成さ れることを特長とする請求項３記載のデジタル変調器。
7. ７．被角度変調キャリアを生成するデジタル変調器であって： 入力データ信号に同期され、クロック信号を発生するクロック回路： メモリ内容を有する少なくとも１つのプログラム済みメモリ・デバイス； プログラム済みメモリ・デバイスをアドレス指定する制御回路であって： クロック信号によって駆動され、データ送信レートを確立し、かつ該データ送信 レートでプログラム済みメモリ・デバイスにプログラム済みメモリ・デバイス・ アドレス信号を与える補間カウンタと、 補間カウンタに結合され、入力データ信号を受け取り、かつベースバンド変調信 号の成分を表すプログラム済みメモリ・デバイス・アドレス信号を与えるデータ ・シフト・レジスタと、 データ・シフト・レジスタに結合され、かつデータ・シフト・レジスタからシフ トアウトされたデータによって制御される象限レジスタであって、クロック信号 に対する入力データ信号の位相角を表すプログラム済みメモリ・デバイス・アド レス信号を与え、それにより位相角の計算を行なう象限レジスタ； とから成る制御回路；ならびに 象限レジスタに結合され、かつ被整数ビット間隔を示すインジケータ信号によっ て制御され、該インジケータ信号に応答してプログラム済みメモリ・デバイスを 選択的にアドレス指定することにより非整数ビット変調においても被角度変調キ ャリアの位相連続性を維持するカウンタ；によって構成されることを特長とする デジタル変調器。
8. ８．インジケータ信号が補間カウンタに結合されて、入力データ信号を受信した 時点で、補間カウンタの計数処理をリスタートする請求項７記載のデジタル変調 器。
9. ９．プログラム済みメモリ・デバイスに結合され、プログラム済みメモリ・デバ イスの内容を受け取り、かつ該プログラム済みメモリ・デバイスの内容を被角度 変調キャリアのサンプルに変換するデジタル／アナログ変換器；によって構成さ れることを特長とする請求項７記載のデジタル変調器。
10. １０．非整数ビット間隔を示すインジケータ信号が、入力データ信号のソースに よって送信されることを特長とする請求項７記載のデジタル変調器。