JPH06181476A - π／４シフトＱＰＳＫ変調器およびそれを用いた通信装置 - Google Patents
π／４シフトＱＰＳＫ変調器およびそれを用いた通信装置Info
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- JPH06181476A JPH06181476A JP33410792A JP33410792A JPH06181476A JP H06181476 A JPH06181476 A JP H06181476A JP 33410792 A JP33410792 A JP 33410792A JP 33410792 A JP33410792 A JP 33410792A JP H06181476 A JPH06181476 A JP H06181476A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【構成】制御部１５に設定した制御信号はレジスタ２０
に書き込まれ、ＲＯＭ２１はマッピング回路１、タップ
カウンタ８、オーバーサンプルカウンタ９、レジスタ２
０の出力値をアドレスとする事により、あらかじめ記憶
しているバースト送信波形、正弦波、方形波、矩形波等
のテスト波形を切り替えて出力する。 【効果】ＴＤＭＡ通信におけるバースト送信での不要輻
射を抑える制御が容易に実現できる。また、正弦波、矩
形波、方形波等の任意の波形を出力することにより直交
変調器等の変調器後段の調整が容易となる。
に書き込まれ、ＲＯＭ２１はマッピング回路１、タップ
カウンタ８、オーバーサンプルカウンタ９、レジスタ２
０の出力値をアドレスとする事により、あらかじめ記憶
しているバースト送信波形、正弦波、方形波、矩形波等
のテスト波形を切り替えて出力する。 【効果】ＴＤＭＡ通信におけるバースト送信での不要輻
射を抑える制御が容易に実現できる。また、正弦波、矩
形波、方形波等の任意の波形を出力することにより直交
変調器等の変調器後段の調整が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を用い
た通信装置に係わり、特に回路規模を抑えＩＣ化に好適
なディジタル変調器およびそれを用いた通信装置に関す
る。
た通信装置に係わり、特に回路規模を抑えＩＣ化に好適
なディジタル変調器およびそれを用いた通信装置に関す
る。
【０００２】
【従来の技術】ディジタル信号の変調方式にはＱＰＳＫ
方式が広く使用されている。ＱＰＳＫ変調方式では、フ
ィルタにより帯域制限がなされるが、このフィルタには
符号間干渉がなくなるように一般的にロールオフ特性の
フィルタが用いられる。このロールオフフィルタは特性
が複雑であることからディジタルフィルタが多く使用さ
れている。このディジタルフィルタは信号処理を乗算、
加算で実行するため高速に演算処理を実行する必要があ
る。
方式が広く使用されている。ＱＰＳＫ変調方式では、フ
ィルタにより帯域制限がなされるが、このフィルタには
符号間干渉がなくなるように一般的にロールオフ特性の
フィルタが用いられる。このロールオフフィルタは特性
が複雑であることからディジタルフィルタが多く使用さ
れている。このディジタルフィルタは信号処理を乗算、
加算で実行するため高速に演算処理を実行する必要があ
る。
【０００３】この問題に対し、演算結果をあらかじめＲ
ＯＭに記憶させておき、入力データをＲＯＭのアドレス
として入力することでフィルタ回路さらには直交変調器
までＲＯＭで置き換えするという技術が特開昭５３−２
４７６３号公報に開示されている。また回路規模、ＲＯ
Ｍ容量を抑えＩＣ化に適したπ／４シフトＱＰＳＫ変調
器が特開平３−２３５５３号公報に開示されている。
ＯＭに記憶させておき、入力データをＲＯＭのアドレス
として入力することでフィルタ回路さらには直交変調器
までＲＯＭで置き換えするという技術が特開昭５３−２
４７６３号公報に開示されている。また回路規模、ＲＯ
Ｍ容量を抑えＩＣ化に適したπ／４シフトＱＰＳＫ変調
器が特開平３−２３５５３号公報に開示されている。
【０００４】図３はその特開平３−２３５５３号公報に
記載のπ／４シフトＱＰＳＫ変調器のブロック構成を示
したものである。図３において、制御部１５から送られ
てくるディジタルデータである信号ｄ１はシフトレジス
タ１２でＱＰＳＫの伝送単位２ビットデータに変換され
る。以下２ビットを１シンボルと記す。シフトレジスタ
１２の出力はシフトレジスタ１１にシンボル単位に入力
し、データセレクタ１０はタップカウンタ８の出力値に
従ってシフトレジスタ１１の出力するデータから１シン
ボル選択してマッピング回路１に出力する。マッピング
回路１はデータセレクタ１０からのデータとビットカク
ウンタ７の出力値とさらにタップ位置により位相のシフ
ト量を計算するためにタップカウンタ８の出力とを入力
しこれらの値から位相状態を決定し位相情報Ｉ１，Ｑ１
を出力する。演算回路２は位相情報Ｉ１のインパルス応
答を演算し積算回路７に出力する。積算回路４は全タッ
プに渡って演算回路２の出力するインパルス応答値を加
算してその結果をＤＡ変換器１３に出力する。ＤＡ変換
器１３はディジタルデータをアナログデータに変換して
出力する。同様にＱ１は演算回路３、積算回路５を経て
ＤＡ変換器１４より出力される。
記載のπ／４シフトＱＰＳＫ変調器のブロック構成を示
したものである。図３において、制御部１５から送られ
てくるディジタルデータである信号ｄ１はシフトレジス
タ１２でＱＰＳＫの伝送単位２ビットデータに変換され
る。以下２ビットを１シンボルと記す。シフトレジスタ
１２の出力はシフトレジスタ１１にシンボル単位に入力
し、データセレクタ１０はタップカウンタ８の出力値に
従ってシフトレジスタ１１の出力するデータから１シン
ボル選択してマッピング回路１に出力する。マッピング
回路１はデータセレクタ１０からのデータとビットカク
ウンタ７の出力値とさらにタップ位置により位相のシフ
ト量を計算するためにタップカウンタ８の出力とを入力
しこれらの値から位相状態を決定し位相情報Ｉ１，Ｑ１
を出力する。演算回路２は位相情報Ｉ１のインパルス応
答を演算し積算回路７に出力する。積算回路４は全タッ
プに渡って演算回路２の出力するインパルス応答値を加
算してその結果をＤＡ変換器１３に出力する。ＤＡ変換
器１３はディジタルデータをアナログデータに変換して
出力する。同様にＱ１は演算回路３、積算回路５を経て
ＤＡ変換器１４より出力される。
【０００５】図４は図３における演算回路２の構成例で
あり、インパルス応答値をＲＯＭ２１にあらかじめ記憶
させておき、マッピング回路１からの位相情報とタップ
カウンタ８の値とオーバーサンプリング９の値とをアド
レスとしてＲＯＭ２１に入力し、対応するインパルス応
答が出力されるように構成している。
あり、インパルス応答値をＲＯＭ２１にあらかじめ記憶
させておき、マッピング回路１からの位相情報とタップ
カウンタ８の値とオーバーサンプリング９の値とをアド
レスとしてＲＯＭ２１に入力し、対応するインパルス応
答が出力されるように構成している。
【０００６】
【発明が解決しようとする課題】前述の従来技術による
と、回路規模、ＲＯＭ容量を抑え、ＩＣ化に好適なπ／
４シフトＱＰＳＫ変調器を供することができる。
と、回路規模、ＲＯＭ容量を抑え、ＩＣ化に好適なπ／
４シフトＱＰＳＫ変調器を供することができる。
【０００７】しかし従来の変調器では、データに対応
し、かつ帯域制限された波形を出力するため、ＴＤＭＡ
通信に対応したバースト送信時の不要輻射を抑える波
形、直交変調回路などの変調器と接続される回路の評
価、調整に必要である正弦波、矩形波、三角波などのテ
スト波形を出力することができなかった。
し、かつ帯域制限された波形を出力するため、ＴＤＭＡ
通信に対応したバースト送信時の不要輻射を抑える波
形、直交変調回路などの変調器と接続される回路の評
価、調整に必要である正弦波、矩形波、三角波などのテ
スト波形を出力することができなかった。
【０００８】本発明の目的は、上記従来技術の欠点を無
くし、回路規模およびＲＯＭ容量を抑え、かつバースト
通信に対応する波形、テスト波形を出力できる、ディジ
タル変調器およびそれを用いた通信装置を提供すること
にある。
くし、回路規模およびＲＯＭ容量を抑え、かつバースト
通信に対応する波形、テスト波形を出力できる、ディジ
タル変調器およびそれを用いた通信装置を提供すること
にある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、位相情報演算手段と演算手段を制御す
る制御手段と、制御手段の出力値を保持するレジスタと
を備え、レジスタの出力値をＲＯＭのアドレス値として
与え、このＲＯＭを読み出す手段を備えることを特徴と
する。
に、本発明では、位相情報演算手段と演算手段を制御す
る制御手段と、制御手段の出力値を保持するレジスタと
を備え、レジスタの出力値をＲＯＭのアドレス値として
与え、このＲＯＭを読み出す手段を備えることを特徴と
する。
【００１０】
【作用】制御手段によりＲＯＭのアドレス値を制御する
ことにより通常の変調波形に加え、ＴＤＭＡ通信におけ
るバースト送信での不要輻射を抑える制御が容易にな
る。
ことにより通常の変調波形に加え、ＴＤＭＡ通信におけ
るバースト送信での不要輻射を抑える制御が容易にな
る。
【００１１】また、正弦波、矩形波、方形波等の任意の
波形を出力することが可能となり、直交変調器等の変調
器後段の調整が容易にできるようになる。
波形を出力することが可能となり、直交変調器等の変調
器後段の調整が容易にできるようになる。
【００１２】
【実施例】以下、図面を用いて本発明を詳細に説明す
る。
る。
【００１３】まず、本発明による通信装置について説明
すれば、そのブロック構成は図３の従来技術に係わる通
信装置にほぼ同様である。実質的に異なるところは、演
算回路に用いるＲＯＭの構成とそれを制御する制御部１
５とレジスタ２０を持つところである。
すれば、そのブロック構成は図３の従来技術に係わる通
信装置にほぼ同様である。実質的に異なるところは、演
算回路に用いるＲＯＭの構成とそれを制御する制御部１
５とレジスタ２０を持つところである。
【００１４】図１は、本発明を用いた通信装置のマッピ
ング回路１と演算回路２を詳細に示した構成図であり、
本発明の主要部を示している。図１において８はタップ
カウンタ、２１は演算回路を構成するＲＯＭである。本
実施例ではインパルス応答値、ＴＤＭＡ通信時のバース
トの立ち上げ、立ち下げ時の不要輻射を抑える波形、テ
ストモードに必要な正弦波、方形波、三角波の波形をＲ
ＯＭ２１にあらかじめ記憶させておき、マッピング回路
１からの位相情報とタップカウンタ８の値とオーバーサ
ンプリングカウンタ９の値とレジスタ２０からの出力値
Ｃ１とをアドレスとしてＲＯＭ２１に入力し、それぞれ
に対応したインパルス応答値、バースト時の立ち上げ立
ち下げ波形、テスト波形がＲＯＭ２１から出力されるよ
うに構成している。
ング回路１と演算回路２を詳細に示した構成図であり、
本発明の主要部を示している。図１において８はタップ
カウンタ、２１は演算回路を構成するＲＯＭである。本
実施例ではインパルス応答値、ＴＤＭＡ通信時のバース
トの立ち上げ、立ち下げ時の不要輻射を抑える波形、テ
ストモードに必要な正弦波、方形波、三角波の波形をＲ
ＯＭ２１にあらかじめ記憶させておき、マッピング回路
１からの位相情報とタップカウンタ８の値とオーバーサ
ンプリングカウンタ９の値とレジスタ２０からの出力値
Ｃ１とをアドレスとしてＲＯＭ２１に入力し、それぞれ
に対応したインパルス応答値、バースト時の立ち上げ立
ち下げ波形、テスト波形がＲＯＭ２１から出力されるよ
うに構成している。
【００１５】さらに実施例を示して詳細に本発明を説明
する。
する。
【００１６】
【表１】
【００１７】表１は図１に示したＲＯＭ２１の記憶内容
の一例である。表１ではタップカウンタ８と制御回路１
５からの出力値に応じて記憶内容を出力するようＲＯＭ
２１にあらかじめ記憶している。この例ではタップ数を
１６としている。またｓ１〜ｓ８はオーバーサンプリン
グカウンタ９に対応した記憶波形である。
の一例である。表１ではタップカウンタ８と制御回路１
５からの出力値に応じて記憶内容を出力するようＲＯＭ
２１にあらかじめ記憶している。この例ではタップ数を
１６としている。またｓ１〜ｓ８はオーバーサンプリン
グカウンタ９に対応した記憶波形である。
【００１８】
【表２】
【００１９】次にレジスタ２０の出力値Ｃ１とＣ２の一
例を表２に示す。表２に示した値をレジスタ２０に制御
部１５から送られた値を設定することによって、あらか
じめＲＯＭ２１に記憶された波形を出力することができ
る。このとき制御信号Ｃ２はタップカウンタに出力され
Ｃ２＝（００００）のときＣ１（００〜１０）であり、
タップカウンタは通常のカウント動作を行う。Ｃ１＝
（１１）の時、Ｃ２は制御部より（０００１〜１００
０）に設定され、Ｃ２＝（０００１）の時Ｔ１，Ｃ２＝
（００１０）の時Ｔ２というようにタップカウンタ８を
その値に設定し固定する。
例を表２に示す。表２に示した値をレジスタ２０に制御
部１５から送られた値を設定することによって、あらか
じめＲＯＭ２１に記憶された波形を出力することができ
る。このとき制御信号Ｃ２はタップカウンタに出力され
Ｃ２＝（００００）のときＣ１（００〜１０）であり、
タップカウンタは通常のカウント動作を行う。Ｃ１＝
（１１）の時、Ｃ２は制御部より（０００１〜１００
０）に設定され、Ｃ２＝（０００１）の時Ｔ１，Ｃ２＝
（００１０）の時Ｔ２というようにタップカウンタ８を
その値に設定し固定する。
【００２０】次にマッピング回路１、レジスタ２０、タ
ップカウンタ８、オーバサンプリングカウンタ９の出力
値に応じてＲＯＭ２１より所望の波形を出力する例につ
いて説明する。まず通常のπ／４シフトＱＰＳＫの波形
を出力する場合、レジスタ２０の出力値を（００００）
に設定すればマッピング回路１、タップカウンタ８、オ
ーバーサンプリングカウンタ９に応じたＲＯＭ２１の出
力は入力信号の振幅に応じたインパルス応答値となり、
従来例の特開平３−２３５５５３号と同様である。次
に、バーストの立ち上げ波形を出力する場合、レジスタ
２０の出力値Ｃ１を（０１）に設定し、マッピング回路
１からの位相情報、タップカウンタ８の値、オーバーサ
ンプリングカウンタ９の値をアドレスとしてバーストの
立ち上げに適した波形が出力される。バーストの立ち下
げ波形を出力する時も制御回路１５の出力値Ｃ１を（１
０）とすればバースト立ち上げ時と同様にバースト立ち
下げに適した波形が出力される。
ップカウンタ８、オーバサンプリングカウンタ９の出力
値に応じてＲＯＭ２１より所望の波形を出力する例につ
いて説明する。まず通常のπ／４シフトＱＰＳＫの波形
を出力する場合、レジスタ２０の出力値を（００００）
に設定すればマッピング回路１、タップカウンタ８、オ
ーバーサンプリングカウンタ９に応じたＲＯＭ２１の出
力は入力信号の振幅に応じたインパルス応答値となり、
従来例の特開平３−２３５５５３号と同様である。次
に、バーストの立ち上げ波形を出力する場合、レジスタ
２０の出力値Ｃ１を（０１）に設定し、マッピング回路
１からの位相情報、タップカウンタ８の値、オーバーサ
ンプリングカウンタ９の値をアドレスとしてバーストの
立ち上げに適した波形が出力される。バーストの立ち下
げ波形を出力する時も制御回路１５の出力値Ｃ１を（１
０）とすればバースト立ち上げ時と同様にバースト立ち
下げに適した波形が出力される。
【００２１】次にテスト波形を出力する場合を説明す
る。ここでは正弦波を出力する場合を例にする。まず制
御回路１５の出力値Ｃ１を（１１）に設定する。このと
き表１よりタップカウンタ８の値はＴ１となるのでＣ２
の値を（０００１）に設定する。この処理によりタップ
カウンタ８はＴ１に固定され、この２つの値とオーバー
サンプリングカウンタ９の値をアドレスにして対応する
波形がＲＯＭ２１より出力される。
る。ここでは正弦波を出力する場合を例にする。まず制
御回路１５の出力値Ｃ１を（１１）に設定する。このと
き表１よりタップカウンタ８の値はＴ１となるのでＣ２
の値を（０００１）に設定する。この処理によりタップ
カウンタ８はＴ１に固定され、この２つの値とオーバー
サンプリングカウンタ９の値をアドレスにして対応する
波形がＲＯＭ２１より出力される。
【００２２】図５はあらかじめＲＯＭ２１に記憶された
テスト波形とタップカウンタ８、オーバーサンプリング
カウンタ９の関係を示した図である。図５（ｂ）は図５
（ａ）の区間Ｔ１を拡大して示した図である。図５の
（ａ）のＴ１〜Ｔ１６がタップカウンタで選択され図５
（ｂ）のｓ１〜ｓ８がオーバーサンプリングカウンタ９
の値で選択されるように、ＲＯＭ２１の内容をあらかじ
め設定しておく。これにより設定値に対応した波形が演
算回路２から出力される。
テスト波形とタップカウンタ８、オーバーサンプリング
カウンタ９の関係を示した図である。図５（ｂ）は図５
（ａ）の区間Ｔ１を拡大して示した図である。図５の
（ａ）のＴ１〜Ｔ１６がタップカウンタで選択され図５
（ｂ）のｓ１〜ｓ８がオーバーサンプリングカウンタ９
の値で選択されるように、ＲＯＭ２１の内容をあらかじ
め設定しておく。これにより設定値に対応した波形が演
算回路２から出力される。
【００２３】以上により演算回路２から正弦波が出力さ
れるが、積算回路４ではタップの数（この例では１６）
だけ加算を行うためＲＯＭ２１にはあらかじめタップ数
分の加算を行った後、所望の振幅が得られるようタップ
数分の１の値を記憶させておけば良い。以上のような処
理によって積算回路４からは正弦波１周期分が次々に出
力され、その結果として連続した正弦波を積算回路４の
出力として得ることができる。
れるが、積算回路４ではタップの数（この例では１６）
だけ加算を行うためＲＯＭ２１にはあらかじめタップ数
分の加算を行った後、所望の振幅が得られるようタップ
数分の１の値を記憶させておけば良い。以上のような処
理によって積算回路４からは正弦波１周期分が次々に出
力され、その結果として連続した正弦波を積算回路４の
出力として得ることができる。
【００２４】
【表３】
【００２５】次に演算回路３の構成について例を上げて
説明する。演算回路２と演算回路３の違いはＲＯＭ２１
のテストモード部分の記憶内容のみである。表３に演算
回路２、演算回路３のテストモード部分の記憶内容とそ
の時の出力結果を示す。ここで演算回路２の記憶内容
は、表１に示したものと同様である。演算回路３の動作
については演算回路２で説明した場合と全く同様であ
る。この結果、制御信号Ｃ１＝（１１），Ｃ２＝（００
０１）とすればタップカウンタ９はＴ１に固定され、Ｒ
ＯＭ２１の出力は積算回路、ＤＡ変換器を経てＩ２，Ｑ
２として得られＩ／Ｑ座標平面上に一定の速度で円を描
く波形となる。同様にタップカウンタ８をＴ２，Ｔ３，
Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８にそれぞれ固定するとＩ
２，Ｑ２の出力として表３に示す波形を得ることができ
る。この例では正弦波、方形波、三角波をテストモード
として用いる構成を示したが、周期的にあらわすことが
可能であれば他の波形も出力できることは言うまでもな
い。
説明する。演算回路２と演算回路３の違いはＲＯＭ２１
のテストモード部分の記憶内容のみである。表３に演算
回路２、演算回路３のテストモード部分の記憶内容とそ
の時の出力結果を示す。ここで演算回路２の記憶内容
は、表１に示したものと同様である。演算回路３の動作
については演算回路２で説明した場合と全く同様であ
る。この結果、制御信号Ｃ１＝（１１），Ｃ２＝（００
０１）とすればタップカウンタ９はＴ１に固定され、Ｒ
ＯＭ２１の出力は積算回路、ＤＡ変換器を経てＩ２，Ｑ
２として得られＩ／Ｑ座標平面上に一定の速度で円を描
く波形となる。同様にタップカウンタ８をＴ２，Ｔ３，
Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８にそれぞれ固定するとＩ
２，Ｑ２の出力として表３に示す波形を得ることができ
る。この例では正弦波、方形波、三角波をテストモード
として用いる構成を示したが、周期的にあらわすことが
可能であれば他の波形も出力できることは言うまでもな
い。
【００２６】図２は本発明の第２実施例のマッピング回
路１と演算回路２のブロック構成図である。
路１と演算回路２のブロック構成図である。
【００２７】第２実施例では符号反転回路２２、０出力
回路２３、レジスタ２０からの制御信号Ｃ３を設けたと
ころが異なる。
回路２３、レジスタ２０からの制御信号Ｃ３を設けたと
ころが異なる。
【００２８】第２実施例について説明する。まず、通常
のπ／４シフトＱＰＳＫの波形、バーストの立ちあげ立
ち下げ波形を出力する場合、第１実施例に示した動作と
同様である。このとき、制御信号Ｃ３からは０が出力さ
れマッピング回路１は通常の動作を行う。
のπ／４シフトＱＰＳＫの波形、バーストの立ちあげ立
ち下げ波形を出力する場合、第１実施例に示した動作と
同様である。このとき、制御信号Ｃ３からは０が出力さ
れマッピング回路１は通常の動作を行う。
【００２９】次にテストモードの波形を出力する場合を
第１実施例と同様に正弦波を出力する例について説明す
る。まず制御信号Ｃ１を（１１）、制御信号Ｃ２を（０
０１）に設定しタップカウンタ９をＴ１に固定する。制
御信号Ｃ１が（１１）のとき、制御信号Ｃ３は常に１に
設定される。また、ＲＯＭ２１のテストモードの部分に
は第１実施例と異なり、積算回路４の出力として所望す
る振幅の正弦波を記憶させておく。ＲＯＭ２１は制御信
号Ｃ１、タップカウンタ８、オーバーサンプリングカウ
ンタ９、マッピング回路１の出力をアドレスとして対応
する波形を出力する。マッピング回路１では制御信号Ｃ
３＝１が入力されおり、このとき１タップ分の信号をＩ
１１から出力するとＩ１３からは全タップ（この例では
１６）にわたって０出力回路２３より常に０が出力され
る信号が送られる。こうすることにより、演算回路２よ
りまず１周期分の正弦波が積算回路４に出力される。そ
の後の１５タップにわたっては０出力回路２３から０が
出力されるため積算回路４の出力は始めの１タップの間
に演算回路２から出力された正弦波１周期分となる。こ
れにより第１実施例と同様の出力を得ることができる。
この例では積算回路４で実質的には積算を行わないた
め、積算による誤差を生じない。このため第１実施例よ
り精度の高い信号を得ることができる。
第１実施例と同様に正弦波を出力する例について説明す
る。まず制御信号Ｃ１を（１１）、制御信号Ｃ２を（０
０１）に設定しタップカウンタ９をＴ１に固定する。制
御信号Ｃ１が（１１）のとき、制御信号Ｃ３は常に１に
設定される。また、ＲＯＭ２１のテストモードの部分に
は第１実施例と異なり、積算回路４の出力として所望す
る振幅の正弦波を記憶させておく。ＲＯＭ２１は制御信
号Ｃ１、タップカウンタ８、オーバーサンプリングカウ
ンタ９、マッピング回路１の出力をアドレスとして対応
する波形を出力する。マッピング回路１では制御信号Ｃ
３＝１が入力されおり、このとき１タップ分の信号をＩ
１１から出力するとＩ１３からは全タップ（この例では
１６）にわたって０出力回路２３より常に０が出力され
る信号が送られる。こうすることにより、演算回路２よ
りまず１周期分の正弦波が積算回路４に出力される。そ
の後の１５タップにわたっては０出力回路２３から０が
出力されるため積算回路４の出力は始めの１タップの間
に演算回路２から出力された正弦波１周期分となる。こ
れにより第１実施例と同様の出力を得ることができる。
この例では積算回路４で実質的には積算を行わないた
め、積算による誤差を生じない。このため第１実施例よ
り精度の高い信号を得ることができる。
【００３０】また、本実施例では演算回路２、演算回路
３ではＲＯＭに記憶させる内容が異なっているが、演算
回路２のＴ９〜Ｔ１６の部分に演算回路３のＴ１〜Ｔ８
の内容を記憶させ、タップを切替る制御を行えば、演算
回路２と演算回路３は共通のＲＯＭを時分割に用いるこ
とができ、ＲＯＭ容量を半減させることが可能となる。
３ではＲＯＭに記憶させる内容が異なっているが、演算
回路２のＴ９〜Ｔ１６の部分に演算回路３のＴ１〜Ｔ８
の内容を記憶させ、タップを切替る制御を行えば、演算
回路２と演算回路３は共通のＲＯＭを時分割に用いるこ
とができ、ＲＯＭ容量を半減させることが可能となる。
【００３１】
【発明の効果】以上説明したように、本発明では制御手
段によりＲＯＭのアドレス値を制御することにより通常
の変調波形に加え、ＴＤＭＡ通信におけるバースト送信
での不要輻射を抑える制御を行うことができる。
段によりＲＯＭのアドレス値を制御することにより通常
の変調波形に加え、ＴＤＭＡ通信におけるバースト送信
での不要輻射を抑える制御を行うことができる。
【００３２】また、正弦波、矩形波、方形波等の任意の
波形を出力することが可能となり、直交変調器等の変調
器後段の調整が容易にできるようになる。
波形を出力することが可能となり、直交変調器等の変調
器後段の調整が容易にできるようになる。
【００３３】また、従来の２倍程度の低ＲＯＭ容量で前
記の波形を生成することができるため、ＬＳＩ化が容易
であり、小形化、低消費電力化できるという効果があ
る。
記の波形を生成することができるため、ＬＳＩ化が容易
であり、小形化、低消費電力化できるという効果があ
る。
【図１】本発明第１実施例のブッロク構成図である。
【図２】本発明第２実施例のブロック構成図である。
【図３】従来例の変調器のブッロク構成図である。
【図４】従来例のマッピング回路、演算回路のブロック
構成図である。
構成図である。
【図５】本発明のＲＯＭ２１の記憶内容を示す図であ
る。
る。
１…マッピング回路、 ２，３…演算回路、 ４，５…積算回路、 ７…ビットカウンタ、 ８…タップカウンタ、 ９…オーバサンプルカウンタ、 １５…制御部、 ２０…レジスタ、 ２１…ＲＯＭ、 ２３…０出力回路。
Claims (2)
- 【請求項１】ディジタル信号を入力し、入力信号の数を
計数する計数手段と、該計数手段の出力と入力信号の値
を入力して変調信号の位相情報を出力する位相情報演算
手段と、前記位相値のインパルス応答を演算する演算手
段と、該演算手段の出力するインパルス応答値を積算し
て変調信号出力値を演算する積算手段とを備えた変調器
において、 前記演算手段はＲＯＭで構成され前記位相情報演算手段
と演算手段を制御する制御手段と、 前記制御手段の出力値を保持するレジスタとを備え、 レジスタの出力値をＲＯＭのアドレス値としてあたえて
このＲＯＭを読み出す手段を備えたことを特徴とするπ
／４シフトＱＰＳＫ変調器。 - 【請求項２】請求項１に記載のπ／４シフトＱＰＳＫ変
調器を備えたことを特徴とする通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33410792A JPH06181476A (ja) | 1992-12-15 | 1992-12-15 | π／４シフトＱＰＳＫ変調器およびそれを用いた通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33410792A JPH06181476A (ja) | 1992-12-15 | 1992-12-15 | π／４シフトＱＰＳＫ変調器およびそれを用いた通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06181476A true JPH06181476A (ja) | 1994-06-28 |
Family
ID=18273606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33410792A Pending JPH06181476A (ja) | 1992-12-15 | 1992-12-15 | π／４シフトＱＰＳＫ変調器およびそれを用いた通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06181476A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997020416A1 (fr) * | 1995-11-28 | 1997-06-05 | Sanyo Electric Co., Ltd. | Modulateur de phase utilisant efficacement une section de stockage de signaux |
-
1992
- 1992-12-15 JP JP33410792A patent/JPH06181476A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997020416A1 (fr) * | 1995-11-28 | 1997-06-05 | Sanyo Electric Co., Ltd. | Modulateur de phase utilisant efficacement une section de stockage de signaux |
| GB2322056A (en) * | 1995-11-28 | 1998-08-12 | Sanyo Electric Co | Phase modulator efficiently utilizing waveform storing section |
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