JPH0750693A - π／４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置 - Google Patents
π／４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置Info
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- JPH0750693A JPH0750693A JP19446693A JP19446693A JPH0750693A JP H0750693 A JPH0750693 A JP H0750693A JP 19446693 A JP19446693 A JP 19446693A JP 19446693 A JP19446693 A JP 19446693A JP H0750693 A JPH0750693 A JP H0750693A
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Abstract
(57)【要約】
【目的】インパルス応答値を予め記憶する上での記憶容
量少なくして、変調信号を生成し得るπ／４シフトＱＰ
ＳＫ変調器を得ること。 【構成】インパルス応答演算回路２内に、２種類のイン
パルス応答値が記憶されたＲＯＭ２１が、互いに直交す
る２系列の位相情報に対して共通に設けられることによ
って、互いに直交する２種類の位相情報に対しＲＯＭ２
１が１個だけで済まされ、その記憶容量の低減化が図れ
るものである。
量少なくして、変調信号を生成し得るπ／４シフトＱＰ
ＳＫ変調器を得ること。 【構成】インパルス応答演算回路２内に、２種類のイン
パルス応答値が記憶されたＲＯＭ２１が、互いに直交す
る２系列の位相情報に対して共通に設けられることによ
って、互いに直交する２種類の位相情報に対しＲＯＭ２
１が１個だけで済まされ、その記憶容量の低減化が図れ
るものである。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を用い
た通信装置に係わり、特に回路規模を抑えＩＣ化構成に
好適とされたπ／４シフトＱＰＳＫ変調器、更には、そ
のπ／４シフトＱＰＳＫ変調器を構成要素として含む通
信装置に関するものである。
た通信装置に係わり、特に回路規模を抑えＩＣ化構成に
好適とされたπ／４シフトＱＰＳＫ変調器、更には、そ
のπ／４シフトＱＰＳＫ変調器を構成要素として含む通
信装置に関するものである。
【０００２】
【従来の技術】ディジタル信号の変調方式にはＱＰＳＫ
方式が広く使用されている。ＱＰＳＫ変調方式では、フ
ィルタにより帯域制限がなされるが、このフィルタに
は、符号間干渉がなくなるように、一般的にロールオフ
特性のフィルタが用いられる。このロールオフフィルタ
は特性が複雑であることから、実際には、ディジタルフ
ィルタが多く使用されている。しかしながら、このディ
ジタルフィルタでは、信号処理が乗算，加算により実行
されていることから、演算処理が高速に実行される必要
があるものとなっている。この演算処理の高速化に対し
ては、演算結果を予めＲＯＭに記憶させておき、入力デ
ータをＲＯＭのアドレスとして入力せしめることで、デ
ィジタルフィルタをＲＯＭで置換する技術が特開昭５３
−２４７６３号公報に、また回路規模やＲＯＭ容量を抑
えＩＣ化構成に適したπ／４シフトＱＰＳＫ変調器が特
開平３−２３５５５３号公報にそれぞれ開示されたもの
となっている。
方式が広く使用されている。ＱＰＳＫ変調方式では、フ
ィルタにより帯域制限がなされるが、このフィルタに
は、符号間干渉がなくなるように、一般的にロールオフ
特性のフィルタが用いられる。このロールオフフィルタ
は特性が複雑であることから、実際には、ディジタルフ
ィルタが多く使用されている。しかしながら、このディ
ジタルフィルタでは、信号処理が乗算，加算により実行
されていることから、演算処理が高速に実行される必要
があるものとなっている。この演算処理の高速化に対し
ては、演算結果を予めＲＯＭに記憶させておき、入力デ
ータをＲＯＭのアドレスとして入力せしめることで、デ
ィジタルフィルタをＲＯＭで置換する技術が特開昭５３
−２４７６３号公報に、また回路規模やＲＯＭ容量を抑
えＩＣ化構成に適したπ／４シフトＱＰＳＫ変調器が特
開平３−２３５５５３号公報にそれぞれ開示されたもの
となっている。
【０００３】図７はその特開平３−２３５５５３号公報
に記載のπ／４シフトＱＰＳＫ変調器のブロック構成を
示したものである。図示のように、そのπ／４シフトＱ
ＰＳＫ変調器１６では、入力信号としてのシリアルディ
ジタルデータｄ１は、シフトレジスタ１２でＱＰＳＫで
の伝送単位であるパラレル２ビットデータに変換される
（この２ビットを１シンボルと称す）。シフトレジスタ
１２から順次出力されるパラレル２ビットデータはシフ
トレジスタ１１にシンボル単位にシフト入力せしめられ
る一方、データセレクタ１０からは、タップカウンタ８
からのカウント値に応じて、シフトレジスタ１１からの
データがシンボル単位に順次選択された上、マッピング
回路１に与えられるものとなっている。マッピング回路
１には、データセレクタ１０からのデータやビットカウ
ンタ７からのカウント値が入力されている他、更にタッ
プ位置により位相シフト量を計算すべく、タップカウン
タ８からのカウント値が入力されており、マッピング回
路１では、これら値から位相状態が決定された上、２種
類の位相情報Ｉ１，Ｑ１が出力されるものとなってい
る。インパルス応答演算回路２，３各々ではまた、タッ
プカウンタ８，オーバーサンプルカウンタ９各々からの
カウント値にもとづき位相情報Ｉ１，Ｑ１のインパルス
応答が演算された上、インパルス応答積算回路４，５に
与えられているものである。インパルス応答積算回路
４，５では、全タップに亘ってインパルス応答演算回路
２，３からのインパルス応答値が累積加算されること
で、その加算結果がＤＡ変換器１３，１４を介しアナロ
グ信号として出力されているものである。なお、タイミ
ング回路６では、制御部（図示せず）からの基準クロッ
ク信号にもとづき各種タイミング信号が発生された上、
必要部位に供給されたものとなっている。
に記載のπ／４シフトＱＰＳＫ変調器のブロック構成を
示したものである。図示のように、そのπ／４シフトＱ
ＰＳＫ変調器１６では、入力信号としてのシリアルディ
ジタルデータｄ１は、シフトレジスタ１２でＱＰＳＫで
の伝送単位であるパラレル２ビットデータに変換される
（この２ビットを１シンボルと称す）。シフトレジスタ
１２から順次出力されるパラレル２ビットデータはシフ
トレジスタ１１にシンボル単位にシフト入力せしめられ
る一方、データセレクタ１０からは、タップカウンタ８
からのカウント値に応じて、シフトレジスタ１１からの
データがシンボル単位に順次選択された上、マッピング
回路１に与えられるものとなっている。マッピング回路
１には、データセレクタ１０からのデータやビットカウ
ンタ７からのカウント値が入力されている他、更にタッ
プ位置により位相シフト量を計算すべく、タップカウン
タ８からのカウント値が入力されており、マッピング回
路１では、これら値から位相状態が決定された上、２種
類の位相情報Ｉ１，Ｑ１が出力されるものとなってい
る。インパルス応答演算回路２，３各々ではまた、タッ
プカウンタ８，オーバーサンプルカウンタ９各々からの
カウント値にもとづき位相情報Ｉ１，Ｑ１のインパルス
応答が演算された上、インパルス応答積算回路４，５に
与えられているものである。インパルス応答積算回路
４，５では、全タップに亘ってインパルス応答演算回路
２，３からのインパルス応答値が累積加算されること
で、その加算結果がＤＡ変換器１３，１４を介しアナロ
グ信号として出力されているものである。なお、タイミ
ング回路６では、制御部（図示せず）からの基準クロッ
ク信号にもとづき各種タイミング信号が発生された上、
必要部位に供給されたものとなっている。
【０００４】図８はまた、図７におけるインパルス応答
演算回路２，３の構成例を示したものである。図示のよ
うに、インパルス応答値はＲＯＭ２１に予め記憶されて
いるが、このＲＯＭ２１に、マッピング回路１からの位
相情報Ｉ１１，Ｑ１１、タップカウンタ８からのカウン
ト値、およびオーバーサンプリング９からのカウント値
がアドレスとして入力されることで、そのアドレス対応
のインパルス応答値が出力されるものとなっている。Ｒ
ＯＭ２１からのインパルス応答値は、その後、必要に応
じその符号が符号反転回路２２でマッピング回路１から
の符号情報Ｉ１２，Ｑ１２により反転されたり、必要に
応じ０出力回路２３でマッピング回路１からの０出力情
報Ｉ１３，Ｑ１３により０に置換された状態として、イ
ンパルス応答積算回路４，５に出力されているものであ
る。
演算回路２，３の構成例を示したものである。図示のよ
うに、インパルス応答値はＲＯＭ２１に予め記憶されて
いるが、このＲＯＭ２１に、マッピング回路１からの位
相情報Ｉ１１，Ｑ１１、タップカウンタ８からのカウン
ト値、およびオーバーサンプリング９からのカウント値
がアドレスとして入力されることで、そのアドレス対応
のインパルス応答値が出力されるものとなっている。Ｒ
ＯＭ２１からのインパルス応答値は、その後、必要に応
じその符号が符号反転回路２２でマッピング回路１から
の符号情報Ｉ１２，Ｑ１２により反転されたり、必要に
応じ０出力回路２３でマッピング回路１からの０出力情
報Ｉ１３，Ｑ１３により０に置換された状態として、イ
ンパルス応答積算回路４，５に出力されているものであ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来技
術に係わるπ／４シフトＱＰＳＫ変調器では、位相情報
Ｉ１，Ｑ１各々に対応してインパルス応答演算回路が要
されているばかりか、位相情報Ｉ１，Ｑ１が時分割に演
算される場合には、時分割に演算されない場合に比し、
インパルス応答演算回路を構成しているＲＯＭでの読出
し速度が２倍になり、消費電力の点で不利なものとなっ
ている。このような不具合に加え、従来技術では、ＲＯ
Ｍに書き込まれるインパルス応答値とそのＲＯＭへのア
ドレス割当てや、テスト用ランダム符号の発生、伝送速
度切り替えについては何等考慮されていないものとなっ
ている。
術に係わるπ／４シフトＱＰＳＫ変調器では、位相情報
Ｉ１，Ｑ１各々に対応してインパルス応答演算回路が要
されているばかりか、位相情報Ｉ１，Ｑ１が時分割に演
算される場合には、時分割に演算されない場合に比し、
インパルス応答演算回路を構成しているＲＯＭでの読出
し速度が２倍になり、消費電力の点で不利なものとなっ
ている。このような不具合に加え、従来技術では、ＲＯ
Ｍに書き込まれるインパルス応答値とそのＲＯＭへのア
ドレス割当てや、テスト用ランダム符号の発生、伝送速
度切り替えについては何等考慮されていないものとなっ
ている。
【０００６】本発明の第１の目的は、インパルス応答値
を予め記憶する上での記憶容量少なくして、変調信号を
生成し得るπ／４シフトＱＰＳＫ変調器、並びにそれを
用いた通信装置を供するにある。本発明の第２の目的
は、インパルス応答値を予め記憶部に記憶する上での記
憶容量少なくして、しかもその記憶部からのインパルス
応答値の読出しに伴う消費電力少なくして、変調信号を
生成し得るπ／４シフトＱＰＳＫ変調器、並びにそれを
用いた通信装置を供するにある。本発明の第３の目的
は、ＲＯＭに記憶されるインパルス応答値に対し、その
ＲＯＭへのアドレス空間が最適に割当てされた状態で、
変調信号を高精度に生成し得るπ／４シフトＱＰＳＫ変
調器、並びにそれを用いた通信装置を供するにある。本
発明の第４の目的は、テスト時には、ランダム符号に対
する変調信号を容易に生成し得るπ／４シフトＱＰＳＫ
変調器、並びにそれを用いた通信装置を供するにある。
本発明の第５の目的は、データ伝送速度可変として、様
々なデータ伝送速度に応じて変調信号を生成し得るπ／
４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置
を供するにある。
を予め記憶する上での記憶容量少なくして、変調信号を
生成し得るπ／４シフトＱＰＳＫ変調器、並びにそれを
用いた通信装置を供するにある。本発明の第２の目的
は、インパルス応答値を予め記憶部に記憶する上での記
憶容量少なくして、しかもその記憶部からのインパルス
応答値の読出しに伴う消費電力少なくして、変調信号を
生成し得るπ／４シフトＱＰＳＫ変調器、並びにそれを
用いた通信装置を供するにある。本発明の第３の目的
は、ＲＯＭに記憶されるインパルス応答値に対し、その
ＲＯＭへのアドレス空間が最適に割当てされた状態で、
変調信号を高精度に生成し得るπ／４シフトＱＰＳＫ変
調器、並びにそれを用いた通信装置を供するにある。本
発明の第４の目的は、テスト時には、ランダム符号に対
する変調信号を容易に生成し得るπ／４シフトＱＰＳＫ
変調器、並びにそれを用いた通信装置を供するにある。
本発明の第５の目的は、データ伝送速度可変として、様
々なデータ伝送速度に応じて変調信号を生成し得るπ／
４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置
を供するにある。
【０００７】
【課題を解決するための手段】上記第１の目的は、π／
４シフトＱＰＳＫ変調器が、ディジタル信号を入力信号
として、該入力信号の数を計数する計数手段と、該計数
手段からの計数値と上記入力信号の値にもとづき変調信
号の位相情報を出力する位相情報演算手段と、該位相情
報演算手段からの位相情報の値のインパルス応答を演算
するインパルス応答演算手段と、該インパルス応答演算
手段からの出力値を積算し、積算結果として変調信号を
出力するインパルス応答積算手段とから構成されている
場合に、インパルス応答演算手段を、位相情報をアドレ
スとしてインパルス応答データが読み出されるインパル
ス応答記憶部と、該インパルス応答記憶部から読み出さ
れるインパルス応答データを演算結果として、該演算結
果を互いに直交する２系列の信号に分配した上、該２系
列の信号それぞれを、上記位相情報に従い指定された場
合のみ、符号反転、あるいは予め定められた設定値に置
換する数値変換部とから構成せしめることで、また、以
上の如くにしてなるπ／４シフトＱＰＳＫ変調器が具備
せしめられることで達成される。
４シフトＱＰＳＫ変調器が、ディジタル信号を入力信号
として、該入力信号の数を計数する計数手段と、該計数
手段からの計数値と上記入力信号の値にもとづき変調信
号の位相情報を出力する位相情報演算手段と、該位相情
報演算手段からの位相情報の値のインパルス応答を演算
するインパルス応答演算手段と、該インパルス応答演算
手段からの出力値を積算し、積算結果として変調信号を
出力するインパルス応答積算手段とから構成されている
場合に、インパルス応答演算手段を、位相情報をアドレ
スとしてインパルス応答データが読み出されるインパル
ス応答記憶部と、該インパルス応答記憶部から読み出さ
れるインパルス応答データを演算結果として、該演算結
果を互いに直交する２系列の信号に分配した上、該２系
列の信号それぞれを、上記位相情報に従い指定された場
合のみ、符号反転、あるいは予め定められた設定値に置
換する数値変換部とから構成せしめることで、また、以
上の如くにしてなるπ／４シフトＱＰＳＫ変調器が具備
せしめられることで達成される。
【０００８】上記第２の目的は、π／４シフトＱＰＳＫ
変調器が上記と同様に構成されている場合に、インパル
ス応答演算手段を、位相情報をアドレスとしてインパル
ス応答データが読み出されるインパルス応答記憶部と、
該インパルス応答記憶部から読み出されるインパルス応
答データを互いに直交する２系列の信号に対する演算結
果として、該演算結果を２系列の信号各々に対するもの
として時分割に出力するに際して、上記位相情報に従い
指定された場合のみ、符号反転、あるいは予め定められ
た設定値に置換する数値変換部とから、インパルス応答
積算手段が、上記数値変換部からの出力を時分割に積算
する積算部と、該積算部からの積算値を上記２系列の信
号にそれぞれ対応するものとして一時保持する保持部と
から、それぞれ構成することで、また、以上の如くにし
てなるπ／４シフトＱＰＳＫ変調器が具備せしめられる
ことで達成される。
変調器が上記と同様に構成されている場合に、インパル
ス応答演算手段を、位相情報をアドレスとしてインパル
ス応答データが読み出されるインパルス応答記憶部と、
該インパルス応答記憶部から読み出されるインパルス応
答データを互いに直交する２系列の信号に対する演算結
果として、該演算結果を２系列の信号各々に対するもの
として時分割に出力するに際して、上記位相情報に従い
指定された場合のみ、符号反転、あるいは予め定められ
た設定値に置換する数値変換部とから、インパルス応答
積算手段が、上記数値変換部からの出力を時分割に積算
する積算部と、該積算部からの積算値を上記２系列の信
号にそれぞれ対応するものとして一時保持する保持部と
から、それぞれ構成することで、また、以上の如くにし
てなるπ／４シフトＱＰＳＫ変調器が具備せしめられる
ことで達成される。
【０００９】上記第３の目的は、π／４シフトＱＰＳＫ
変調器が同様に達成されている場合に、インパルス応答
演算手段の１部として設けられ、且つ位相情報をアドレ
スとしてインパルス応答データが読み出されるＲＯＭに
は、該ＲＯＭ内に予め記憶されるインパルス応答データ
の最大値，最小値各々に応じて最小，最大のアドレスが
割当てされることで、また、以上の如くにしてなるπ／
４シフトＱＰＳＫ変調器が具備せしめられることで達成
される。
変調器が同様に達成されている場合に、インパルス応答
演算手段の１部として設けられ、且つ位相情報をアドレ
スとしてインパルス応答データが読み出されるＲＯＭに
は、該ＲＯＭ内に予め記憶されるインパルス応答データ
の最大値，最小値各々に応じて最小，最大のアドレスが
割当てされることで、また、以上の如くにしてなるπ／
４シフトＱＰＳＫ変調器が具備せしめられることで達成
される。
【００１０】上記第４の目的は、π／４シフトＱＰＳＫ
変調器に、テスト用ランダム符号を発生するランダム符
号発生手段と、該ランダム符号発生手段からのランダム
符号と入力信号としてのディジタル信号とを切替えする
切替え手段と、該切替え手段を切替え制御する制御手段
とを具備せしめることで、また、以上の如くにしてなる
π／４シフトＱＰＳＫ変調器が具備せしめられることで
達成される。
変調器に、テスト用ランダム符号を発生するランダム符
号発生手段と、該ランダム符号発生手段からのランダム
符号と入力信号としてのディジタル信号とを切替えする
切替え手段と、該切替え手段を切替え制御する制御手段
とを具備せしめることで、また、以上の如くにしてなる
π／４シフトＱＰＳＫ変調器が具備せしめられることで
達成される。
【００１１】上記第５の目的は、π／４シフトＱＰＳＫ
変調器に、基準クロック信号を分周比可変として分周す
る分周手段と、該分周手段からの分周クロック信号と上
記基準クロック信号とを切替えする切替え手段と、該切
替え手段での切替えと上記分周手段での分周比を制御す
る制御手段とを具備せしめることで、また、以上の如く
にしてなるπ／４シフトＱＰＳＫ変調器が具備せしめら
れることで達成される。
変調器に、基準クロック信号を分周比可変として分周す
る分周手段と、該分周手段からの分周クロック信号と上
記基準クロック信号とを切替えする切替え手段と、該切
替え手段での切替えと上記分周手段での分周比を制御す
る制御手段とを具備せしめることで、また、以上の如く
にしてなるπ／４シフトＱＰＳＫ変調器が具備せしめら
れることで達成される。
【００１２】
【作用】π／４シフトＱＰＳＫ変調器の１構成要件とし
てのインパルス応答演算手段の内部に含まれるインパル
ス応答記憶部が、互いに直交する２系列の位相情報に対
して共通に用いられる場合には、そのメモリ容量少なく
して変調信号が生成され得、これに加え、その後段に配
されているインパルス応答積算手段までが２系列の位相
情報に対して時分割に共用される場合には、インパルス
応答記憶部からのインパルス応答値の読出しに伴う消費
電力少なくして、変調信号を生成し得るものである。ま
た、インパルス応答記憶部としてのＲＯＭに、インパル
ス応答データの最大値，最小値各々に応じて最小，最大
のアドレスが割当てされる場合には、変調信号を高精度
に生成し得るものである。更に、π／４シフトＱＰＳＫ
変調器に、ランダム符号と入力信号としてのディジタル
信号とを切替えする切替え手段が具備せしめられる場合
には、テスト時にランダム符号に対する変調信号を容易
に生成し得、更にまた、π／４シフトＱＰＳＫ変調器
に、基準クロック信号と分周クロック信号とを切替えす
る切替え手段が具備せしめられる場合には、様々なデー
タ伝送速度に応じて変調信号を生成し得るものである。
てのインパルス応答演算手段の内部に含まれるインパル
ス応答記憶部が、互いに直交する２系列の位相情報に対
して共通に用いられる場合には、そのメモリ容量少なく
して変調信号が生成され得、これに加え、その後段に配
されているインパルス応答積算手段までが２系列の位相
情報に対して時分割に共用される場合には、インパルス
応答記憶部からのインパルス応答値の読出しに伴う消費
電力少なくして、変調信号を生成し得るものである。ま
た、インパルス応答記憶部としてのＲＯＭに、インパル
ス応答データの最大値，最小値各々に応じて最小，最大
のアドレスが割当てされる場合には、変調信号を高精度
に生成し得るものである。更に、π／４シフトＱＰＳＫ
変調器に、ランダム符号と入力信号としてのディジタル
信号とを切替えする切替え手段が具備せしめられる場合
には、テスト時にランダム符号に対する変調信号を容易
に生成し得、更にまた、π／４シフトＱＰＳＫ変調器
に、基準クロック信号と分周クロック信号とを切替えす
る切替え手段が具備せしめられる場合には、様々なデー
タ伝送速度に応じて変調信号を生成し得るものである。
【００１３】
【実施例】以下、通信装置自体の一般的な構成は公知で
あるとして、その要部であるπ／４シフトＱＰＳＫ変調
器について、図１から図６により本発明を説明する。先
ずインパルス応答記憶部が、互いに直交する２系列の位
相情報に対して共通に用いられる、本発明によるπ／４
シフトＱＰＳＫ変調器について説明すれば、図１はその
要部ブロック構成を示したものである。図示のように、
既述の図７に示した構成要件のうち、マッピング回路
１、インパルス応答演算回路２、インパルス応答積算回
路４，５、タップカウンタ８，オーバーサンプルカウン
タ９およびＤＡ変換器１３，１４から構成されている
が、図７に示すものと実質的に異なるところは、インパ
ルス応答演算回路２が、互いに直交する２系列の位相情
報に対して共通に設けられていることである。図３はそ
のインパルス応答演算回路２の内部構成を示したもので
ある。図示のように、インパルス応答記憶部としてのＲ
ＯＭ２１、ＲＯＭ２１からのインパルス応答値を必要に
応じ負の値に変換する符号反転回路２２，２４、および
ＲＯＭ２１からのインパルス応答値を必要に応じ０に置
換する０出力回路２３，２５から構成されており、ＲＯ
Ｍ２１は互いに直交する２系列の位相情報に対して共通
に設けられているが、符号反転回路２２，２４および０
出力回路２３，２５は２系列の位相情報対応に設けられ
た上、後述のように、マッピング回路１からの出力信号
Ｉ１２，Ｉ１３，Ｑ１２，Ｑ１３により制御されたもの
となっている。ところで、本例では、マッピング回路１
からの出力信号Ｉ１１，Ｉ１２，Ｉ１３，Ｑ１２，Ｑ１
３と位相情報Ｉ１，Ｑ１との関係は以下の表１のように
設定されたものとなっている。
あるとして、その要部であるπ／４シフトＱＰＳＫ変調
器について、図１から図６により本発明を説明する。先
ずインパルス応答記憶部が、互いに直交する２系列の位
相情報に対して共通に用いられる、本発明によるπ／４
シフトＱＰＳＫ変調器について説明すれば、図１はその
要部ブロック構成を示したものである。図示のように、
既述の図７に示した構成要件のうち、マッピング回路
１、インパルス応答演算回路２、インパルス応答積算回
路４，５、タップカウンタ８，オーバーサンプルカウン
タ９およびＤＡ変換器１３，１４から構成されている
が、図７に示すものと実質的に異なるところは、インパ
ルス応答演算回路２が、互いに直交する２系列の位相情
報に対して共通に設けられていることである。図３はそ
のインパルス応答演算回路２の内部構成を示したもので
ある。図示のように、インパルス応答記憶部としてのＲ
ＯＭ２１、ＲＯＭ２１からのインパルス応答値を必要に
応じ負の値に変換する符号反転回路２２，２４、および
ＲＯＭ２１からのインパルス応答値を必要に応じ０に置
換する０出力回路２３，２５から構成されており、ＲＯ
Ｍ２１は互いに直交する２系列の位相情報に対して共通
に設けられているが、符号反転回路２２，２４および０
出力回路２３，２５は２系列の位相情報対応に設けられ
た上、後述のように、マッピング回路１からの出力信号
Ｉ１２，Ｉ１３，Ｑ１２，Ｑ１３により制御されたもの
となっている。ところで、本例では、マッピング回路１
からの出力信号Ｉ１１，Ｉ１２，Ｉ１３，Ｑ１２，Ｑ１
３と位相情報Ｉ１，Ｑ１との関係は以下の表１のように
設定されたものとなっている。
【００１４】
【表１】
【００１５】ＲＯＭ２１には、出力信号Ｉ１１が１とし
て入力された際に、入力１に対するインパルス応答デー
タが、また、それが０として入力された際には、入力ｃ
ｏｓ４５°に対するインパルス応答データが読み出され
るべく、インパルス応答データが予め記憶設定されてい
るものである。また、出力信号Ｉ１２が１として符号反
転回路２２に入力された場合には、ＲＯＭ２１からのイ
ンパルス応答データは負となるべく制御されるが、これ
と同様に、符号反転回路２４でも、出力信号Ｑ１２が１
として入力された場合には、ＲＯＭ２１からのインパル
ス応答データは負となるべく反転制御されるものとなっ
ている。更に、出力信号Ｉ１３が０出力回路２３に１と
して入力された場合には、前位からの値は０に置換さ
れ、これと同様に、出力信号Ｑ１３が０出力回路２５に
１として入力された場合には、前位からの値は０に置換
されるべく制御されたものとなっている。これにより表
１に示す出力がインパルス応答演算回路２から得られる
ものである。
て入力された際に、入力１に対するインパルス応答デー
タが、また、それが０として入力された際には、入力ｃ
ｏｓ４５°に対するインパルス応答データが読み出され
るべく、インパルス応答データが予め記憶設定されてい
るものである。また、出力信号Ｉ１２が１として符号反
転回路２２に入力された場合には、ＲＯＭ２１からのイ
ンパルス応答データは負となるべく制御されるが、これ
と同様に、符号反転回路２４でも、出力信号Ｑ１２が１
として入力された場合には、ＲＯＭ２１からのインパル
ス応答データは負となるべく反転制御されるものとなっ
ている。更に、出力信号Ｉ１３が０出力回路２３に１と
して入力された場合には、前位からの値は０に置換さ
れ、これと同様に、出力信号Ｑ１３が０出力回路２５に
１として入力された場合には、前位からの値は０に置換
されるべく制御されたものとなっている。これにより表
１に示す出力がインパルス応答演算回路２から得られる
ものである。
【００１６】以上の説明からも判るように、ＲＯＭには
１とｃｏｓ４５°の２種類に対応するインパルス応答値
が記憶されるだけで済まされ、しかも互いに直交する２
種類の位相情報Ｉ１，Ｑ１に対しＲＯＭが１個だけで済
まされることから、従来技術に比しＲＯＭの記憶容量は
１／２に減少され得るものである。
１とｃｏｓ４５°の２種類に対応するインパルス応答値
が記憶されるだけで済まされ、しかも互いに直交する２
種類の位相情報Ｉ１，Ｑ１に対しＲＯＭが１個だけで済
まされることから、従来技術に比しＲＯＭの記憶容量は
１／２に減少され得るものである。
【００１７】図２はまた、図１に示すものとは異なる、
本発明によるπ／４シフトＱＰＳＫ変調器の要部ブロッ
ク構成を示したものである。図１に示すものとの相違
は、図示のように、互いに直交する２系列の位相情報Ｉ
１，Ｑ１に対し、インパルス応答積算回路４が時分割に
用いられていることである。本例でも、マッピング回路
１からの出力信号Ｉ１１，Ｉ１２，Ｉ１３，Ｑ１２，Ｑ
１３は、既述の表１に示す如くに設定されているが、本
例でのインパルス応答演算回路２は、その構成が既述の
図８に示したものと同様とされたものとなっている。即
ち、図１に示すインパルス応答演算回路２と異なるとこ
ろは、互いに直交する２種類の位相情報Ｉ１，Ｑ１に対
しＲＯＭ２１が共通に設けられているが、それ以外の部
分、即ち、符号反転回路２２，０出力回路２３各々での
処理が、互いに直交する２種類の位相情報Ｉ１，Ｑ１で
時分割に行われていることである。既述のように、イン
パルス応答積算回路４も、互いに直交する２系列の位相
情報Ｉ１，Ｑ１で時分割に用いられているわけである
が、その出力はセレクタ（デマルチプレクサ）２０を介
し、位相情報Ｉ１対応のものがラッチ１８に、位相情報
Ｑ１対応のものがラッチ１９に分配保持された上、更
に、タイミングが揃えられた状態で、ＤＡ変換器１３，
１４を介しアナログ信号として出力されているものであ
る。本例では、マッピング回路１からの出力信号は表１
のように設定されることで、ＲＯＭ２１より読み出され
る値は、従来例のように、互いに直交する２種類の位相
情報Ｉ１，Ｑ１毎ではなく、位相情報Ｉ１，Ｑ１に共通
のものとして読み出され、したがって、先の例と同様、
ＲＯＭの記憶容量が１／２ですまされるばかりか、位相
情報Ｉ１，Ｑ１毎に時分割に読み出される場合に比し、
ＲＯＭからの読み出し速度は１／２で済まされ、その
分、消費電力は少なくて済まされているものである。
本発明によるπ／４シフトＱＰＳＫ変調器の要部ブロッ
ク構成を示したものである。図１に示すものとの相違
は、図示のように、互いに直交する２系列の位相情報Ｉ
１，Ｑ１に対し、インパルス応答積算回路４が時分割に
用いられていることである。本例でも、マッピング回路
１からの出力信号Ｉ１１，Ｉ１２，Ｉ１３，Ｑ１２，Ｑ
１３は、既述の表１に示す如くに設定されているが、本
例でのインパルス応答演算回路２は、その構成が既述の
図８に示したものと同様とされたものとなっている。即
ち、図１に示すインパルス応答演算回路２と異なるとこ
ろは、互いに直交する２種類の位相情報Ｉ１，Ｑ１に対
しＲＯＭ２１が共通に設けられているが、それ以外の部
分、即ち、符号反転回路２２，０出力回路２３各々での
処理が、互いに直交する２種類の位相情報Ｉ１，Ｑ１で
時分割に行われていることである。既述のように、イン
パルス応答積算回路４も、互いに直交する２系列の位相
情報Ｉ１，Ｑ１で時分割に用いられているわけである
が、その出力はセレクタ（デマルチプレクサ）２０を介
し、位相情報Ｉ１対応のものがラッチ１８に、位相情報
Ｑ１対応のものがラッチ１９に分配保持された上、更
に、タイミングが揃えられた状態で、ＤＡ変換器１３，
１４を介しアナログ信号として出力されているものであ
る。本例では、マッピング回路１からの出力信号は表１
のように設定されることで、ＲＯＭ２１より読み出され
る値は、従来例のように、互いに直交する２種類の位相
情報Ｉ１，Ｑ１毎ではなく、位相情報Ｉ１，Ｑ１に共通
のものとして読み出され、したがって、先の例と同様、
ＲＯＭの記憶容量が１／２ですまされるばかりか、位相
情報Ｉ１，Ｑ１毎に時分割に読み出される場合に比し、
ＲＯＭからの読み出し速度は１／２で済まされ、その
分、消費電力は少なくて済まされているものである。
【００１８】さて、図４（ａ）には、図３におけるＲＯ
Ｍ（本例では、アドレスが１６ビットで指定のものを想
定）２１の一例での記憶内容がアドレス空間（アドレス
は１６進表示）との関係として示されたものとなってい
る。一般に、ＲＯＭにはアドレスが２進数の状態で入力
されるが、ここで、ＲＯＭ２１にインパルス応答が書き
込まれる場合を想定すれば、インパルス応答は正と負で
非対象な形となるため、それをそのまま書き込むとすれ
ば、図４（ａ）に示す如くに記憶されるというものであ
る。しかしながら、インパルス応答の最大値，最小値そ
れぞれにアドレスの最小値，最大値が割当てされた状態
で、ＲＯＭ２１にインパルス応答が書き込まれるとすれ
ば、インパルス応答は図４（ｂ）に示す如くに記憶され
得るというものである。即ち、通常、０点の位置は２の
補数表示では００００、オフセットバイナリ表示では８
０００であるが、図４（ｂ）に示すように、インパルス
応答の０点位置を移動させることによって、アドレス空
間全体に亘ってインパルス応答が精度大として記憶され
得、その分、演算上での精度向上が図られるものであ
る。
Ｍ（本例では、アドレスが１６ビットで指定のものを想
定）２１の一例での記憶内容がアドレス空間（アドレス
は１６進表示）との関係として示されたものとなってい
る。一般に、ＲＯＭにはアドレスが２進数の状態で入力
されるが、ここで、ＲＯＭ２１にインパルス応答が書き
込まれる場合を想定すれば、インパルス応答は正と負で
非対象な形となるため、それをそのまま書き込むとすれ
ば、図４（ａ）に示す如くに記憶されるというものであ
る。しかしながら、インパルス応答の最大値，最小値そ
れぞれにアドレスの最小値，最大値が割当てされた状態
で、ＲＯＭ２１にインパルス応答が書き込まれるとすれ
ば、インパルス応答は図４（ｂ）に示す如くに記憶され
得るというものである。即ち、通常、０点の位置は２の
補数表示では００００、オフセットバイナリ表示では８
０００であるが、図４（ｂ）に示すように、インパルス
応答の０点位置を移動させることによって、アドレス空
間全体に亘ってインパルス応答が精度大として記憶され
得、その分、演算上での精度向上が図られるものであ
る。
【００１９】次に、π／４シフトＱＰＳＫ変調器自体の
テスト、あるいはその変調器後段側を調整する際に、そ
のテスト、あるいは調整を容易ならしめるべく、テスト
用ランダム符号に対する変調信号が容易に生成可とされ
たπ／４シフトＱＰＳＫ変調器について説明すれば、図
５はそのブロック構成を示したものである。図示のよう
に、シフトレジスタ３０では乱数（ランダム符号）が発
生された上、セレクタ３１に１被選択入力として入力せ
しめられているが、セレクタ３１にはまた、入力端子３
３を介し入力信号としてのディジタル信号が他の被選択
入力として入力せしめられたものとなっている。通常、
制御部３２による制御下に、セレクタ３１からはディジ
タル信号が選択出力された上、既述の本発明によるπ／
４シフトＱＰＳＫ変調器１６に与えられているが、テス
ト時には、シフトレジスタ３０からのは乱数をセレクタ
３１を介しπ／４シフトＱＰＳＫ変調器１６に入力せし
めることで、その乱数に対応した変調信号を生成せしめ
ようというものである。
テスト、あるいはその変調器後段側を調整する際に、そ
のテスト、あるいは調整を容易ならしめるべく、テスト
用ランダム符号に対する変調信号が容易に生成可とされ
たπ／４シフトＱＰＳＫ変調器について説明すれば、図
５はそのブロック構成を示したものである。図示のよう
に、シフトレジスタ３０では乱数（ランダム符号）が発
生された上、セレクタ３１に１被選択入力として入力せ
しめられているが、セレクタ３１にはまた、入力端子３
３を介し入力信号としてのディジタル信号が他の被選択
入力として入力せしめられたものとなっている。通常、
制御部３２による制御下に、セレクタ３１からはディジ
タル信号が選択出力された上、既述の本発明によるπ／
４シフトＱＰＳＫ変調器１６に与えられているが、テス
ト時には、シフトレジスタ３０からのは乱数をセレクタ
３１を介しπ／４シフトＱＰＳＫ変調器１６に入力せし
めることで、その乱数に対応した変調信号を生成せしめ
ようというものである。
【００２０】図６はまた、様々なデータ伝送速度に応じ
た変調信号を生成し得るπ／４シフトＱＰＳＫ変調器の
ブロック構成を示したものである。図示のように、入力
端子４３からの基準クロック信号は、制御部３２からの
ＬＳＢによる制御下に、セレクタ（デマルチプレクサと
して機能）４０からセレクタ４１、または分周回路４２
の何れかに選択的に分配されており、基準クロック信号
が分周回路４２に分配された場合には、制御部３２から
のＭＳＢによる制御下に、その基準クロック信号は分周
比可変（本例では、分周比として、１／２，１／４を想
定）として分周された上、セレクタ４１に被選択入力と
して入力せしめられたものとなっている。したがって、
以下に表２として示すように、ＭＳＢ，ＬＳＢの状態組
合せ如何により、セレクタ４１からは基準クロック信号
か、あるいは１／２分周クロック信号か、または１／４
クロック信号が所望に得られるものである。
た変調信号を生成し得るπ／４シフトＱＰＳＫ変調器の
ブロック構成を示したものである。図示のように、入力
端子４３からの基準クロック信号は、制御部３２からの
ＬＳＢによる制御下に、セレクタ（デマルチプレクサと
して機能）４０からセレクタ４１、または分周回路４２
の何れかに選択的に分配されており、基準クロック信号
が分周回路４２に分配された場合には、制御部３２から
のＭＳＢによる制御下に、その基準クロック信号は分周
比可変（本例では、分周比として、１／２，１／４を想
定）として分周された上、セレクタ４１に被選択入力と
して入力せしめられたものとなっている。したがって、
以下に表２として示すように、ＭＳＢ，ＬＳＢの状態組
合せ如何により、セレクタ４１からは基準クロック信号
か、あるいは１／２分周クロック信号か、または１／４
クロック信号が所望に得られるものである。
【００２１】
【表２】
【００２２】即ち、制御部３２からのＬＳＢが０である
場合には、入力端子４３からの基準クロック信号はセレ
クタ４０，４１を介し、既述の本発明によるπ／４シフ
トＱＰＳＫ変調器１６に動作クロック信号としてそのま
ま出力された上、通常速度のπ／４シフトＱＰＳＫ変調
信号が生成されているが、その間、セレクタ４０から分
周回路４２には基準クロック信号は分配されなく、その
分周動作は積極的に抑制されたものとなっている。しか
しながら、ＬＳＢが１である場合は、セレクタ４０から
分周回路４２に基準クロック信号が分配された状態で、
分周回路４２では初めて分周動作を行い得るものであ
る。その分周出力はまた、セレクタ４１を介し、既述の
本発明によるπ／４シフトＱＰＳＫ変調器１６に動作ク
ロック信号として出力された上、通常速度よりも低速度
のπ／４シフトＱＰＳＫ変調信号が生成されているわけ
であるが、その際、分周回路４２での分周比は、制御部
３２からのＭＳＢによって制御されているものである。
ＭＳＢが０である場合には、分周比１／２として、１で
ある場合は、分周比１／４として分周動作が行われてい
るものである。分周比が１／２，１／４である場合に
は、それぞれ基準クロック信号の速度の１／２，１／４
の速度でπ／４シフトＱＰＳＫ変調信号が生成されるわ
けである。
場合には、入力端子４３からの基準クロック信号はセレ
クタ４０，４１を介し、既述の本発明によるπ／４シフ
トＱＰＳＫ変調器１６に動作クロック信号としてそのま
ま出力された上、通常速度のπ／４シフトＱＰＳＫ変調
信号が生成されているが、その間、セレクタ４０から分
周回路４２には基準クロック信号は分配されなく、その
分周動作は積極的に抑制されたものとなっている。しか
しながら、ＬＳＢが１である場合は、セレクタ４０から
分周回路４２に基準クロック信号が分配された状態で、
分周回路４２では初めて分周動作を行い得るものであ
る。その分周出力はまた、セレクタ４１を介し、既述の
本発明によるπ／４シフトＱＰＳＫ変調器１６に動作ク
ロック信号として出力された上、通常速度よりも低速度
のπ／４シフトＱＰＳＫ変調信号が生成されているわけ
であるが、その際、分周回路４２での分周比は、制御部
３２からのＭＳＢによって制御されているものである。
ＭＳＢが０である場合には、分周比１／２として、１で
ある場合は、分周比１／４として分周動作が行われてい
るものである。分周比が１／２，１／４である場合に
は、それぞれ基準クロック信号の速度の１／２，１／４
の速度でπ／４シフトＱＰＳＫ変調信号が生成されるわ
けである。
【００２３】
【発明の効果】以上、説明したように、請求項１，２に
よる場合は、インパルス応答値を予め記憶する上での記
憶容量少なくして、変調信号を生成し得るπ／４シフト
ＱＰＳＫ変調器、並びにそれを用いた通信装置が、請求
項３，４による場合には、インパルス応答値を予め記憶
部に記憶する上での記憶容量少なくして、しかもその記
憶部からのインパルス応答値の読出しに伴う消費電力少
なくして、変調信号を生成し得るπ／４シフトＱＰＳＫ
変調器、並びにそれを用いた通信装置がそれぞれ得られ
るものとなっている。また、請求項５，６による場合に
は、ＲＯＭに記憶されるインパルス応答値に対し、その
ＲＯＭへのアドレス空間が最適に割当てされた状態で、
変調信号を高精度に生成し得るπ／４シフトＱＰＳＫ変
調器、並びにそれを用いた通信装置が、更に、請求項
７，８による場合は、テスト時には、ランダム符号に対
する変調信号を容易に生成し得るπ／４シフトＱＰＳＫ
変調器、並びにそれを用いた通信装置が、更にまた、請
求項９，１０によれば、データ伝送速度可変として、様
々なデータ伝送速度に応じて変調信号を生成し得るπ／
４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置
がそれぞれ得られたものとなっている。
よる場合は、インパルス応答値を予め記憶する上での記
憶容量少なくして、変調信号を生成し得るπ／４シフト
ＱＰＳＫ変調器、並びにそれを用いた通信装置が、請求
項３，４による場合には、インパルス応答値を予め記憶
部に記憶する上での記憶容量少なくして、しかもその記
憶部からのインパルス応答値の読出しに伴う消費電力少
なくして、変調信号を生成し得るπ／４シフトＱＰＳＫ
変調器、並びにそれを用いた通信装置がそれぞれ得られ
るものとなっている。また、請求項５，６による場合に
は、ＲＯＭに記憶されるインパルス応答値に対し、その
ＲＯＭへのアドレス空間が最適に割当てされた状態で、
変調信号を高精度に生成し得るπ／４シフトＱＰＳＫ変
調器、並びにそれを用いた通信装置が、更に、請求項
７，８による場合は、テスト時には、ランダム符号に対
する変調信号を容易に生成し得るπ／４シフトＱＰＳＫ
変調器、並びにそれを用いた通信装置が、更にまた、請
求項９，１０によれば、データ伝送速度可変として、様
々なデータ伝送速度に応じて変調信号を生成し得るπ／
４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置
がそれぞれ得られたものとなっている。
【図１】図１は、本発明によるπ／４シフトＱＰＳＫ変
調器の要部ブロック構成を示す図。
調器の要部ブロック構成を示す図。
【図２】図２は、図１に示すものとは異なる、本発明に
よるπ／４シフトＱＰＳＫ変調器の要部ブロック構成を
示す図。
よるπ／４シフトＱＰＳＫ変調器の要部ブロック構成を
示す図。
【図３】図３は、図１におけるインパルス応答演算回路
の内部構成を示す図。
の内部構成を示す図。
【図４】図４（ａ），（ｂ）は、インパルス応答記憶用
ＲＯＭでの望ましいアドレス割当を説明するための図。
ＲＯＭでの望ましいアドレス割当を説明するための図。
【図５】図５は、テスト用ランダム符号の発生が考慮さ
れた、本発明によるπ／４シフトＱＰＳＫ変調器のブロ
ック構成を示す図。
れた、本発明によるπ／４シフトＱＰＳＫ変調器のブロ
ック構成を示す図。
【図６】図６は、様々なデータ伝送速度に応じた変調信
号を生成し得る、本発明によるπ／４シフトＱＰＳＫ変
調器のブロック構成を示す図。
号を生成し得る、本発明によるπ／４シフトＱＰＳＫ変
調器のブロック構成を示す図。
【図７】図７は、従来技術に係るπ／４シフトＱＰＳＫ
変調器のブロック構成を示す図。
変調器のブロック構成を示す図。
【図８】図８は、図７におけるインパルス応答演算回路
の構成例を示す図。
の構成例を示す図。
１…マッピング回路、２…インパルス応答演算回路、
４，５…インパルス応答積算回路、７…ビットカウン
タ、８…タップカウンタ、９…オーバーサンプルカウン
タ、１８，１９…ラッチ、２１…ＲＯＭ、２２，２４…
符号反転回路、２３，２５…０出力回路、３０…シフト
レジスタ（ランダム符号発生用）、３１，４０，４１…
セレクタ、３２…制御部、４２…分周回路。
４，５…インパルス応答積算回路、７…ビットカウン
タ、８…タップカウンタ、９…オーバーサンプルカウン
タ、１８，１９…ラッチ、２１…ＲＯＭ、２２，２４…
符号反転回路、２３，２５…０出力回路、３０…シフト
レジスタ（ランダム符号発生用）、３１，４０，４１…
セレクタ、３２…制御部、４２…分周回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹田 克美 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報通信事業部内 (72)発明者 丸山 哲弘 神奈川県横浜市戸塚区戸塚町180番地日立 通信システム株式会社内 (72)発明者 鈴木 幸治 神奈川県横浜市戸塚区戸塚町216番地株式 会社日立製作所情報通信事業部内
Claims (10)
- 【請求項１】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器であって、インパルス応答演算手段が、位相情報
をアドレスとしてインパルス応答データが読み出される
インパルス応答記憶部と、該インパルス応答記憶部から
読み出されるインパルス応答データを演算結果として、
該演算結果を互いに直交する２系列の信号に分配した
上、該２系列の信号それぞれを、上記位相情報に従い指
定された場合のみ、符号反転、あるいは予め定められた
設定値に置換する数値変換部とから構成されているπ／
４シフトＱＰＳＫ変調器。 - 【請求項２】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器を構成要素として含み、インパルス応答演算手段
が、位相情報をアドレスとしてインパルス応答データが
読み出されるインパルス応答記憶部と、該インパルス応
答記憶部から読み出されるインパルス応答データを演算
結果として、該演算結果を互いに直交する２系列の信号
に分配した上、該２系列の信号それぞれを、上記位相情
報に従い指定された場合のみ、符号反転、あるいは予め
定められた設定値に置換する数値変換部とから構成され
ている通信装置。 - 【請求項３】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器であって、インパルス応答演算手段が、位相情報
をアドレスとしてインパルス応答データが読み出される
インパルス応答記憶部と、該インパルス応答記憶部から
読み出されるインパルス応答データを互いに直交する２
系列の信号に対する演算結果として、該演算結果を２系
列の信号各々に対するものとして時分割に出力するに際
して、上記位相情報に従い指定された場合のみ、符号反
転、あるいは予め定められた設定値に置換する数値変換
部とから、インパルス応答積算手段が、上記数値変換部
からの出力を時分割に積算する積算部と、該積算部から
の積算値を上記２系列の信号にそれぞれ対応するものと
して一時保持する保持部とから、それぞれ構成されてい
るπ／４シフトＱＰＳＫ変調器。 - 【請求項４】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器を構成要素として含み、インパルス応答演算手段
が、位相情報をアドレスとしてインパルス応答データが
読み出されるインパルス応答記憶部と、該インパルス応
答記憶部から読み出されるインパルス応答データを互い
に直交する２系列の信号に対する演算結果として、該演
算結果を２系列の信号各々に対するものとして時分割に
出力するに際して、上記位相情報に従い指定された場合
のみ、符号反転、あるいは予め定められた設定値に置換
する数値変換部とから、インパルス応答積算手段が、上
記数値変換部からの出力を時分割に積算する積算部と、
該積算部からの積算値を上記２系列の信号にそれぞれ対
応するものとして一時保持する保持部とから、それぞれ
構成されている通信装置。 - 【請求項５】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器であって、インパルス応答演算手段の１部として
設けられ、且つ位相情報をアドレスとしてインパルス応
答データが読み出されるＲＯＭには、該ＲＯＭ内に予め
記憶されるインパルス応答データの最大値，最小値各々
に応じて最小，最大のアドレスが割当てられているπ／
４シフトＱＰＳＫ変調器。 - 【請求項６】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器を構成要素として含み、インパルス応答演算手段
の１部として設けられ、且つ位相情報をアドレスとして
インパルス応答データが読み出されるＲＯＭには、該Ｒ
ＯＭ内に予め記憶されるインパルス応答データの最大
値，最小値各々に応じて最小，最大のアドレスが割当て
られている通信装置。 - 【請求項７】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器であって、テスト用ランダム符号を発生するラン
ダム符号発生手段と、該ランダム符号発生手段からのラ
ンダム符号と入力信号としてのディジタル信号とを切替
えする切替え手段と、該切替え手段を切替え制御する制
御手段とが具備せしめられているπ／４シフトＱＰＳＫ
変調器。 - 【請求項８】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器を構成要素として含み、該π／４シフトＱＰＳＫ
変調器に、テスト用ランダム符号を発生するランダム符
号発生手段と、該ランダム符号発生手段からのランダム
符号と入力信号としてのディジタル信号とを切替えする
切替え手段と、該切替え手段を切替え制御する制御手段
とが具備せしめられている通信装置。 - 【請求項９】ディジタル信号を入力信号として、該入力
信号の数を計数する計数手段と、該計数手段からの計数
値と上記入力信号の値にもとづき変調信号の位相情報を
出力する位相情報演算手段と、該位相情報演算手段から
の位相情報の値のインパルス応答を演算するインパルス
応答演算手段と、該インパルス応答演算手段からの出力
値を積算し、積算結果として変調信号を出力するインパ
ルス応答積算手段とを備えてなるπ／４シフトＱＰＳＫ
変調器であって、基準クロック信号を分周比可変として
分周する分周手段と、該分周手段からの分周クロック信
号と上記基準クロック信号とを切替えする切替え手段
と、該切替え手段での切替えと上記分周手段での分周比
を制御する制御手段とが具備せしめられているπ／４シ
フトＱＰＳＫ変調器。 - 【請求項１０】ディジタル信号を入力信号として、該入
力信号の数を計数する計数手段と、該計数手段からの計
数値と上記入力信号の値にもとづき変調信号の位相情報
を出力する位相情報演算手段と、該位相情報演算手段か
らの位相情報の値のインパルス応答を演算するインパル
ス応答演算手段と、該インパルス応答演算手段からの出
力値を積算し、積算結果として変調信号を出力するイン
パルス応答積算手段とを備えてなるπ／４シフトＱＰＳ
Ｋ変調器を構成要素として含み、該π／４シフトＱＰＳ
Ｋ変調器に、基準クロック信号を分周比可変として分周
する分周手段と、該分周手段からの分周クロック信号と
上記基準クロック信号とを切替えする切替え手段と、該
切替え手段での切替えと上記分周手段での分周比を制御
する制御手段とが具備せしめられている通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446693A JPH0750693A (ja) | 1993-08-05 | 1993-08-05 | π／４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19446693A JPH0750693A (ja) | 1993-08-05 | 1993-08-05 | π／４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0750693A true JPH0750693A (ja) | 1995-02-21 |
Family
ID=16325031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19446693A Pending JPH0750693A (ja) | 1993-08-05 | 1993-08-05 | π／４シフトＱＰＳＫ変調器、並びにそれを用いた通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750693A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680981B1 (en) | 1999-02-12 | 2004-01-20 | Sharp Kabushiki Kaisha | π/4 shift QPSK modulator and communication device |
| US9143239B2 (en) | 2013-01-07 | 2015-09-22 | Fujitsu Limited | Signal processing device, signal processing method, and communication device |
-
1993
- 1993-08-05 JP JP19446693A patent/JPH0750693A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6680981B1 (en) | 1999-02-12 | 2004-01-20 | Sharp Kabushiki Kaisha | π/4 shift QPSK modulator and communication device |
| US9143239B2 (en) | 2013-01-07 | 2015-09-22 | Fujitsu Limited | Signal processing device, signal processing method, and communication device |
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