JP2941331B2

JP2941331B2 - π／４シフトＱＰＳＫ変調器及びそれを用いた通信装置

Info

Publication number: JP2941331B2
Application number: JP2029579A
Authority: JP
Inventors: 保明高原; 智宏江崎; 茂幸須藤; 貞二岡本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-02-13
Filing date: 1990-02-13
Publication date: 1999-08-25
Anticipated expiration: 2014-08-25
Also published as: US5210775A; JPH03235553A

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は、デジタル信号を用いた通信装置に係り、特
に回路規模を抑えIC化に好適なπ/4シフトQPSK変調器及
びそれを用いた通信装置に関する。

【従来の技術】

デジタル信号の変調方式にはQPSK方式が広く使用され
ている。このQPSK方式は位相が変化する場合０点を通過
する可能性があり、S/N劣化の可能性が高い無線通信方
式では問題があった。この問題に対しデータのシンボル
ごとに位相軸を回転することにより０点の通過を防いだ
π/4シフトQPSK変調方式が知られている。第４図はQPSK変調の位相を示した図であり、第19図は
従来のQPSK変調回路の構成図である。以下、第19図を第
４図を併用して説明する。第19図において20は入力された２ビットのデジタル信
号からI,Qの直交成分（以下位相情報と記す）を計算す
るマッピング回路、21は位相情報の高周波成分を落し帯
域制限を行うフィルタ回路、16は一般的な直交変調回路
である。入力されたデジタル信号は、マッピング回路20で第４
図に示したように４つの位相に配置される。具体的には
各位相に対応した位相情報（I,Q）が出力される。この
位相情報はフィルタ回路21で高周波成分が落され帯域制
限がなされる。このフィルタ回路には、符号間干渉が無
くなるように一般的にロールオフ特性のフィルタが用い
られる。このロールオフフィルタは特性が複雑であるこ
とからデジタルフィルタが多く使用されている。このデ
ジタルフィルタは信号の処理を乗算、加算で実行するた
め高速に演算処理を実行する必要がある。このため消費
電力の点で携帯通信機のように電池で運用される装置に
は難があった。この問題に対し、演算結果をあらかじめROに記憶させ
ておき、入力データをROMのアドレスとして入力するこ
とでフィルタ回路さらには直交変調回路までROMで置き
換えするという技術が特開昭53−24763号公報に開示さ
れている。これにより処理回路構成が複雑で高速である
ことを必要としなくなる。

【発明が解決しようとする課題】

前述の従来技術によると、複雑な乗算、加算回路を省
き、高速な演算動作を動作を必要としない。しかし、第３図に示したπ/4シフトQPSKの位相状態の
遷移の様な位相シフトに対応することについては考慮さ
れていない。さらにフィルタのタップ数、位相の状態数
によってROM容量が指数関数的に増加する欠点があっ
た。本発明の目的は、上記従来技術の欠点を無くし、回路
規模及びROM容量を抑え、IC化に好適なπ/4シフトQPSK
変調器及びそれを用いた通信装置を提供することにあ
る。

【課題を解決するための手段】

上記目的を達成するために、本発明は、入力した信号の数を計数する計数手段と、計数した値
をもとに変調信号の位相点をπ/4ずつずらすようにした
位相演算手段と、位相情報のインパルス応答を演算する
演算手段と、インパルス応答値を積算して変調信号の出
力値を演算する積算手段と変調信号を出力する出力手段
を備えることと、位相情報演算手段及び演算手段にROMを用いると共
に、位相情報演算手段に入力された情報からROMのアド
レス情報を演算するアドレス演算手段を備えることと、演算手段が、ROMと、該ROMの出力する演算結果を前記
演算手段の入力信号に従って、符号反転、あるいは、あ
らかじめ設定した値に置き換える数値変換手段で構成さ
れたことと、制御信号を入力する制御信号入力手段と、この制御信
号に従って前記計数手段をリセットする計数制御手段を
設けたことと、制御情報を記憶する第１の記憶手段と、この記憶した
制御情報に従って出力信号の出力レベルをあるいはオフ
セットレベルを制御する出力制御手段を設けたことと、出力制御手段はあらかじめ設定された一連の制御情報
を記憶する第２の記憶手段と、第２の記憶手段から制御
情報を順に読み出す読出し手段と、第１の記憶手段の記
憶した制御情報に従って制御するか第２の記憶手段から
読みだした制御情報に従って制御するかを切り替えると
共に、読出し手段の動作を制御する制御切り替え手段と
を備えることをそれぞれ特徴とするπ/4シフトQPSK変調
器およびこれを備えたことを特徴とする通信装置であ
る。

【作用】

計数回路により入力した信号の数を計数した値をもと
に位相演算手段が変調信号の位相点をπ/4シフトずつず
らすよう処理する。このため、正確な位相位置を演算す
ることができる。また、この位相情報のインパルス応答
を演算手段で演算し、積算手段は出力されたインパルス
応答値を積算して変調信号の出力値を得るようにしたの
で、演算手段の演算量が分散され、演算手段をROM化し
た場合でもROM容量を抑えることができる。演算手段にROMを用いると共に、アドレス演算手段で
位相情報演算手段に入力された情報からROMのアドレス
情報を演算することにより、タップ計算等で行われるよ
うなタップ位置を順に変えながら演算を繰り返す場合に
おいても、アドレス演算手段により位相シフト量をタッ
プ位置に応じてアドレスを変更できる。演算手段のROMが出力する演算結果を数値変換手段の
働きにより演算手段の入力信号に従って、符号反転、あ
るいは、あらかじめ設定した値に置き換えることができ
るので、数値演算係数あるいは位相情報の対称性が利用
できROM容量を抑えることができる。計数制御手段により制御信号に従って前記計数手段を
リセットできることにより、伝送開始の位相状態を常に
一定の状態から開始することができる。第１の記憶手段が記憶する制御情報に従って出力制御
手段出力信号の出力レベルあるいはオフセットレベルを
制御できるので、直交変調器の調整が容易にできるよう
になる。制御切り替え手段により、第１の記憶手段が記憶する
制御情報の値に加え、第２の記憶手段から読出し手段に
より順に読み出された制御情報の値で出力制御手段出力
信号の出力レベルあるいはオフセットレベルを制御でき
るので、TDMA制御等で行われる送出電力の高速なオン／
オフに対しても滑らかな制御が可能となる。

【実施例】

以下、図面を用いて本発明を詳細に説明する。第２図は本発明を用いた通信装置のデータ送出部分の
一例である。第２図において、13は制御部、14はマッピ
ング回路、15はフィルタ回路、16は直交変調回路、17は
線形アンプ、７はビットカウンタ、６はタイミング回
路、18は発振回路である。制御部13は、送出するデータ
の生成、出力及び通信装置の動作を制御する制御信号を
各回路に出力する。直交変調回路16は従来から用いられ
てきている回路であり、第19図に示した直交変調回路16
と同一である。タイミング回路６は各部動作の基準となる信号を発生
する。ビットカウンタ７は制御部13から出力されるデジ
タルデータのビット数を計数する回路であり、本実施例
ではπ/4シフトQPSKの位相状態が第３図に示すようにシ
ンボル入力毎に右回りにπ/4ずつシフトするとして、位
相シフト状態が８種類あることから、３ビットカウンタ
で構成しており、０から７まで計数すると次は０とな
る。マッピング回路14は制御部13からのデジタルデータ
とビットカウンタの出力とを入力して、そのデータ値と
カウンタ値に対応した位相状態を決定し、位相情報I1及
びQ1を出力する。この出力はフィルタ回路15により高域
成分を落して直交変調回路16に入力される。線形アンプ
17は直交変調回路16で生成された変調波を増幅して通信
回路あるいは通信回線I/Fに出力する。（通信回線及び
通信回線I/Fは記載せず。）次に、さらに実施例を示して詳細に本発明の説明をす
る。第１図は第２図で示した実施例のマッピング回路14と
フィルタ回路15を細部に示した構成図であり、本発明の
主要部を示している。第１図において、１はマッピング回路、７はビットカ
ウンタ、６はタイミング回路、８はタップカウンタ、９
はオーバサンプリングカウンタ、10はデータセレクタ、
11は２ビット７段シフトレジスタ、２及び３は演算回
路、４及び５は積算回路、13及び14はDA変換器（以下DA
Cと略す）である。回路２〜５及び回路８〜14が第２図
のフィルタ回路15に相当するものであり、シフトレジス
タ11の段数をタップ数とするデジタルフィルタを構成し
ている。以下、第１図に示した実施例の動作を説明する。信号
d1は制御部13（図示せず）から送られてくるNRZのデジ
タルデータである。信号d1はシフトレジスタ12でQPSKの
伝送単位の２ビットデータに変換される。以下の説明で
は伝送単位をシンボルと表し、２ビットを１シンボルと
する。シフトレジスタ12の出力はシフトレジスタ11にシ
ンボル単位入力する。本実施例ではデジタルフィルタの
タップ数を７に設定したため、シフトレジスタ11の段数
を７段としている。もちろん、タップ数を変更しても本
発明を適用できることは言うまでもない。データセレク
タ10はタップカウンタ８の出力値に従ってシフトレジス
タ11の出力するデータから１シンボル選択してマッピン
グ回路１に出力する。マッピング回路１はデータセレク
タ10からのデータとビットカウンタ７の出力値とさらに
タップ位置により位相のシフト量を計算するためにタッ
プカウンタ８の出力とを入力し、これらの値から位相状
態を決定し位相情報I1,Q1を出力する。演算回路２は位
相情報I1のインパルス応答を演算し積算回路４に出力す
る。積算回路４は全タップに渡って演算回路２の出力す
るインパルス応答値を加算してその結果をDAC13に出力
する。DAC13は入力したデジタルデータをアナログデー
タに変換して出力する。次に各回路の構成及び動作を図を用いてさらに詳細に
説明する。第５図はマッピング回路１の構成図である。
100はROM、101は減算器である。ROM100は、セレクタ10
からのシンボルデータと、ビットカウンタ７、タップカ
ウンタ８の値をアドレス値として入力し、それに対応し
てメモリにあらかじめ記録されている位相情報I1及びQ1
を出力する。減算器101はビットカウンタ７とタップカ
ウンタ８の値の差を出力するものである。第１表及び第２表にROM100の内容の１例を示す。第１
表はシンボルの値及び減算器101の出力と位相状態を表
した表である。第１表の位相状態の番号は第３図に示し
た番号と同一である。第２表は位相状態と位相情報I1,Q
1との関係を示している。第２表から明らかなようにI1,
Q1共に５種類の値しかとらない。このため本実施例では
各値に対応して１から５の数値を割当て、ROMに記憶す
るようにしている。次にビットカウンタ７とタップカウンタ８の関係につ
いて例を挙げて説明する。良く知られているように、デ
ジタルフィルタは時間遅延された信号のインパルス応答
の総和を計算することでフィルタ特性を実現している。
本実施例では信号の時間遅延をシフトレジスタ11で実現
し、遅延された各信号のインパルス応答を計算するため
にタップカウンタ８とデータセレクタ10で各信号を順に
選択し、演算回路２で計算したインパルス応答を積算回
路４で加算することでフィルタ出力を算出するように構
成している。第３表に、ビット列（11110100101100）が入力として
与えられた例を示す。本実施例では２ビットを単位に処
理することからビットカウンタ７も２ビット単位でカウ
ントするように構成している。もちろん１ビット単位で
カウントしてからカウント値を1/2しても良い。第３表
では信号を入力する時点でのビットカウンタ値と信号に
対応する位相状態番号、さらに全信号入力後のビットカ
ウンタ値とそれぞれの信号値をデータセレクタ10で選択
するときのタップカウンタ値と減算器101の出力値とROM
100から読み出される位相情報I1,Q1が示す位相状態の関
係を示している。本実施例では、最後に入力された信号
はタップカウンタ８の出力が０で選択されるように構成
しており、以下遡る順にタップカウンタ８の値を増やす
ようになる。従って、例えばタップカウンタ値が４とす
ると４個前に入力されたデータをデータセレクタ10で選
択することになる。ここで、ビットカウンタ７とタップ
カウンタ８とオーバーサンプリングカウンタ９の関係を
簡単に説明する。ディジタルフィルタの出力信号はすべ
てのタップで計算したインパルス波形値を積算して求め
ることと、これをオーバーサンプリング回数繰り返した
後、次の入力信号を入力する事になるので、タップカウ
ンタ８が一周するとオーバーサンプリングカウンタ９が
１増える。更にオーバーサンプリングカウンタ９が一周
すると次の入力信号が入力されビットカウンタ７が増加
する様に動作する。データを入力するとビットカウンタ７がデータ数を計
数する。例えば最初のデータ（11）を入力するときビッ
トカウンタ値が１とすると、続いて（11）を入力すると
きはビットカウンタ値が２となる。最後に入力された信
号はタップカウンタ８が０の時選択されることから、ビ
ットカウンタ７の値がそのままROM100に入力される。従
って、マッピング回路１は最初の（11）を位相状態B3と
し、続く（１、１）を位相状態A4としてそれぞれの位相
状態に対応する位相情報I1,Q1を出力することが出来
る。さらに、例に挙げた７シンボルのデータを入力する
とビットカウンタ７の値は７となる。この時点で、タッ
プカウンタ８の値を変化させてマッピング回路１の出力
を見ると、まずタップカウンタ値が０の時最後に入力し
たデータが選択されるため、位相状態B4の位相情報I1,Q
1がROM100から出力される。タップカウンタ値が５とな
ると２番目に入力された（１、１）のデータが選択され
る。この時減算器101の出力は２であり、位相状態A4の
位相情報I1,Q1がROM100から出力されることになる。こ
の位相状態は入力されたときと同じ状態であり、正確に
マッピングされていることがわかる。同様にタップカウ
ンタ値が６で最初に入力されたデータを選択すると、減
算器101の出力が１となりROM100から位相状態B3の位相
情報が出力されることになる。以上述べたよう、ビットカウンタ７でカウントしたビ
ット数情報をマッピング回路１で位相状態を決定する情
報として使用できるので、ビット出力ごとに位相がπ/4
ずつシフトするπ/4シフトQPSKに対しても正確にシフト
量及びデータに対応する位相状態を決定できる。また、
アドレス演算手段である減算器101の働きによりタップ
情報の処理も正確にできるといった効果がある。さら
に、本実施例では演算手段に減算器を用いたが、タップ
カウンタとビットカウンタの関係から位相状態を求めら
れる演算手段ならば、加算器、変換メモリその他でも良
い。次に、演算回路２の構成及び動作について述べる。演
算回路２と３は同一構成としている。第６図は演算回路
２の構成図である。本実施例ではインパルス応答値をRO
M200にあらかじめ記憶させておき、マッピング回路１か
らの位相情報とタップカウンタ８の値とオーバーサンプ
リングカウンタ９の値とをアドレスとしてROM200に入力
し、対応するインパルス応答値がROM200から出力される
ように構成している。第７図はインパルス応答値と各カウンタの値の関係を
示した図である。第７図（ａ）は７シンボル期間のイン
パルス応答を示し、第７図（ｂ）は第７図（ａ）の期間
T5を拡大して示した図である。第７図（ａ）T1〜T7がタ
ップカウンタ８の値で選択され、第７図（ｂ）のs1〜s7
がオーバーサンプリングカウンタ９の値で選択されるよ
うに、ROM200の内容をあらかじめ設定しておく。もちろ
ん第７図に示したインパルス応答はマッピング回路１か
ら入力される位相情報によっても変化するため位相情報
の種類分のインパルス応答値をROM200に設定しておく。
これにより位相情報に対応したインパルス応答値が演算
回路２から出力される。第８図は演算回路２の第２の構成例である。201はROM
200の出力値を負の値に変換する符号反転回路、202は演
算回路２の出力値を０にする零出力回路である。第８図
の実施例ではマッピング回路出力を第４表のように設定
する。更にROM200に信号I11が１のとき入力１に対するイン
パルス応答データが、０のとき入力cos45゜に対するイ
ンパルス応答データが読み出されるようにデータを設定
しておく。信号I12は符号反転回路201に入力し、I12＝
２ならば出力値が負となるようにする。さらに、信号I1
3を零出力回路202に入力し、I13＝１ならば出力値が０
となるようにする。これらにより第４表に示す関係の出
力を演算回路２から得ることができる。本実施例ではRO
M200に１とcos45゜の２種類のインパルス応答を記憶さ
せるだけで良いので、第６図に示した実施例に比べ、RO
M容量を2/5と減少させることができると言う効果があ
る。次に積載回路４について説明する。第９図は積算回路
４の実施例である。400は加算回路、401及び402はデー
タを保持するラッチ回路である。ラッチ401は加算回路4
00の加算結果を保持する。加算回路400はラッチ401の保
持するデータと演算回路２からのデータを加算し出力す
る。このような構成により演算回路２からの出力データ
を積算した結果をラッチ401に記憶することができる。
ラッチ402は全てのタップについて積算した結果を記憶
するものであり、オーバーサンプリングカウンタ９の変
化するタイミングでラッチ401の出力を記憶保持する。
その後でラッチ401のデータをクリアし次の計算に備え
るようにしている。第10図は積算回路４の第２の実施例である。この実施
例では加算回路400の出力を直接ラッチ402に入力するよ
うにしている。第10図の実施例ではラッチ402へのデー
タ保持とラッチ401のクリアを同時に実行しても誤動作
しないため、制御回路を簡略化できるという効果があ
る。またラッチ402を積算回路５に含めて記述したが、
このラッチ402をDAC13に付属させても良い。以上述べた実施例は第１図に示した実施例の詳細例で
あり、これらの実施例によれば、マッピング回路、演算
回路、積算回路と演算処理を分散できるので、演算にRO
Mをした場合でも、ROM容量を抑えることができIC化が容
易であるという効果がある。第１図の実施例ではＩ及びＱの２種類の位相情報信号
を別の回路で処理するように構成したが、演算回路、積
算回路は同じ回路構成であることから、時分割で処理し
ても良い。第11図は時分割処理でＩ及びＱの位相情報を処理する
ようにした本発明の第２の実施例である。第１図の実施
例と比べ、ラッチ回路19、20、21と、ゲート22と、時分
割制御回路23と、加算回路24、26と、レジスタ回路25、
27と、増幅回路28、29と、ゲイン調整回路30と、フィル
タ31、32が追加されている。さらに制御部13を図示して
いる。演算回路２、積算回路４、ビットカウンタ７、タ
ップカウンタ８、オーバーサンプリングカウンタ９、シ
フトレジスタ11及び12、データセレクタ10、DAC13及び1
4の動作は第１図に示した実施例と同じである。以下、
第11図の実施例の動作を説明する。第11図の実施例の特徴は、時分割制御回路23の出力に
より２種類の位相情報のいずれを処理するかを制御する
ようにしたことにある。以下、２種類の位相情報をＩ情
報、Ｑ情報と表記して区別する。マッピング回路１は時
分割制御回路23の出力に従って、出力する位相情報をＩ
情報、Ｑ情報を切り替える。それぞれの位相情報は演算
回路２と積算回路４でインパルス応答が計算される。時
分割制御回路23の出力は、ラッチ19、20、21に供給され
ており、ラッチ19とラッチ20、21とは逆極性になってい
るため、Ｉ情報はラッチ19で保持され、Ｑ情報はラッチ
21で保持されることになる。第12図、第13図は本実施例の動作を示すタイミング図
である。第12図において信号ａは制御部13からシフトレ
ジスタ12に入力されるデータ、信号ｂはシフトレジスタ
12の出力信号、信号ｃはオーバーサンプリングカウンタ
９の計数値、信号ｄはフィルタ31の出力信号、信号ｅは
フィルタ32の出力信号、信号ｆはビットカウンタ７の計
数値をそれぞれ示している。制御部13から入力されるデ
ータはシフトレジスタ12によりシンボル単位にまとめら
れる（信号ｂ）。ビットカウンタ７はシンボル単位に計
数値を増加させる（信号ｆ）。本実施例では各シンボル
の期間をオーバーサンプリングカウンタ９で７分割し、
それぞれの期間のインパルス応答値を計算するようにし
ていることから、オーバーサンプリング処理が可能とな
る（信号ｃ）。またフィルタ31、32の作用により滑らか
な変化の位相情報が処理できる（信号d,e）。第13図は第12図の拡大図であり、オーバーサンプリン
グカウンタ９の値が変化する期間を拡大したものであ
る。第13図において、信号ｃはオーバーサンプリングカ
ウンタ９の計数値、信号ｇは時分割制御回路23の出力、
信号ｈはマッピング回路１の出力、信号ｉはタップカウ
ンタ８の計数値、信号ｊはラッチ19の出力、信号ｋはラ
ッチ20の出力、信号ｍはラッチ21の出力をそれぞれ示し
ている。オーバーサンプリングカウンタ値が一定の期間
に、時分割制御回路23の出力が１周期出力される（信号
ｇ）。この期間でタップカウンタ８は２周期動作を行い
（信号ｉ）、これに伴ってマッピング回路１から前半の
周期でＩ情報が、後半の周期でＱ情報が出力される（信
号ｈ）。これにより、１オーバーサンプリング期間内で
Ｉ情報及びＱ情報の２種類のインパルス応答を計算する
ことができる。計算結果は信号ｇの立ち上がりでラッチ
19に保持され（信号ｊ）、立ち下がりでラッチ20、21に
保持される（信号k,m）。このようにラッチ19〜21の働
きにより、Ｉ情報とＱ情報が同時に出力される様にで
き、位相変化のタイミングを合わせることができる。さらに、本実施例では制御回路13からビットカウンタ
７をクリアできるように制御信号を接続している。これ
により、データをスタートする時に制御回路13からビッ
トカウンタ７をリセットできるので、常に同一状態から
データ送出を開始できるという効果がある。次に、第11図の加算回路24,26、レジスタ25,27、増幅
回路28,29、ゲイン調整回路30の動作について説明す
る。第２図で示したようにフィルタ回路15の出力、すなわ
ち第11図のフィルタ31及び32の出力は直交変調回路16に
入力され、この信号に従って位相変調が施される。実際
の回路では直交変調回路16が理想特性を示すことは無
く、素子のばらつきなどにより特性が劣化することがあ
る。本実施例ではレジスタ25及び27に設定した値を加算
回路24,26で位相情報に加えることができるので、レジ
スタ25及び27の内容を制御部13で適当に設定すること
で，オフセットバランスを調整することができる。さら
にゲイン調整回路30で増幅回路の利得をそれぞれ独立に
設定できるようにしたことから、これらのばらつきを補
正することができる。さらに制御部13が設定する値を回
路動作中に変更できるように制御プログラムを組み込む
ことにより、調整の手間を大幅に低減することもでき
る。もちろん、この変更動作を禁止する禁止手段を設け
ることにより、使用中に誤って調整をずらしてしまうこ
とも防げる。第11図の実施例ではゲイン調整を増幅回路28,29で行
ったが、他の場所でも同様に実施できる。例えば、DAC
の変換ゲインを調整できるように構成しても良い。第15
図に示したように演算回路２にゲイン調整回路30の出力
を入力し、演算係数を変更できるように構成しても良
い。もちろん、演算回路２にROMを用いている場合は、R
OMの読み出すアドレスをゲイン調整回路30の出力で変更
できるようにしても良い。他の方法としては、第16図に
示したように積算回路４の出力にゲイン調整回路30の出
力を乗じても同様な効果が得られる。第15図、第16図の
例では、ゲイン調整をすべてデジタル回路で実行してい
ることから、IC化が容易であるという効果もある。これまで述べてきた第１図及び第11図の実施例ではセ
レクタ10をマッピング回路１の前段に配置したが、第14
図のようにマッピング回路１の後段に配置し、マッピン
グ回路１の出力をシフトレジスタ11で遅延するようにし
ても本発明を適用できることは明白である。この場合、
マッピング回路１の動作周期がシンボル入力周期となる
ため、CMOS素子で回路を実現した場合、消費電力を低下
できるという効果もある。第17図は第11図で示したゲイン調整回路30の一例を示
す構成図である。レジスタ302、303にそれぞれＩ情報、
Ｑ情報のゲイン調整値を制御部13から設定できる。さら
に、カウンタ301、ROM300、切り替え回路304、305を設
けることにより、送信電力の制御を可能としている。第18図は送信電力の制御の動作例を示している。この
例は送信電力を急速に停止する例である。このような急
速な送信電力の制御はTDMA通信で必要とされる。制御部
13からの信号によりカウンタ301をスタートさせると共
に、切り替え回路304、305をROM300の出力側に切り替え
る。カウンタ301の出力はROM300のアドレス入力に接続
されており、ROM300からあらかじめ設定されたデータが
順に読みだされる。ROM300に第18図（ａ）に示したデー
タを書き込んでおけば、第18図（ｂ）に示したように送
出電力も同様な特性で変化する。実際の回路ではゲイン
制御調整回路30の出力を０にしても、素子のバラツキ等
によりRF電力を０にすることができない。このため第２
図に示した実施例では線形アンプ17の電源を切断できる
ように制御部13から信号が接続されている。従って第18
図に示したようにt2のタイミングで線形アンプ17の電源
を切断することにより、出力を０とすることができる。
さらに、ROM300のデータを適当に設定することにより、
送信電力増加の制御もできる。また電力変化の推移もRO
M300に設定できるので、波形歪等で発生する高調波等の
不用輻射を押さえた制御が容易に実現できるという効果
がある。第11図に示した実施例によれば、２種類の位相情報I,
Qのフィルタリング処理を共通の回路で処理できるの
で、回路規模をさらに抑えることができるという効果が
ある。

【発明の効果】

以上述べたように、本発明によればビットカウンタの
値を用いて位相状態を決定できるとともにマッピング回
路、演算回路、積算回路と演算処理を分散できるので、
演算にROMをした場合でも、ROM容量を抑えることができ
IC化が容易であるという効果がある。

【図面の簡単な説明】

第１図、第11図は本発明の２つの実施例の構成図、第14
図、第15図及び第16図は本発明の実施例の一部を示した
構成図、第２図は本発明を用いた通信装置の一例を示す
構成図、第３図はπ/4シフトQPSK信号の位相遷移図、第
４図はQPSK信号の位相遷移図、第５図、第６図、第８
図、第９図、第10図、第17図は本発明の構成要素の構成
図、第７図はインパルス応答の一例を示した図、第12
図、第13図は第11図に示した実施例の動作タイミング
図、第18図は通信装置の動作の一例を示した図、第19図
は従来例を示す構成図である。符号の説明 1:マッピング回路２、3:演算回路４、5:積算回路 7:ビットカウンタ 8:タップカウンタ 9:オーバーサンプリングカウンタ 10:データセレクタ 11、12:シフトレジスタ 23:時分割制御回路 30:ゲイン調整回路 24、26:加算回路 100、200:ROM 101:減算器 201:符号反転回路 202:零出力回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者岡本貞二神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所家電研究所内 (56)参考文献特開平３−154458（ＪＰ，Ａ) 1989年電子情報通信学会秋季全国大会講演論文集，〔分冊２〕，Ｐ．２−229 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 27/00 - 27/38

Claims

(57)【特許請求の範囲】

【請求項１】ディジタル信号を入力し、この入力信号を
もとに変調信号を出力するπ/4シフトQPSK変調器におい
て、入力信号の数を計数する計数手段と、入力信号をフィルタのタップ数分記憶する信号記憶手段
と、該信号記憶手段に記憶された入力信号を１タップ単位で
読み出すタップデータ選択手段と、タップデータ選択手段の出力と、該計数手段の出力を入
力して変調信号の位相情報を出力する位相情報演算手段
と、前記位相情報のインパルス応答値を演算する演算手段
と、該演算手段の出力するインパルス応答値をタップデータ
選択手段を切り替える毎に加算しフィルタのタップ数分
加算を繰り返した後変調信号出力値を出力する積算手段
とを備えたことを特徴とするπ/4シフトQPSK変調器。
【請求項２】ディジタル信号を入力し、この入力信号を
もとに変調信号を出力するπ/4シフトQPSK変調器におい
て、入力信号の数を計数する計数手段と、入力信号と計数手段の出力を入力して変調信号の位相情
報を出力する位相情報演算手段と、位相情報演算手段の出力信号をフィルタのタップ数分記
憶する信号記憶手段と、信号記憶手段に記憶された位相情報を１タップ単位で読
み出すタップデータ選択手段と、前記位相情報のインパルス応答値を演算する演算手段
と、該演算手段の出力するインパルス応答値をタップデータ
選択手段を切り替える毎に加算しフィルタのタップ数分
加算を繰り返した後変調信号出力値を出力する積算手段
とを備えたことを特徴とするπ/4シフトQPSK変調器。
【請求項３】前記演算手段が、記憶手段と、該記憶手段の出力する演算結果をこの演算手段の入力信
号に従って、符号反転、あるいは、あらかじめ設定した
値に置き換える数値変換手段とを備えることを特徴とす
る請求項１または２記載のπ/4シフトQPSK変調器
【請求項４】ディジタル信号を入力し、この入力信号を
もとに変調信号を出力するπ/4シフトQPSK変調器を備え
た通信装置において、前記π/4シフトQPSK変調器は、入力信号の数を計数する計数手段と、入力信号をフィルタのタップ数分記憶する信号記憶手段
と、該信号記憶手段に記憶された入力信号を１タップ単位で
読み出すタップデータ選択手段と、タップデータ選択手
段の出力と、計数手段の出力を入力して変調信号の位相情報を出力す
る位相情報演算手段と、前記位相情報のインパルス応答値を演算する演算手段
と、該演算手段の出力するインパルス応答値をタップデータ
選択手段を切り替える毎に加算しフィルタのタップ数分
加算を繰り返した後変調信号出力値を出力する積載手段
とからなることを特徴とする通信装置。