JP2937624B2 - ディジタル化直交変調用集積回路とその検査方法 - Google Patents
ディジタル化直交変調用集積回路とその検査方法Info
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- JP2937624B2 JP2937624B2 JP4138931A JP13893192A JP2937624B2 JP 2937624 B2 JP2937624 B2 JP 2937624B2 JP 4138931 A JP4138931 A JP 4138931A JP 13893192 A JP13893192 A JP 13893192A JP 2937624 B2 JP2937624 B2 JP 2937624B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2032—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner
- H04L27/2053—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases
- H04L27/206—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers
- H04L27/2067—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states
- H04L27/2071—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner using more than one carrier, e.g. carriers with different phases using a pair of orthogonal carriers, e.g. quadrature carriers with more than two phase states in which the data are represented by the carrier phase, e.g. systems with differential coding
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- H04L27/2092—Modulator circuits; Transmitter circuits for discrete phase modulation, e.g. in which the phase of the carrier is modulated in a nominally instantaneous manner with digital generation of the modulated carrier (does not include the modulation of a digitally generated carrier)
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタル化直交変調用
集積回路のインパルスレスポンス記憶部の検査方法に関
する。
集積回路のインパルスレスポンス記憶部の検査方法に関
する。
【０００２】
【従来の技術】ディジタル移動通信に適合する変調器と
してディジタル信号処理による直交形変調器が使われて
いる。このような調整器については、鈴木等による『Ｆ
Ｍ用直交形変調器のディジタル化に関する検討』信学技
報ＣＳ７９−２５０ ＰＰ３１〜３６に記載がある。
してディジタル信号処理による直交形変調器が使われて
いる。このような調整器については、鈴木等による『Ｆ
Ｍ用直交形変調器のディジタル化に関する検討』信学技
報ＣＳ７９−２５０ ＰＰ３１〜３６に記載がある。
【０００３】ディジタル化直交変調器の構成は、変調波
の複素包絡線をデジタル信号処理で発生させる低周波部
と、その直交出力をそれぞれの入力とする２つの平衡変
調器の出力を合成し変調波を得る周波数変換部とに分け
られる。この構成では、低周波部がディジタル化されて
いるため、信号のソフト的な処理、たとえば正確なロー
ルオフ率の設定やミキサの位相誤差の補正等を容易に行
なうことができる。（このような方法については特願平
３−３２１２１９（発明者：丸次夫）に記載がある。）
また変調波の周波数安定度は安定化された局部発振器の
安定度と同一になる。
の複素包絡線をデジタル信号処理で発生させる低周波部
と、その直交出力をそれぞれの入力とする２つの平衡変
調器の出力を合成し変調波を得る周波数変換部とに分け
られる。この構成では、低周波部がディジタル化されて
いるため、信号のソフト的な処理、たとえば正確なロー
ルオフ率の設定やミキサの位相誤差の補正等を容易に行
なうことができる。（このような方法については特願平
３−３２１２１９（発明者：丸次夫）に記載がある。）
また変調波の周波数安定度は安定化された局部発振器の
安定度と同一になる。
【０００４】本発明は上記の内変調波の複素包絡線をデ
ィジタル信号処理で発生させる低周波部に関する。
ィジタル信号処理で発生させる低周波部に関する。
【０００５】
【発明が解決しようとする課題】このディジタル化直交
変調器を集積回路（以下ＩＣと略す）に実現したとする
と、その選別試験において、インパルスレスポンス記憶
部（以下ＲＯＭと略す。）の記憶内容を検査する必要が
ある。そのためには、そのビット数に相当するバスライ
ンをＩＣの外部端子として外へ取り出す必要があった。
変調器を集積回路（以下ＩＣと略す）に実現したとする
と、その選別試験において、インパルスレスポンス記憶
部（以下ＲＯＭと略す。）の記憶内容を検査する必要が
ある。そのためには、そのビット数に相当するバスライ
ンをＩＣの外部端子として外へ取り出す必要があった。
【０００６】ところで近年ＩＣの集積規模が大きくな
り、それに従って外部端子の数も増加している。チップ
サイズは微細化が進むに従って小さくなってきたが、外
部端子の数は逆に増加する方向である、したがってチッ
プサイズ及びそのパッケージの小型化に対するネック
は、外部端子の数とそれに付随する入出力の保護用バッ
ファの数で決まってくる。極端な場合には、チップサイ
ズが内部の回路規模で決まるのではなく、外部端子とそ
の保護用バッファの数で決まってくる場合もありえる。
り、それに従って外部端子の数も増加している。チップ
サイズは微細化が進むに従って小さくなってきたが、外
部端子の数は逆に増加する方向である、したがってチッ
プサイズ及びそのパッケージの小型化に対するネック
は、外部端子の数とそれに付随する入出力の保護用バッ
ファの数で決まってくる。極端な場合には、チップサイ
ズが内部の回路規模で決まるのではなく、外部端子とそ
の保護用バッファの数で決まってくる場合もありえる。
【０００７】そこで、内部レジスタへのインターフェー
スをＲＯＭチェック用のバスラインと共用化して外部端
子数を減らす方法も考えられるが外部に設けられたＣＰ
Ｕのバスラインと直結して使用することになり、絶えず
変化するバスの信号によって変調波の複素包絡線出力に
ロジックノイズが乗ってしまい、周波数変換部の平衡変
調器出力にスプリアスを発生させる原因となる。
スをＲＯＭチェック用のバスラインと共用化して外部端
子数を減らす方法も考えられるが外部に設けられたＣＰ
Ｕのバスラインと直結して使用することになり、絶えず
変化するバスの信号によって変調波の複素包絡線出力に
ロジックノイズが乗ってしまい、周波数変換部の平衡変
調器出力にスプリアスを発生させる原因となる。
【０００８】本発明の目的は、上述のようにＲＯＭの検
査のための外部端子を設けることなくＲＯＭの内容を検
査できる方法を提供することにある。
査のための外部端子を設けることなくＲＯＭの内容を検
査できる方法を提供することにある。
【０００９】更に本発明の目的は、ＲＯＭの検査のため
の内部回路を殆ど増やすことなくディジタル化直交変調
用集積回路を実現することにある。
の内部回路を殆ど増やすことなくディジタル化直交変調
用集積回路を実現することにある。
【００１０】更に本発明の目的は、外部に設けられたＣ
ＰＵのバスラインと直接接続することなく、インターフ
ェースをとることにより、ロジックノイズによって平衡
変調器出力に発生するスプリアスを防ぐことのできるデ
ィジタル直交変調用集積回路を提供することにある。
ＰＵのバスラインと直接接続することなく、インターフ
ェースをとることにより、ロジックノイズによって平衡
変調器出力に発生するスプリアスを防ぐことのできるデ
ィジタル直交変調用集積回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、複数の
データを記憶した記憶部と、テスト指示信号を受けて、
テスト指示信号がテストモードを表さないときは記憶部
に対して複数のデータの中の所定のデータに対応するア
ドレス供給し、テスト指示信号がテストモードを表すと
きは複数のデータに対応するアドレスを順次供給する制
御部と、記憶部からアドレスに対応して出力されるデー
タを加算する加算器と、比較に用いる値があらかじめ記
憶され、加算器の出力した複数のデータの合計値とあら
かじめ記憶された値とを比較して比較結果を出力する比
較器とを有する集積回路を得る。
データを記憶した記憶部と、テスト指示信号を受けて、
テスト指示信号がテストモードを表さないときは記憶部
に対して複数のデータの中の所定のデータに対応するア
ドレス供給し、テスト指示信号がテストモードを表すと
きは複数のデータに対応するアドレスを順次供給する制
御部と、記憶部からアドレスに対応して出力されるデー
タを加算する加算器と、比較に用いる値があらかじめ記
憶され、加算器の出力した複数のデータの合計値とあら
かじめ記憶された値とを比較して比較結果を出力する比
較器とを有する集積回路を得る。
【００１２】更に、本発明によれば、インパルスレスポ
ンス記憶部とたたみ込み積分用の加算器とを同一半導体
基板に有するディジタル化直交変調用集積回路にディジ
タル化直交変調器をテストモードに変えるべく指示信号
を与えることによって、インパルスレスポンス記憶部は
記憶内容を順次出力し、たたみ込み積分用の加算器が通
常の動作からテスト用の接続に移され、インパルスレス
ポンス記憶部が順次出力した記憶内容の加算を実行し、
計算結果をあらかじめ設定された値と比較することによ
ってインパルスレスポンス記憶部の内容を検査するディ
ジタル化直交変調用集積回路の検査方法を得る。
ンス記憶部とたたみ込み積分用の加算器とを同一半導体
基板に有するディジタル化直交変調用集積回路にディジ
タル化直交変調器をテストモードに変えるべく指示信号
を与えることによって、インパルスレスポンス記憶部は
記憶内容を順次出力し、たたみ込み積分用の加算器が通
常の動作からテスト用の接続に移され、インパルスレス
ポンス記憶部が順次出力した記憶内容の加算を実行し、
計算結果をあらかじめ設定された値と比較することによ
ってインパルスレスポンス記憶部の内容を検査するディ
ジタル化直交変調用集積回路の検査方法を得る。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例を示すブロック図
である。同図において、クロック制御部４は、ボーレイ
ト，打切シンボル数及び内挿数によって決まったタイミ
ングクロックを各部へ供給している。特にインパルスレ
スポンス記憶部１へは、インパルスレスポンスの時間に
相当するアドレスを供給している。インパルスレスポン
ス記憶部１は、インパルスレスポンスを打切シンボル数
で打切ったものに窓関数をかけた波形を記憶内容として
もっており、クロック制御部４から指定されたアドレス
によってその波形に相当する値を出力する。
である。同図において、クロック制御部４は、ボーレイ
ト，打切シンボル数及び内挿数によって決まったタイミ
ングクロックを各部へ供給している。特にインパルスレ
スポンス記憶部１へは、インパルスレスポンスの時間に
相当するアドレスを供給している。インパルスレスポン
ス記憶部１は、インパルスレスポンスを打切シンボル数
で打切ったものに窓関数をかけた波形を記憶内容として
もっており、クロック制御部４から指定されたアドレス
によってその波形に相当する値を出力する。
【００１５】たたみ込み積分用加算器２は、インパルス
レスポンス記憶部１から送られてきた値と前回分の値と
を加算する動作を行なう構成で、たたみ込み積分を実現
している。その結果は次に接続されるＤ／Ａコンバータ
に出力される。
レスポンス記憶部１から送られてきた値と前回分の値と
を加算する動作を行なう構成で、たたみ込み積分を実現
している。その結果は次に接続されるＤ／Ａコンバータ
に出力される。
【００１６】差動符号化部５は、ＤＡＴＡ端子より入力
される信号を差動データとし、変調信号を作る為の位相
点を表わす信号を作って、打切シンボルシフトレジスタ
６に出力する。
される信号を差動データとし、変調信号を作る為の位相
点を表わす信号を作って、打切シンボルシフトレジスタ
６に出力する。
【００１７】打切シンボルシフトレジスタ６は、インパ
ルスレスポンスが打切りシンボル数で切られていること
から、そのシンボル数に相当する間、差動符号化部５の
出力信号を記憶する。
ルスレスポンスが打切りシンボル数で切られていること
から、そのシンボル数に相当する間、差動符号化部５の
出力信号を記憶する。
【００１８】本実施例の場合、回路規模の大きい掛算器
は用いず、あらかじめ、掛算をした内容をインパルスレ
スポンス記憶部１の別アドレスに記憶内容としてもって
おり、掛算制御部７より、クロック制御部４へ掛算を指
示することによって、そのアドレスが、インパルスレス
ポンス記憶部１へ送出される。また、打切りシンボルシ
フトレジスタが負のインパルスレスポンスに相当する信
号を検出した場合、たたみ込み積分用加算器２に減算を
指示することによって、インパルスレスポンス記憶部に
負の波形を記憶内容としてもつ必要がなくなり、その分
インパルスレスポンス記憶部の記憶内容を削減出来るよ
うになっている。
は用いず、あらかじめ、掛算をした内容をインパルスレ
スポンス記憶部１の別アドレスに記憶内容としてもって
おり、掛算制御部７より、クロック制御部４へ掛算を指
示することによって、そのアドレスが、インパルスレス
ポンス記憶部１へ送出される。また、打切りシンボルシ
フトレジスタが負のインパルスレスポンスに相当する信
号を検出した場合、たたみ込み積分用加算器２に減算を
指示することによって、インパルスレスポンス記憶部に
負の波形を記憶内容としてもつ必要がなくなり、その分
インパルスレスポンス記憶部の記憶内容を削減出来るよ
うになっている。
【００１９】以上の構成で、ＴＥＳＴ端子にテストモー
ドに変える指示信号が与えられた場合を説明する。クロ
ック制御部４はテストモードになると、インパルスレス
ポンス記憶部１に対して、アドレスの０番地から最終ア
ドレスまで、順次設定してゆく、たたみ込み積分用加算
器２はテストモードになると初期化したあと、インパル
スレスポンス記憶部１から送られてくる内容を順次加算
してゆく、最終アドレスまでくると、比較器３は、たた
み込み積分用加算器２の出力と、あらかじめ設定された
値とを比較し、比較結果をＥＲＲＯＲ端子に出力する。
ドに変える指示信号が与えられた場合を説明する。クロ
ック制御部４はテストモードになると、インパルスレス
ポンス記憶部１に対して、アドレスの０番地から最終ア
ドレスまで、順次設定してゆく、たたみ込み積分用加算
器２はテストモードになると初期化したあと、インパル
スレスポンス記憶部１から送られてくる内容を順次加算
してゆく、最終アドレスまでくると、比較器３は、たた
み込み積分用加算器２の出力と、あらかじめ設定された
値とを比較し、比較結果をＥＲＲＯＲ端子に出力する。
【００２０】次に本発明を用いた第２の実施例について
図２を参照して説明する。図２は、本発明によってディ
ジタル直交変調器を集積回路化したブロック図で、図
（Ａ）は変調波の複素包絡線をデジタル信号処理で発生
させる低周波部であり、図１は本図（Ａ）の変調部１２
に相当する。図（Ｂ）は２つの平衡変調器の出力を合成
し変調波を得る周波数変換部である。
図２を参照して説明する。図２は、本発明によってディ
ジタル直交変調器を集積回路化したブロック図で、図
（Ａ）は変調波の複素包絡線をデジタル信号処理で発生
させる低周波部であり、図１は本図（Ａ）の変調部１２
に相当する。図（Ｂ）は２つの平衡変調器の出力を合成
し変調波を得る周波数変換部である。
【００２１】低周波部においては、シリアルインターフ
ェース部１１は、外部よりシリアル入力したデータをパ
ラレルに変換して、各部へ供給している。その内の１本
が変調部１２へＴＥＳＴ信号として供給している。した
がって外部端子を増やすことなく、変調部１２内のイン
パルスレスポンス記憶部１の内容を検査出来る。
ェース部１１は、外部よりシリアル入力したデータをパ
ラレルに変換して、各部へ供給している。その内の１本
が変調部１２へＴＥＳＴ信号として供給している。した
がって外部端子を増やすことなく、変調部１２内のイン
パルスレスポンス記憶部１の内容を検査出来る。
【００２２】
【発明の効果】以上説明したように、本発明は、インパ
ルスレスポンス記憶部の検査のためのバスラインを外部
端子として設けることなくインパルスレスポンス記憶部
の記憶内容を検査出来るので、チップサイズが外部端子
とその保護用バッファの数で制限されることがない。し
たがってチップサイズ及びそのパッケージの小型化に適
した集積回路を提供することが出来る。
ルスレスポンス記憶部の検査のためのバスラインを外部
端子として設けることなくインパルスレスポンス記憶部
の記憶内容を検査出来るので、チップサイズが外部端子
とその保護用バッファの数で制限されることがない。し
たがってチップサイズ及びそのパッケージの小型化に適
した集積回路を提供することが出来る。
【００２３】更に本発明は、たたみ込み積分用の加算器
をインパルスレスポンス記憶部の検査回路として使用し
ているので内部回路を殆ど増やすことなくインパルスレ
スポンス記憶部の検査が可能となる。
をインパルスレスポンス記憶部の検査回路として使用し
ているので内部回路を殆ど増やすことなくインパルスレ
スポンス記憶部の検査が可能となる。
【００２４】更に本発明は、外部に設けられたＣＰＵの
バスラインと直接接続することなくインターフェースを
とれるので、ロジックノイズによって平衡変調器出力に
発生するスプリアスを防ぐことが出来る。
バスラインと直接接続することなくインターフェースを
とれるので、ロジックノイズによって平衡変調器出力に
発生するスプリアスを防ぐことが出来る。
【図１】本発明の一実施例を示すブロック図。
【図２】本発明の他の実施例を示すブロック図。
１ インパルスレスポンス記憶部 ２ たたみ込み積分用加算器 ３ 比較器 ４ クロック制御部 ５ 差動符号化部 ６ 打切シンボルシフトレジスタ ７ 掛算制御部 １１ シリアルインターフェース部 １２ 変調部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−181500（ＪＰ，Ａ) 特開 昭59−33700（ＪＰ，Ａ) 特開 昭63−254548（ＪＰ，Ａ) 特開 平３−235553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 27/00 - 27/38
Claims (2)
- 【請求項１】 インパルスレスポンス記憶部とたたみ込
み積分用の加算器とを同一半導体基板に有するディジタ
ル化直交変調用集積回路にディジタル化直交変調器をテ
ストモードに変えるべく指示信号を与えることによっ
て、前記インパルスレスポンス記憶部は記憶内容を順次
出力し、前記たたみ込み積分用の加算器が通常の動作か
らテスト用の接続に移され、前記インパルスレスポンス
記憶部が順次出力した前記記憶内容の加算を実行し、計
算結果をあらかじめ設定された値と比較することによっ
て前記インパルスレスポンス記憶部の内容を検査するこ
とを特徴とするディジタル化直交変調用集積回路の検査
方法。 - 【請求項２】 複数のデータを記憶したインパルスレス
ポンス記憶部と、テストモードを指示する手段と、前記
インパルスレスポンス記憶部に対して、前記手段がテス
トモードを指示している場合前記インパルスレスポンス
記憶部の前記複数のデータに対応するアドレスを順次供
給する制御部と、前記手段がテストモードを指示してい
る場合初期化した後に前記順次供給されたアドレスに対
応して前記インパルスレスポンス記憶部から出力された
データを加算するたたみ込み積分用の加算器と、あらか
じめ設定された値を有し前記たたみ込み積分用の加算器
の出力した前記インパルスレスポンス記憶部の前記複数
のデータの合計値と前記あらかじめ設定された値とを比
較する手段とを有し、前記インパルスレスポンス記憶
部、前記テストモードを指示する手段、前記制御部、前
記たたみ込み積分用の加算器及び前記比較する手段とが
同一半導体基板上に設けられたことを特徴とするディジ
タル化直交変調用集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138931A JP2937624B2 (ja) | 1992-05-29 | 1992-05-29 | ディジタル化直交変調用集積回路とその検査方法 |
| US08/041,324 US5432483A (en) | 1992-05-29 | 1993-03-31 | Digital quadrature modulator and method for testing the same |
| EP93303548A EP0572130B1 (en) | 1992-05-29 | 1993-05-07 | Digital quadrature modulator and method for testing the same |
| DE69323649T DE69323649T2 (de) | 1992-05-29 | 1993-05-07 | Digitaler Quadraturmodulator und Verfahren zur Prüfung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4138931A JP2937624B2 (ja) | 1992-05-29 | 1992-05-29 | ディジタル化直交変調用集積回路とその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669970A JPH0669970A (ja) | 1994-03-11 |
| JP2937624B2 true JP2937624B2 (ja) | 1999-08-23 |
Family
ID=15233493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4138931A Expired - Lifetime JP2937624B2 (ja) | 1992-05-29 | 1992-05-29 | ディジタル化直交変調用集積回路とその検査方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5432483A (ja) |
| EP (1) | EP0572130B1 (ja) |
| JP (1) | JP2937624B2 (ja) |
| DE (1) | DE69323649T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5995541A (en) * | 1995-10-13 | 1999-11-30 | Philips Electronics North America Corporation | Method and apparatus for self-calibration and testing of ZPSK transmitter/receiver IC's |
| CA2213156A1 (en) | 1997-08-15 | 1999-02-15 | Philsar Electronics Inc. | One bit digital quadrature vector modulator |
| US6298096B1 (en) | 1998-11-19 | 2001-10-02 | Titan Corporation | Method and apparatus for determination of predistortion parameters for a quadrature modulator |
| JP4287039B2 (ja) * | 2000-12-19 | 2009-07-01 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路装置 |
| US10979069B2 (en) * | 2019-03-14 | 2021-04-13 | Mediatek Inc. | Delta-sigma modulator with truncation error compensation and associated method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3105254A1 (de) * | 1981-02-13 | 1982-09-09 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zum ueberpruefen von in speichern abgelegten daten |
| JPS59177799A (ja) * | 1983-03-26 | 1984-10-08 | Panafacom Ltd | 読出専用メモリのチエツク方式 |
| JPS60124100A (ja) * | 1983-12-08 | 1985-07-02 | Toshiba Corp | 読出し専用メモリの試験装置 |
| US4644561A (en) * | 1985-03-20 | 1987-02-17 | International Mobile Machines Corp. | Modem for RF subscriber telephone system |
| JPH0370336A (ja) * | 1989-08-10 | 1991-03-26 | Mitsubishi Electric Corp | ディジタル変調の波形データ修正方法 |
| JP2941331B2 (ja) * | 1990-02-13 | 1999-08-25 | 株式会社日立製作所 | π／４シフトＱＰＳＫ変調器及びそれを用いた通信装置 |
-
1992
- 1992-05-29 JP JP4138931A patent/JP2937624B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-31 US US08/041,324 patent/US5432483A/en not_active Expired - Fee Related
- 1993-05-07 EP EP93303548A patent/EP0572130B1/en not_active Expired - Lifetime
- 1993-05-07 DE DE69323649T patent/DE69323649T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69323649D1 (de) | 1999-04-08 |
| DE69323649T2 (de) | 1999-06-24 |
| EP0572130A1 (en) | 1993-12-01 |
| EP0572130B1 (en) | 1999-03-03 |
| JPH0669970A (ja) | 1994-03-11 |
| US5432483A (en) | 1995-07-11 |
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