CN114221737A - 一种基于jesd204b协议的加解扰方法 - Google Patents

Abstract

本申请公开了一种基于JESD204B协议的加解扰方法，属于数据传输接口领域。所述方法包括：以大端模式排列的输入数据，按Byte反序所述输入数据，然后按bit位反序排列；以小端模式排列的输入数据，将所述输入数据按bit位反序排列；反序后的输入数据每个bit位的值做加扰运算，输出加扰运算结果作为解扰运算的输入数据做解扰运算；将解扰运算结果所有bit位的值按最高有效位到最低有效位排列，输出解扰数据，完成输入数据的加扰和解扰。本申请满足了现有的时钟方案及协议参数，适应更灵活的时钟方案，实现了可变位宽的加解扰运算。

Description

一种基于JESD204B协议的加解扰方法

技术领域

本发明属于数据传输接口领域，尤其涉及一种基于JESD204B协议的加解扰方法。

背景技术

JESD204B是一种基于高速SERDES(串并收发单元)的ADC/DAC(转换器)数据传输接口，随着近年来信息技术的飞速发展和集成电路产业的进步，数据的吞吐量也越来越大。传统接口支持的极限速率无法满足转换器与其互联芯片间的带宽要求。JESD204B协议使用CML(电流模式逻辑)驱动器，单通道速率可达12.5Gbps。在多芯片同步、特殊控制字符监测上，成为了主流接口协议选择。广泛应用于无线电收发、软件无线电、医疗成像系统、雷达和安全通信等领域。

JESD204B协议中包括可选的加解扰模块，加解扰器位于协议的链路层，发送端数据在经过可选的加扰模块后进行同步字符插入、替换操作。加扰可以避免信号频谱中的尖峰，即避免出现长0长1或周期性信号。频谱尖峰会在较敏感的应用引起电磁兼容和干扰，混叠后还可能造成直流偏移影响数据传输。而接收端则要相应的进行解扰，恢复得到所需数据。另外，实际应用中的加解扰模块也应支持大端模式和小端模式的数据输出，以及支持可选旁路的功能。

JESD204B协议中数据的传输是以帧为基础的，不同的组帧结构每帧的位宽不同。不同位宽的数据在加解扰时需要不同的时钟速率以实现二者间的匹配，适应更灵活的时钟方案，保证各种配置下加解扰结果的正确是现有技术尚没有解决的技术问题。

发明内容

本发明解决的技术问题：鉴于上述问题，本发明提出一种基于JESD204B协议的加解扰方法，在满足JESD204B协议规定的加解扰公式下，解决了现有技术中不同位宽输入数据的加解扰问题。

所述方法包括以下步骤：

步骤1：以大端模式排列的输入数据，按Byte反序排列所述输入数据，然后按bit位反序排列；

以小端模式排列的输入数据，将所述输入数据按bit位反序排列；

步骤2：将反序的后的输入数据每个bit位的值做加扰运算，输出加扰运算结果

步骤3：将所述加扰运算结果作为解扰运算的输入数据，然后做解扰运算；

步骤4：将解扰运算结果中所有bit位的值按最高有效位到最低有效位排列，输出数据。

进一步地，步骤2中所述加扰运算包括：

第一方面，对反序后的输入数据位宽小于15bit的部分，第一移位寄存器的bit[i+1]和bit[i]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第一部分异或计算；

所述第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

所述bit[i]为第一移位寄存器第i个bit位对应的值，所述bit[j]为反序后的输入数据第j个bit位对应的值，所述bit[k]为第一部分异或计算结果第k个bit位对应的值，所述异或计算时i等于j，且从最小值依次向最大值异或计算。

第二方面，对输入数据的第15bit位，所述第一移位寄存器bit[i,i＝14]和所述第一部分异或计算结果bit[k，k＝0]做异或计算，异或计算结果与步骤2所述反序后的输入数据对应的bit[j,j＝14]做第二部分异或计算；

所述第二部分异或计算结果bit[k,k＝15]和第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

第三方面，对输入数据位宽大于15bit的部分，bit[k]和bit[k+1]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第三部分异或计算；

所述第三部分异或计算结果bit[k,k>15]和第二部分异或计算结果bit[k,k＝15]以及第一部分的异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位,当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

所述bit[k]初始计算值为k＝1，所述异或计算时,由j的最小值依次向最大值异或计算。

进一步地，所述加扰运算还包括：

添加使能信号，在反序后的输入数据做异或操作之前，使能信号和上一次的异或计算结果做与计算。

进一步地，步骤3中所述解扰运算包括：

第一方面，反序加扰输出结果，对反序后的加扰输出结果位宽小于15bit的部分，第二移位寄存器的bit[m+1]和bit[m]异或计算，异或计算结果分别与所述反序后加扰输出结果对应的bit[n]做第四部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出；

所述bit[m]为第二移位寄存器第m个bit位对应的值，所述bit[n]为反序后的加扰输出结果的第n个bit位对应的值，所述bit[o]为第四部分异或计算结果第o个bit位对应的值，所述异或计算时m等于n，且从最小值依次向最大值异或计算。

第二方面，反序加扰输出结果，对第15bit位的加扰输出结果，第二移位寄存器bit[m,m＝14]和bit[o，o＝0]做异或计算，异或计算结果分别与所述反序后加扰输出结果对应的bit[n,n＝14]做第五部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第五部分异或计算结果bit[o,o＝15]和第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出；

第三方面，反序加扰输出结果，对加扰输出结果位宽大于15bit的部分，bit[o]和bit[o+1]异或计算，异或计算结果分别与所述反序后的加扰输出结果对应的bit[n]做第六部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第六部分异或计算结果bit[o,o>15]和第五部分异或计算结果bit[o,o＝15]以及第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出；

所述bit[o]初始计算值为o＝1，所述异或计算时,由n的最小值依次向最大值异或计算。

进一步地，所述解扰运算还包括：

添加使能信号，在反序后的加扰运算结果做异或操作之前，使能信号和上一次的异或计算结果做与计算。

本发明的有益效果：

本发明提供的一种基于一种基于JESD204B协议的加解扰方法，对大端模式排列的输入数据和小端模式排列的输入数据做不同处理，然后对输入数据按bit位反序，对每一bit位做加扰运算，输出的加扰运算结果做为解扰运算的输入数据对该数据的每一bit位作解扰运算，满足了现有的时钟方案及协议参数，实现了可变位宽的加解扰运算。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为加解扰流程图；

图2为扩展位宽并行加扰计算流程图；

图3为扩展位宽并行解扰计算流程图。

具体实施方式

下面结合附图对本发明实施例进行详细说明。

应当明确，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本实施例提供一种加解扰方法，如图1所示的加解扰流程图，所述方法包括：

步骤1：以大端模式排列的输入数据，按Byte反序排列所述输入数据，然后按bit位反序排列；

以小端模式排列的输入数据，将所述输入数据按bit位反序排列；

其中，bit为量度信息的最小单位；Byte为数字信息单位，1Byte为8bit；输入数据具体为大端模式还是小端模式以用户需求设计；

大端模式中低地址存放高位字节，高地址位存放低位字节，因此进行加扰前需要按大端模式将数据按Byte反序，之后再按bit位反序；小端模式与大端相反，低地址存放低位字节，高地址位存放高位字节，因此加扰前不需要额外再进行操作。解扰时直接解扰就能得到对应的大小端数据。

步骤2：将反序的后的输入数据每个bit位的值做加扰运算，输出加扰运算结果

步骤3：将所述加扰运算结果作为解扰运算的输入数据，然后做解扰运算；JESD204B协议规定“1+X¹⁴+X¹⁵”为加扰运算和解扰运算的多项式；

步骤4：将解扰运算结果所有bit位的值按最高有效位到最低有效位排列，输出数据。

对于不同位宽的加解扰器，在时钟频率满足条件时均可配合使用。如以时钟频率f进行A位宽加扰的结果，与以时钟频率1/2f进行2A位宽加扰的结果相同，二者均可以使用以时钟频率2f进行的1/2A位宽的解扰器进行解扰。

进一步地，所述步骤2加扰运算包括：

第一方面，对反序后的输入数据位宽小于15bit的部分，第一移位寄存器的bit[i+1]和bit[i]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第一部分异或计算；

所述第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

所述i为不超过14的所有自然数，所述bit[i]为第一移位寄存器第i个bit位对应的值，所述j为不超过输入数据位宽的所有自然数，所述bit[j]为反序后的输入数据第j个bit位对应的值，所述k为不超过输入数据位宽的所有自然数，所述bit[k]为第一部分异或计算结果第k个bit位对应的值，所述异或计算时i等于j，且从最小值依次向最大值异或计算。

如输入数据2bit的计算，反序后的输入数据，bit[j,j＝0]即为原数据的最高有效位，bit[j,j＝1]即为原输入数据的最低有效位,第一移位寄存器的bit[i+1,1]和bit[i,i＝0]异或后，与反序后的输入数据bit[j,j＝0]异或得到第一部分异或计算结果bit[k,k＝0],第一移位寄存器的bit[i+1,2]和bit[i,i＝1]异或后，与反序后的输入数据bit[j,j＝1]异或得到第一部分异或计算结果bit[k,k＝1]；在下一时钟周期，bit[k,k＝0]、bit[k,k＝1]从第一移位寄存器的MSB移入第一移位寄存器，成为第一移位寄存器新的两位最高有效位，而移位寄存器的最低有效位相应被移出。同时，移入的2位最高有效位即为2bit的加扰输出结果。

第二方面，对输入数据的第15bit位，所述第一移位寄存器bit[i,i＝14]和所述第一部分异或计算结果bit[k，k＝0]做异或计算，异或计算结果与步骤2所述反序后的输入数据对应的bit[j,j＝14]做第二部分异或计算；

所述第二部分异或计算结果bit[k,k＝15]和第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

反序后的输入数据第15bit位计算，因为bit[k,k＝0]即为第一移位寄存器bit[i,i＝14]后的输入数据，所以bit[k,k＝0]和bit[i,i＝14]异或，然后与bit[j,j＝14]异或得到第二部分异或结果，在下一时钟周期移入第一移位寄存器，与前14bit位的计算结果一起作为加扰结果输出。

第三方面，对输入数据位宽大于15bit的部分，bit[k]和bit[k+1]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第三部分异或计算；

所述第三部分异或计算结果bit[k,k<15]和第二部分异或计算结果bit[k,k＝15]以及第一部分的异或计算结果bit[k,k>15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最高有效位移动一位,当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

所述bit[k]初始计算值为k＝1，所述异或计算时,由j的最小值依次向最大值异或计算。

反序后的输入数据大于15bit的部分，如输入数据为16bit，bit[k+1,2]和bit[k，k＝1]异或,然后与bit[j,j＝15]异或得到第三部分异或计算结果,在下一时钟周期移入第一移位寄存器，与前15bit位的计算结果一起作为加扰结果输出。

进一步地，所述加扰运算还包括：

添加使能信号，在反序后的输入数据做异或操作之前，使能信号和上一次的异或计算结果做与计算。若使能信号为0，则加扰输出与输入结果相同。

如一输入数据为16bit的大端模式，加扰运算有：

如图2所示的扩展位宽并行加扰计算流程图，对输入数据A0[15:0]按Byte反序，得到反序后的输入数据A1，A0[15:0]为所述16bit输入数据的0到15位，

对A1按bit进行反序后得到A2:

A2[j]＝A1[R-1-j](R＝16,0≤j≤R),j表示第j位，R表示输入数据位宽；

对A2[J]做扩展位宽的并行加扰，

A3[j]＝A2[j]^(EN&&(S[j+1]^S[j]))(0≤j＜14)

A3[j]＝A2[j]^(EN&&(A2[0]^S[1]^S[0]^S[14]))(j＝14)

A3[j]＝A2[j]^(EN&&(A2[j-15]^S[j-15]^A2[j-14]^S[j-13]))(14<j≤15)

所述EN为使能信号，所述&&表示逻辑与，所述^表示逻辑异或；

A3[j]为加扰计算后的第一次输出数据，S为15位的移位寄存器；

在下一时钟周期，A3[15:1]移入移位寄存器，移位寄存器的值移出，A3[15:1]反序后得到A4，即为加扰输出结果。

进一步地，所述步骤2解扰运算包括：

第一方面，反序加扰输出结果，对反序后的加扰输出结果位宽小于15bit的部分，第二移位寄存器的bit[m+1]和bit[m]异或计算，异或计算结果分别与所述反序后加扰输出结果对应的bit[n]做第四部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出；

所述m为不超过14的所有自然数，所述bit[m]为第二移位寄存器第m个bit位对应的值，所述n为不超过加扰输出结果位宽的所有自然数，所述bit[n]为反序后的加扰输出结果的第n个bit位对应的值，所述o为不超过加扰输出结果位宽的所有自然数，所述bit[o]为第四部分异或计算结果第o个bit位对应的值，所述异或计算时m等于n，且从最小值依次向最大值异或计算。

第二方面，反序加扰输出结果，对第15bit位的加扰输出结果，第二移位寄存器bit[m,m＝14]和bit[o，o＝0]做异或计算，异或计算结果分别与所述反序后加扰输出结果对应的bit[n,n＝14]做第五部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第五部分异或计算结果bit[o,o<15]和第四部分异或计算结果bit[o,o＝15]反序后作为解扰输出结果输出；

第三方面，反序加扰输出结果，对加扰输出结果位宽大于15bit的部分，bit[o]和bit[o+1]异或计算，异或计算结果分别与所述反序后的加扰输出结果对应的bit[n]做第六部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的MSB依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向LSB移动一位，当前LSB位的值移出第二移位寄存器；

所述第六部分异或计算结果bit[o,o<15]和第五部分异或计算结果bit[o,o＝15]以及第四部分异或计算结果bit[o,o>15]反序后作为解扰输出结果输出；

所述bit[o]初始计算值为o＝1，所述异或计算时,由n的最小值依次向最大值异或计算。

进一步地，所述解扰运算还包括：

添加使能信号，在反序后的加扰运算结果做异或操作之前，使能信号和上一次的异或计算结果做与计算。

第二移位寄存器的bit[i+1]和bit[i]进行异或操作后，先和使能信号进行与操作，再与输入bit[j]进行异或，此时若使能信号为0，则加扰输出与输入结果相同。

上述一输入数据为16bit的大端模式，加扰输出结果为A4，对A4作解扰操作，对A4按bit位反序得到A5，如图3所示的扩展位宽并行解扰计算流程图，对A5做扩展位宽的并行解扰，

(A6[n]＝A5[n]^(EN&&(S[n+1]^S[n]))(0≤n＜14)

A6[n]＝A5[n]^(EN&&(A5[0]^S[14]))(i＝14))

A6[n]＝A5[n]^(EN&&(A5[n-15]^A5[n-14]))(14＜n≤15)

所述EN为使能信号，所述&&表示逻辑与，所述^表示逻辑异或；

A6[n]为解扰计算后的第一次输出数据，S为15位的移位寄存器；

在下一时钟周期，A5[15:1]移入第二移位寄存器，第二移位寄存器的值移出；

A6[n]做反序处理，得到正确的解扰输出结果A7，此时，解扰输出结果A7等于反序bit位后的输入数据A1，输入数据完成加扰和解扰。

以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限与这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应视为本发明的保护范围。

Claims (9)

1.一种基于JESD204B协议的加解扰方法，其特征在于，包括：

步骤1：以大端模式排列的输入数据，按Byte反序排列所述输入数据，然后按bit位反序排列；

以小端模式排列的输入数据，将所述输入数据按bit位反序排列；

步骤2：将反序后的输入数据每个bit位的值做加扰运算，输出加扰运算结果；

步骤3：将所述加扰运算结果作为解扰运算的输入数据，然后做解扰运算；

步骤4：将解扰运算结果中所有bit位的值按最高有效位到最低有效位排列，输出数据。

2.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤2中所述加扰运算包括：

对反序后的输入数据位宽小于15bit的部分，第一移位寄存器的bit[i+1]和bit[i]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第一部分异或计算；

所述第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

所述bit[i]为第一移位寄存器第i个bit位对应的值，所述bit[j]为反序后的输入数据第j个bit位对应的值，所述bit[k]为第一部分异或计算结果第k 个bit位对应的值，所述异或计算时i等于j，且从最小值依次向最大值异或计算。

3.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤2中所述加扰运算包括：

对输入数据的第15bit位，所述第一移位寄存器bit[i,i＝14]和所述第一部分异或计算结果bit[k，k＝0]做异或计算，异或计算结果与步骤2所述反序后的输入数据对应的bit[j,j＝14]做第二部分异或计算；

所述第二部分异或计算结果bit[k,k＝15]和第一部分异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出。

4.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤2中所述加扰运算包括：

对输入数据位宽大于15bit的部分，bit[k]和bit[k+1]异或计算，异或计算结果分别与步骤2所述反序后的输入数据对应的bit[j]做第三部分异或计算；

所述第三部分异或计算结果bit[k,k>15]和第二部分异或计算结果bit[k,k＝15]以及第一部分的异或计算结果bit[k,k<15]在下一个时钟周期从第一移位寄存器的最高有效位依次按异或计算顺序移入至第一移位寄存器，所述第一移位寄存器当前每个bit位的值依次向最低有效位移动一位,当前最低有效位位的值移出第一移位寄存器，移入第一移位寄存器的bit位反序后作为加扰输出结果输出；

所述bit[k]初始计算值为k＝1，所述异或计算时,由j的最小值依次向最大值异或计算。

5.如权利要求2-4任一权利要求所述的基于JESD204B协议的加解扰方法，其特征在于，所述加扰运算还包括：

添加使能信号，在和反序后的输入数据做异或操作之前，使能信号和上一次的异或计算结果做与计算。

6.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤3中所述解扰运算包括：

反序加扰输出结果，对反序后的加扰输出结果位宽小于15bit的部分，第二移位寄存器的bit[m+1]和bit[m]异或计算，异或计算结果分别与所述反序后加扰输出结果对应的bit[n]做第四部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出；

所述bit[m]为第二移位寄存器第m个bit位对应的值，所述bit[n]为反序后的加扰输出结果的第n个bit位对应的值，所述bit[o]为第四部分异或计算结果第o个bit位对应的值，所述异或计算时m等于n，且从最小值依次向最大值异或计算。

7.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤3中所述解扰运算包括：

反序加扰输出结果，对第15bit位的反序后加扰输出结果，第二移位寄存器bit[m,m＝14]和bit[o，o＝0]做异或计算，异或计算结果分别与所述反序后加扰输出结果对应的bit[n,n＝14]做第五部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第五部分异或计算结果bit[o,o＝15]和第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出。

8.如权利要求1所述的基于JESD204B协议的加解扰方法，其特征在于，步骤3中所述解扰运算包括：

反序加扰输出结果，对加扰输出结果位宽大于15bit的部分，bit[o]和bit[o+1]异或计算，异或计算结果分别与所述反序后的加扰输出结果对应的bit[n]做第六部分异或计算；

所述反序后的加扰输出结果在下一个时钟周期从第二移位寄存器的最高有效位依次移入至第二移位寄存器，所述第二移位寄存器当前每个bit位的值依次向最低有效位移动一位，当前最低有效位位的值移出第二移位寄存器；

所述第六部分异或计算结果bit[o,o>15]和第五部分异或计算结果bit[o,o＝15]以及第四部分异或计算结果bit[o,o<15]反序后作为解扰输出结果输出；

所述bit[o]初始计算值为o＝1，所述异或计算时,由n的最小值依次向最大值异或计算。

9.如权利要求6-8任一权利要求所述的基于JESD204B协议的加解扰方法，其特征在于，所述解扰运算还包括：

添加使能信号，在反序后的加扰运算结果做异或操作之前，使能信号和上一次的异或计算结果做与计算。

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