KR100273201B1 - 16비트 병렬 자기동기 혼화기 및 역혼화기 - Google Patents
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Abstract
본 발명은 16 비트 병렬 자기동기 혼화장치 및 역혼화 장치에 관한 것으로서, 16비트 병렬레지스터와 6비트 병렬 배타적 논리합 게이트를 구성하여, 622Mbps 전송속도의 ATM 셀 해더 4 바이트에 대한 CRC(순환중복검사)를 생성하여 5번째 바이트에 삽입시 16비트 병렬로 처리하므로써 저속(622M/16=38.88M)으로 처리가 가능하고, 고가의 고속디바이스를 사용하지 않음으로 경제적이고, 고속 디바이스 기술을 사용하지 않기 때문에 전력소모가 적고 신뢰도와 집적도를 높일 수 있다는 효과가 있다.
Description
제1도는 통상적인 16비트 직렬 자기동기 혼화 및 역혼화를 설명하기 위한 블록도.
제2도는 본 발명에 의한 16비트 병렬 혼화기를 설명하기 위한 블록도.
제3도는 본 발명에 의한 16비트 병렬 역혼화기를 설명하기 위한 블록도.
〈도면의 주요부분에 대한 부호의 설명〉
1,10,100 : 레지스터 20,200 : 입력데이터 열
30,300 : 배타적 논리합 게이트 40,400 : 출력 데이터열
본 발명은 ATM 셀전송장치에 관한 것으로서, 특히 622Mbps 전송속도의 ATM 셀 해더 4바이트에 대한 CRC(Cyclic Redundance Check; 순환중복검사)를 생성하여 5번째 바이트에 삽입시 16비트 병렬로 처리함으로써 저속(622M/16=38.88M)으로 처리가 가능하고 그럼으로써 회로 구현시 고속 데이터 처리에 따른 여러 문제를 해결할 수 있도록 한 16 비트 병렬 자기동기 혼화기 및 역혼화기에 관한 것이다.
제 1 도 (a)(b)는 종래의 16비트 직렬 혼화장치 및 역혼화장치를 설명하기 위한 블록도로서, 도시한 바와 같이 (a)는 혼화장치의 블록도로서, 데이터(ax)와 바로 전상태의 레지스터(1)의 값(bx)을 배타적 논리합 게이트부(EX1)에 의해 논리조합하여 출력 r(x)을 생성하고, 그 출력값을 복수개의 레지스터로 이루어진 레지스터부(1)에 저장한다.
(b)는 역혼화장치의 블록도로서, 입력되는 레지스터값(rx)과 바로 전 상태의 레지스터(1)에 저장된 값(bx)를 배타적 논리합게이트부(EX1)에 의해 논리합하고, 그 결과값을 데이터값(ax)로 출력한다.
상기 결과값을 얻기 위한 특성다항식은 다음과 같다.
g(x)=x43+1
그러나 종래의 직렬 혼화기 및 역혼화기는 전송속도에서 동작하기 때문에 고속 신호 처리를 위한 전자회로의 구현은 물론 회로의 집적화 측면에서 적합치 않다.
또한, 고속 신호일 경우에 매우 빠른 디바이스 기술을 사용하여 구현해야 하기 때문에 경제적이지 못하고, 전력소모의 증가에 따른 신뢰도의 감소 및 회로의 집적도가 낮아진다는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 622Mbps 전송속도의 ATM 셀 헤더 4바이트에 대해 16비트 병렬로 데이터의 혼화 및 역혼화를 실행함으로써 저속(622M/16=38.88M)으로 처리가 가능한 16비트 병렬 혼화기 및 역혼화기를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 16 비트 병렬 자기동기 혼화기는, 복수의 레지스터 및 입력 데이터와 이 레지스티의 전상태의 레지스터값을 배타적 논리합하여 출력데이터를 생성하는 배타적 논리합 게이트로 구성된 혼화기에 있어서, 상기 복수의 레지스터는 16개씩 병렬배치되고 한 클럭에 16번 쉬프트한 결과를 출력하는 복수의 레지스터이며, 상기 배타적 논리합 게이트는 16개가 병렬 배치되고, 혼합처리전의 16비트의 병렬 입력 데이터열과 상기 복수의 레지스터의 출력신호들을 입력받아 배타적 논리합하여 혼화된 16비트의 병렬 출력 데이터열을 생성하는 복수의 배타적 논리합 게이트로 구성된 것을 특징으로 한다.
또한 본 발명의 역혼화기는, 복수의 레지스터 및 전송 혼화된 데이터와 이 레지스터의 전상 태의 레지스터값를 배타적 논리합하여 출력데이터를 생성하는 배타적 논리합 게이트로 구성된 역 혼화기에 있어서, 상기 복수의 레지스터는 16개씩 병렬배치되고 한 클럭에 16번 쉬프트한 결과를 출력하는 복수의 레지스터이며, 상기 배타적 논리합 게이트는 16개가 병렬 배치되고, 전송 혼화된 16비트의 병렬 입력 데이터열과 상기 복수의 레지스터의 출력신호들을 입력받아 배타적 논리합하여 역혼화된 16비트의 병렬 출력 데이터열을 생성하는 복수의 배타적 논리합 게이트로 구성된 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 16비트 병렬 자기동기 혼화기 및 역혼화기를 상세히 설명한다.
제 2 도는 본 발명에 의한 16비트 병렬 혼화기를 설명하기 위한 블록도로서, 복수의 레지스터(10)는 16개씩 병렬배치되어 있으며, 한 클럭에 16번 쉬프트한 결과를 출력한다. 또한 배타적 논리합 게이트(30) 또한 16개로 병렬배치되어 있으며, 혼합처리전의 16비트의 병렬 입력 데이터열(20)과 상기 복수의 레지스터(10)의 전상태의 출력신호들을 입력받아 배타적 논리합하여 혼화된 16비트의 병렬 출력 데이터열(40)을 생성한다.
또한, 제 3 도는 본 발명에 의한 16비트 병렬 역혼화기를 설명하기 위한 블록도로서, 복수의 레지스터(100)는 16개씩 병렬배치되고 한 클럭에 16번 쉬프트한 결과를 출력한다. 배타적 논리합 게이트(300) 또한 16개 병렬 배치되고, 전송 혼화된 16비트의 병렬 입력 데이터열과 상기 복수의 레지스터(100)의 출력신호들을 입력받아 배타적 논리합하여 역혼화된 16비트의 병렬 출력 데이터열(400)을 생성한다.
상기와 같이 구성된 혼화기 및 역혼화기의 동작은 통상적으로 ATM 데이터의 16비트 병렬처리를 위해 STM-1, STM-4급의 고속 데이터를 경제적으로 전송키위해 저속 전송토록 하는 알고리즘 국제표준화 기구에서도 논의되고 있는 기술이다.
STM-1 기반 ATM 셀 전송때 8비트 병렬 처리를 하고 있지만 STM-4 기반 전송시 16 비트 병렬처리가 필요하다.
상기 복수의 레지스터(10)에 저장되는 값이 입력 데이터값과 전 상태의 레지스터 값에 의존하기 때문에 16 클럭이 지난 후의 레지스터와 초기 레지스터 값과 입력된 16개의 데이터의 관계를 알면 16 비트 병렬 혼화기 및 역혼화기를 구현할 수 있다.
상기 두 도면에서 도시한 바와 같이 레지스터에 들어있는 값이 그때까지의 CRC(순환중복검사) 값을 가지고 있기 때문에 16비트의 병렬처리를 하기 위하여 16 클럭이 지난 후의 레지스터 값을 계산하여 회로를 구현한다.
그러면, 상기 16비트 병렬 혼화기 및 역혼화기에 대해 구체적으로 설명한다.
상기 도 2의 혼화기에 있어서, 데이터의 전송순서는 d15, d14, d13,...,d0과 같다.
벡터로 표현하면,
R(T)=AㆍR(0)+Bㆍd15
② t=2T에서
③ t=16T에서
D행렬은 다음과 같다.
C=[B｜AㆍB｜...｜A14ㆍB｜A15ㆍB]라 하면,
R(16T)=A16｜R(0)+CㆍD
여기서 A16과 C를 구하면,
상기의 결과로 16 클럭이 지난 후 레지스터(10)에서의 값(그 시간까지의 헤더에러수정 값)은 초기 레지스터(10)의 값과 입력된 16개의 입력 데이터 값의 조합으로 구해 질 수 있는데 다음 수식에서 알 수 있다.
R(16T)=A16ㆍR(0)+CㆍD에서 r0에서 r17까지 구하면
T=16T 라 하면 혼화기의 출력은 아래와 같다.
역혼화기의 경우 T=16T라 하면,
의 관계가 성립하며, 그 출력값은 다음과 같은 수식에서 보는 바와 같이, 최종적 출력값은 상위 16개 레지스터(100)의 값과 하위 16개의 레지스터(100)의 값이 배타적논리합 게이트(300)에 의해 배타적 논리합되어 얻을 수 있다.
따라서, 본 발명에서는 622Mbps 전송속도의 ATM 셀 해더 4 바이트에 대한 CRC(순환중복검사)를 생성하여 5번째 바이트에 삽입시 16비트 병렬로 처리하므로써 저속(622M/16=38.88M)으로 처리가 가능하고, 고가의 고속 디바이스를 사용하지 않음으로 경제적이고, 고속 디바이스 기술을 사용하지 않기 때문에 전력소모가 적고 신뢰도와 집적도를 높일 수 있다는 효과가 있다.
Claims (2)
- 복수의 레지스터 및 입력 데이터와 이 레지스터의 전상태의 레지스터값을 배타적 논리합하여 출력데이터를 생성하는 배타적 논리합 게이트로 구성한 혼화기에 있어서, 상기 복수의 레지스터는 16개씩 병렬배치되고 한 클럭에 16번 쉬프트한 결과를 출력하는 복수의 레지스터이며, 상기 배타적 논리합 게이트는 16개가 병렬 배치되고, 혼합처리전의 16비트의 병렬 입력 데이터열과 상기 복수의 레지스터의 출력신호들을 입력받아 배타적 논리합하여 혼화된 16비트의 병렬 출력 데이터열을 생성하는 복수의 배타적 논리합 게이트로 구성된 것을 특징으로 하는 16비트 병렬 자기동화 혼화기.
- 복수의 레지스터 및 전송 혼화된 데이터와 이 레지스터의 전상태의 레지스터값를 배타적 논리합하여 출력데이터를 생성하는 배타적 논리합 게이트로 구성된 역 혼화기에 있어서, 상기 복수의 레지스터는 16개씩 병렬배치되고 한 클럭에 16번 쉬프트한 결과를 출력하는 복수의 레지스터이며, 상기 배타적 논리합 게이트는 16개가 병렬 배치되고, 전송 혼화된 16비트의 병렬 입력 데이터열과 상기 복수의 레지스터의 출력신호들을 입력받아 배타적 논리합하여 역혼화된 16비트의 병렬 출력 데이터열을 생성하는 배타적 논리합 게이트로 구성된 것을 특징으로 하는 16비트 병렬 자기동화 역혼화기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050786A KR100273201B1 (ko) | 1996-10-31 | 1996-10-31 | 16비트 병렬 자기동기 혼화기 및 역혼화기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050786A KR100273201B1 (ko) | 1996-10-31 | 1996-10-31 | 16비트 병렬 자기동기 혼화기 및 역혼화기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980031237A KR19980031237A (ko) | 1998-07-25 |
| KR100273201B1 true KR100273201B1 (ko) | 2000-12-15 |
Family
ID=19480155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960050786A KR100273201B1 (ko) | 1996-10-31 | 1996-10-31 | 16비트 병렬 자기동기 혼화기 및 역혼화기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100273201B1 (ko) |
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- 1996-10-31 KR KR1019960050786A patent/KR100273201B1/ko not_active IP Right Cessation
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| KR19980031237A (ko) | 1998-07-25 |
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