JPS60172828A - Ｃｒｃジエネレ−タ - Google Patents
Ｃｒｃジエネレ−タInfo
- Publication number
- JPS60172828A JPS60172828A JP2724584A JP2724584A JPS60172828A JP S60172828 A JPS60172828 A JP S60172828A JP 2724584 A JP2724584 A JP 2724584A JP 2724584 A JP2724584 A JP 2724584A JP S60172828 A JPS60172828 A JP S60172828A
- Authority
- JP
- Japan
- Prior art keywords
- output
- shift register
- signal
- circuit
- crc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/09—Error detection only, e.g. using cyclic redundancy check [CRC] codes or single parity bit
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、 ＰＣＭによシ伝送されるテレビジョン信号
の誤シ検査に適するＣＲＣノエネレータに関する。
の誤シ検査に適するＣＲＣノエネレータに関する。
従来、この種のＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａ
ｎｃｙＣｈｅｃ）Ａ ）ジェネレータは、 ＰＣＭ符号
ビットに対して直列処理が施されていたし、そのデータ
レートも高だか１０ Ｍｂｉｔ／ｓ程度で十分であった
。しかし。
ｎｃｙＣｈｅｃ）Ａ ）ジェネレータは、 ＰＣＭ符号
ビットに対して直列処理が施されていたし、そのデータ
レートも高だか１０ Ｍｂｉｔ／ｓ程度で十分であった
。しかし。
近年ＮＴＳＣ方式によるテレビジョン信号の伝送が。
４倍サブキャリアで８ビツトサンシリングし、約１１０
Ｍｂｉｔ／ｓを必要とするようになシ、いままてこの
ＣＲＣジェネレータに対して容易であった集積回路化が
困難になるという問題が生じてきた。
Ｍｂｉｔ／ｓを必要とするようになシ、いままてこの
ＣＲＣジェネレータに対して容易であった集積回路化が
困難になるという問題が生じてきた。
さらに、現在の技術では、バイポーラ集積回路しか得ら
れず、仮に１１０ Ｍｂｉｔ／ｓの高速ではたらく集積
回路が得られたとしても、その消費電力が大きくなるこ
とを考え併わせると、直列処理自体を見直させばならな
いという現状にあった。
れず、仮に１１０ Ｍｂｉｔ／ｓの高速ではたらく集積
回路が得られたとしても、その消費電力が大きくなるこ
とを考え併わせると、直列処理自体を見直させばならな
いという現状にあった。
本発明の目的は、信号を並列処理することによシ、低速
の処理を可能にし、かつＣＭＯ８の使用を可能にするこ
とによって、上記従来の問題点を除去し、ディジタルテ
レビジョン方式に適用するも消費電力の低い集積回路化
されたＣＲＣジェネレータを提供することにある。
の処理を可能にし、かつＣＭＯ８の使用を可能にするこ
とによって、上記従来の問題点を除去し、ディジタルテ
レビジョン方式に適用するも消費電力の低い集積回路化
されたＣＲＣジェネレータを提供することにある。
本発明によれば、ｍ（ｍは２以上の正の整数）ビットの
並列入力信号とＣＲＣ符号の付加されたｍビットの並列
出力信号とをうけて、これ等両入力を半加算する手段と
、該半加算手段の出力をそれ値に変換するだめの、第１
から第ｎｔでのｎ個のマトリクス手段と、これ等マトリ
クス手段のうちの第１のマトリクス手段の出力をシフト
する第１段シフトレジスタと、該第１段シフトレジスタ
の出力と前記第２のマトリクス手段との半加算結果をシ
フトする第２段シフトレジスタと、以下順次得られるシ
フトレジスタの出力とマトリクス手段との半加算結果を
シフトする第ｎ段までのシフトレジスタとを備え、該第
ｎ段シフトレジスタの出力を前記並列出力信号として入
力側の前記半加算手段に加え不ことを特徴とするＣＲＣ
ジェネレータが得られる。
並列入力信号とＣＲＣ符号の付加されたｍビットの並列
出力信号とをうけて、これ等両入力を半加算する手段と
、該半加算手段の出力をそれ値に変換するだめの、第１
から第ｎｔでのｎ個のマトリクス手段と、これ等マトリ
クス手段のうちの第１のマトリクス手段の出力をシフト
する第１段シフトレジスタと、該第１段シフトレジスタ
の出力と前記第２のマトリクス手段との半加算結果をシ
フトする第２段シフトレジスタと、以下順次得られるシ
フトレジスタの出力とマトリクス手段との半加算結果を
シフトする第ｎ段までのシフトレジスタとを備え、該第
ｎ段シフトレジスタの出力を前記並列出力信号として入
力側の前記半加算手段に加え不ことを特徴とするＣＲＣ
ジェネレータが得られる。
次に２本発明によるＣＲＣジェネレータについて実施例
を挙げ２図面を参照して説明する。
を挙げ２図面を参照して説明する。
第１図は本発明による実施例の構成をブロック図によシ
示しだものである。最初に２例えば、送信側の誤シ検査
符号器として、８ビツトハラレルで与えられるデータに
対し、２バイト（１６ビツト）のＣＲＣ信号を生成する
場合を説明する。図において、 ＥＸ、ＯＲゲートで構
成される半加算回路２の入力には、端子１を介して８ビ
ツトの並列信号と後述するシフトレジスタ７からの８ビ
ット並列出力信号とが加えられる。半加算回路２の出力
は。
示しだものである。最初に２例えば、送信側の誤シ検査
符号器として、８ビツトハラレルで与えられるデータに
対し、２バイト（１６ビツト）のＣＲＣ信号を生成する
場合を説明する。図において、 ＥＸ、ＯＲゲートで構
成される半加算回路２の入力には、端子１を介して８ビ
ツトの並列信号と後述するシフトレジスタ７からの８ビ
ット並列出力信号とが加えられる。半加算回路２の出力
は。
マトリクス回路３および４に与えられ、ここで。
それぞれＧＦ（２”）上での加算が行われる。第１のマ
トリクス回路３の出力はＤフリップ・フロップ回路で構
成される第１のシフトレジスタ５に与えられ、ここでク
ロック入力端子からのクロックによりラッチされてシフ
ト出力が得られる。第２のマトリクス回路４の出力は、
上記シフトレジスタ５の出力とともに半加算回路６に加
えられ、ここで両者のＥＸ、ＯＲがとられる。そして、
この出力は同じくＤフリラグ・フロップ回路で構成され
る第２のシフトレジスタ７によってシフトされる。シフ
トレノスタフの出力は８ビット並列出力端子８に導かれ
るとともに１分岐されて前述の半加算回路２の一方の入
力として与えられる。
トリクス回路３の出力はＤフリップ・フロップ回路で構
成される第１のシフトレジスタ５に与えられ、ここでク
ロック入力端子からのクロックによりラッチされてシフ
ト出力が得られる。第２のマトリクス回路４の出力は、
上記シフトレジスタ５の出力とともに半加算回路６に加
えられ、ここで両者のＥＸ、ＯＲがとられる。そして、
この出力は同じくＤフリラグ・フロップ回路で構成され
る第２のシフトレジスタ７によってシフトされる。シフ
トレノスタフの出力は８ビット並列出力端子８に導かれ
るとともに１分岐されて前述の半加算回路２の一方の入
力として与えられる。
また、半加算回路２の出力は、８ビツト入力のＯＲ回路
９を通してＣＲＣチェック回路１０に加えられ、ここで
検出される誤シ信号を端子１１に導出する。クロック入
力端子１２に与えられたクロック信号は、シフトレジス
タ５および７のほかＣＲＣチェック回路１０に内蔵され
たレジスタにも与えられる。端子１３にはクリア・ぐル
スが与えられ、これによってシフトレジスタ５および７
がリセットされる。さらに、端子１４に加えられたデー
タ（Ｈ）によシマトリクス回路３および４が、駆動され
る。
９を通してＣＲＣチェック回路１０に加えられ、ここで
検出される誤シ信号を端子１１に導出する。クロック入
力端子１２に与えられたクロック信号は、シフトレジス
タ５および７のほかＣＲＣチェック回路１０に内蔵され
たレジスタにも与えられる。端子１３にはクリア・ぐル
スが与えられ、これによってシフトレジスタ５および７
がリセットされる。さらに、端子１４に加えられたデー
タ（Ｈ）によシマトリクス回路３および４が、駆動され
る。
上記のごとく構成された回路はバイトシリアル・エンコ
ーダの機能に従って動作する。入力端子１に８ビツトの
データが加えられていると、マトリクス回路３および４
に、 ＣＲＣ生成多項式を用いたコンパニオンマトリク
スＴに対してＴ８の演算機能をもだせであるから、クロ
ック信号によりラッチされた各シフトレジスタ５および
７の出力には。
ーダの機能に従って動作する。入力端子１に８ビツトの
データが加えられていると、マトリクス回路３および４
に、 ＣＲＣ生成多項式を用いたコンパニオンマトリク
スＴに対してＴ８の演算機能をもだせであるから、クロ
ック信号によりラッチされた各シフトレジスタ５および
７の出力には。
それぞれ直列処理によるＣＲＣノエネレータで８クロツ
クをシフトしたときのレジスタの値と同じ値が得られる
。このようにして、データが全て入力され終ると、端子
１４から与えられるデータ（Ｈ）信号が低レベルに変っ
て、マトリクス回路３および４の出力は零の状態を続け
る。従って、シフトＶ、）スタ５および７は右にシフト
するレジスタとなり、クロック信号に従って２バイトの
ＣＲＣが生成されて、出力端子８から得られる。この場
合のデータ入力およびＣＲＣ出力の関係を示すと、第２
図のようになる。
クをシフトしたときのレジスタの値と同じ値が得られる
。このようにして、データが全て入力され終ると、端子
１４から与えられるデータ（Ｈ）信号が低レベルに変っ
て、マトリクス回路３および４の出力は零の状態を続け
る。従って、シフトＶ、）スタ５および７は右にシフト
するレジスタとなり、クロック信号に従って２バイトの
ＣＲＣが生成されて、出力端子８から得られる。この場
合のデータ入力およびＣＲＣ出力の関係を示すと、第２
図のようになる。
また、同じく第１図を参照し、受信側の誤シ検査復号器
として、８ビツトパラレルのデータにＣＲＣ２バイトの
信号が付加されて入力端子に与えられた場合を説明する
。この場合には、データは上記と同じように動作し、引
き続いて加えられるＣＲＣ入力と、内部で生成されたＣ
ＲＣとが、半加算回路２で比較される。しだがって、受
信データに誤シが生じていないときには２両者は一致し
、これに対する半加算回路２の出力は全て“′０″とな
る。
として、８ビツトパラレルのデータにＣＲＣ２バイトの
信号が付加されて入力端子に与えられた場合を説明する
。この場合には、データは上記と同じように動作し、引
き続いて加えられるＣＲＣ入力と、内部で生成されたＣ
ＲＣとが、半加算回路２で比較される。しだがって、受
信データに誤シが生じていないときには２両者は一致し
、これに対する半加算回路２の出力は全て“′０″とな
る。
また、誤りが生じていれば、２バイトの期間において少
なくとも１ビツトが高レベルになって半加算回路２から
現われる。その出力はＯＲ回路９を介してＣＲＣチェッ
ク回路１０によシチェックされ。
なくとも１ビツトが高レベルになって半加算回路２から
現われる。その出力はＯＲ回路９を介してＣＲＣチェッ
ク回路１０によシチェックされ。
端子１１にエラー出力として導かれる。
なお、この実施例娯おいて、クロック信号の周期は４倍
のサブキャリアで動作させればよいから。
のサブキャリアで動作させればよいから。
ＣＭＯ８の回路を使用することができ、消費電力が少な
くてすむ。また、 ＣＲＣノエネレータおよびＣＲＣチ
ェッカー回路がＩＣチップ１個で得られるために、基板
上に占めるスに一スも少なく、構造が小形になるという
利点がある。
くてすむ。また、 ＣＲＣノエネレータおよびＣＲＣチ
ェッカー回路がＩＣチップ１個で得られるために、基板
上に占めるスに一スも少なく、構造が小形になるという
利点がある。
以上の説明によシ明らかなように２本発明によれば、デ
ータを並列処理することによシ、クロック周波数を下げ
て低速でＣＲＣを生成するとともに。
ータを並列処理することによシ、クロック周波数を下げ
て低速でＣＲＣを生成するとともに。
チェックを行なうことが可能になり、これによって、デ
ィジタルテレビション方式に適用するも。
ィジタルテレビション方式に適用するも。
消費電力の低減と集積回路化が得られる点、その効果は
大きい。
大きい。
第１図は本発明による実施例の構成を示すブロック図、
第２図は、第１図の実施例におけるＣＲＣ生成の動作を
説明するためのタイムチャート、第３図は、第１図の実
施例におけるＣＲＣチェック動作を説明するためのタイ
ムチャートである。 図において、２，６は半加算回路、３，４はマトリクス
回路、５，７はシフトレジスタ、９はＯＲ回路、１０は
ＣＲＣチェック回路である。
第２図は、第１図の実施例におけるＣＲＣ生成の動作を
説明するためのタイムチャート、第３図は、第１図の実
施例におけるＣＲＣチェック動作を説明するためのタイ
ムチャートである。 図において、２，６は半加算回路、３，４はマトリクス
回路、５，７はシフトレジスタ、９はＯＲ回路、１０は
ＣＲＣチェック回路である。
Claims (1)
- 【特許請求の範囲】 １’、ｍ（ｍは２以上の正の整数）ビットの並列入力信
号とＣＲＣ符号の付加されたｍビットの並列出力信号と
をうけて、これ等両人力を半加算する手段と、該半加算
手段の出力をそれぞれうけ、前記入力信号の多項式をｎ
’ｍピッ）（ｎは２以上の正の整数）のＣＲＣ生成多項
式でｍ回割っだ値に変換するだめの、第１から第ｎまで
のｎ個のマトリクス手段と、これ等マトリクス手段のう
ちの第１のマトリクス手段の出力をシフトする第１段シ
フトレジスタと、該第１段シフトレジスタの出力と前記
第２のマトリクス手段との半加算結果をシフトする第２
段シフトレジスタと、以下順次得られるシフトレジスタ
の出力とマトリクス手段との半加算結果をシフトする第
ｎ段までのシフトレジスタとを備え、該第ｎ段シフトレ
ジスタの出力を前記並列出力信号として入力側の前記半
加算手段に加えることを特徴とするＣＲＣジェネレータ
。 ２、特許請求の範囲第１項に記載のＣＲＣノエネレータ
において、前記半加算手段の出力側にビットエラーのチ
ェック手段を接続したことを特徴とするＣＲＣジェネレ
ータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2724584A JPS60172828A (ja) | 1984-02-17 | 1984-02-17 | Ｃｒｃジエネレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2724584A JPS60172828A (ja) | 1984-02-17 | 1984-02-17 | Ｃｒｃジエネレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60172828A true JPS60172828A (ja) | 1985-09-06 |
Family
ID=12215690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2724584A Pending JPS60172828A (ja) | 1984-02-17 | 1984-02-17 | Ｃｒｃジエネレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60172828A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04104619A (ja) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | 誤り検査コード生成装置および伝送誤り検出装置 |
-
1984
- 1984-02-17 JP JP2724584A patent/JPS60172828A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04104619A (ja) * | 1990-08-24 | 1992-04-07 | Mitsubishi Electric Corp | 誤り検査コード生成装置および伝送誤り検出装置 |
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