JP2566929B2 - 符号化・復号回路 - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、誤り訂正の分野に関し、特にBCH符号の符
号化・復号化回路に関する。

［従来技術］ 従来、BCH符号の符号化は生成多項式による除算回
路、復号は、各アルゴリズム（ピータソンの方式、バー
レカンプマツセイの方法等）による回路によって行なわ
れていた。

従って、符号化と復号は別の回路を用いていた。ま
た、マイクロプログラミング等によって回路を多重的に
用いて処理する場合、符号化と復号で処理を細かく変え
る必要があった。従って、符号化と復号を同じ基板また
は、チツプで行なう場合、回路量の増大、または、ROM
容量の増大となる。また、処理速度を速めるためにパイ
プライン的な処理を行なう場合、回路規模が大きくなる
という欠点があった。延いては、これらを搭載した光デ
イスク等の機器の大型化につながるという欠点があっ
た。

［目的］ 本発明は、上述従来例の欠点を除去するために、符号
化回路を復号化回路の一部を変えるだけで実現し、かつ
１つの乗算回路と、除算回路のみで行なえるようにしな
がら、パイプライン処理を行なうことを目的とする。

［実施例］ 以下、図面を参照し本願発明について詳細に説明す
る。

本出願人は特願昭60−79674において、誤り訂正装置
を提案している。本例は光デイスクDAT等に使用可能な
誤り訂正装置の符号化、復号化回路に関するものであ
る。

まず、符号化を後出の式（１）〜（８）に示す処理で
行なうことを考える。

手順的には、シンドロームS1〜S IVが求まると同時に
式（７），（８）の符号化定数を各々乗じてその出力を
4clock（S0〜S3）毎に、EXORすれば4clock毎にパリテイ
が生成される。従って、符号化は１つの乗算回路とシリ
アルにS I〜S IVが出力されるシンドローム生成回路
と、S I〜S IVに同期してシリアルに符号化定数を出力
する回路と、4clock毎のEXOR回路によって第１図に示す
ブロツク図の構成で実現される（各ブロツクについては
詳述する。）。

次に、復号化を式（11）〜（20）に示す処理で行なう
ことを考える。最初は、シンドロームＳに符号長補正定
数α^-n〜α^-3nを乗じる動作を行なうので符号化と同じ
構成で実現できる（ただし、定数の値が変わる。）。こ
の後式（11）〜（20）を行なうブロツク図は第２図のよ
うになる。ここでパターン生成回路4clock毎のEXOR回路
とすれば、この回路も符号器と共有できる。

ここまでは昭和61年９月30日出願の特願昭61−232007
号に示す通りであり、各ブロツクの処理がパイプライン
的に流れ、各処理は簡単な処理であるので高処理速度が
実現できる。ここで、３つ用いられている乗算回路を１
つにすることを考える。

A₀ ²（A₀＋A₁）^-1の除算を行なうために除算回路を昭
和61年９月30日出願の特願昭61−232005号に示す回路を
用いると、乗算器を内蔵し、4clock分の乗算を行なって
いることがわかる。シンドローム生成回路6S₀〜S₃と4cl
ock周期で動作しているので4clockを基本周期と考え
る。そこで式（11）〜（20）の中で残っている乗算は、
A₀・A₂と、除算回路で用いるｙ・x¹⁴の2clock分の乗算
である。符号長補正は符号長毎であるので、符号語毎に
は行なわない。

α^-n〜α^-3nを乗じる動作は3clockであるので1clock
余る。そこにA₀・A₂を行なわせ、符号長補正を行なう場
合だけｙ・x¹⁴の乗算を行なわないことにする。すると
この場合の符号語だけ誤りパターンが生成されていない
が、その符号語をパリテイ部になるようにすれば問題は
ない。

従って、符号化・復号回路を第３図に示す構成にする
ことによって簡単に構成できる各ブロツクは、次のよう
な構成にすることによって簡単になる。

［シンドローム生成回路］ 第３図のように１つの乗算器を用いる場合、シンドロ
ーム生成回路からの出力をバスラインを用いてシリアル
に行なう必要がある。そこで、昭和61年９月30日出願の
特願昭61−232001号に示すシンドローム生成回路を用い
る。符号化の場合、パリテイ部に当るin−３〜inが０で
入力される場合は良いが、されない場合のために次のこ
とを行なう。

２重誤り訂正符号化において、（７）式に示すS I〜S
IVを実現するには、入力データin−３〜inを０として
シンドローム生成回路を動作させればよい。そのために
受信語Ｊをラツチしているレジスタのクリア入力をin−
３〜inの間Ｌにおとす。従って、in−３＝０を入力して
いるとき、il〜in−４までの受信語によって生成される
シンドロームS I＝［S0,S1,S2,S3］が生成される。ま
た、in−２＝０を入力しているときシンドローム生成回
路は動作し続けることによりS II＝［S0,α・S1,α^２・
S2,α^３・S3］が生成される。同様にin−１＝0,in＝０
を入力するときS III＝［S0,α^２・S1,α^４・S2,α^６・
S3］,S IV＝［S0,α^３・S1,α^６・S2,α^９・S3］が生成
される。

単一誤りのときも同様にin−１＝０を入力していると
き、il〜in−２までの入力によってS I＝［S0,S1］が、
次のin＝０を入力しているときS II＝［S0,α・S1］が
生成されている。従って、符号化用シンドローム生成回
路は復号用シンドローム生成回路のSPCLを制御するだけ
でよいことになる。そのタイミングを第４図に示す。

［定数出力回路］ ２重誤り訂正符号化においてシンドロームS I〜S IV
がシンドローム生成回路において求まると、パリテイin
−３〜inを生成するためにシンドロームと２重誤り訂正
符号化定数を乗じる必要がある。符号化定数は１重誤り
訂正の場合と２重誤り訂正の場合で（７），（８）式の
ように１つに定まっているのでS I〜S IVに同期して対
応する定数を乗算器に出力する回路を構成すればよい。
そのブロツク図を第５図に示す。

PC1…16は、PC1をシフトレジスタによってシフトした
出力であり、それによってPC1…16の出力が式（７）に
よって割り当てられる。第５図は以上のようにして割り
当てられた２重誤り訂正符号化定数出力をEOW制御によ
ってBlock10の乗算器の入力バスラインＹに出力する回
路である。PC1…16による２重誤り訂正符号化定数出力
回路は第６図によって実現できる。このタイミングを第
９図に示す。１重誤り訂正符号化の場合、シンドローム
S IIIが生成されたとき、SCLがＬとなるのでPCはPC1…
８でよく、これによってS I〜S IIに対応する符号化定
数が割り当てられる。また１重誤り訂正符号化の場合、
S2,S3は意味がないのでS2,S3に対しては０が出力され
る。それによって１重誤り訂正符号化設定回路も２重誤
り訂正符号化回路と同様の原理、構成で第７図，第８図
のように与えることができる。そのタイミングを第９図
に示す。

符号長補正定数は、符号化定数と同様に第10図のブロ
ツク図によって生成される。1,α^-n〜α^-3nは、ｎが固
定長の場合、第6,8図のようなOR回路によって構成され
る。

符号化・復号化はＤで、訂正能力はＴで与え、EOW
（符号化、Ｔ＝２）、EOS（符号化、Ｔ＝１）、HOE（復
号化）は、T,Dの設定により動作し、設定以外の場合、
Ｈとなる。

［パターン生成回路］ 式（19）を実現する為に、まずCKB6によって第12図の
レジスタからの出力をクリアし、それと同時にKDからKG
TによってK0を抜き出しレジスタに入れ、次にセレクタ
からの出力,ZSからの出力をXGTによってx²⁵⁴・A0²即ちA
0²・（A0＋A1）^-1を抜き出しレジスタの出力とEXORする
（それ以外は０としてEXORする）ことによって、誤りパ
ターンが生成される。これは１重誤り、２重誤りに対し
て共通である。そのタイミングを第13図に示す。ただ
し、復号時PCL＝Ｈである。

次はパリテイ生成の場合で、これは符号化時において
行う。２重誤り訂正符号化においてはＺからシンドロー
ムS I〜S IVに符号化定数を乗じた値が出力されるの
で、XGT＝H,KGT＝ＬとしてCKB6でクリアされたレジスタ
出力にZS出力を、次にCKB6によってレジスタ出力が再び
クリアされるまでEXORする事によってパリテイin−３〜
inが順次生成される。以上の動作はＺからS I〜S IVが
出力される期間に限るので、それ以外のEPの出力は意味
がない。従って、PCLをＬにすることによってEPの出力
を０にする。その様子を第14図に示す。１重誤り訂正符
号化の場合は第15図に示される。

［Ｋ生成回路］ Ｋ生成回路１は（15）式から符号長補正されたSi′に
α^ｉを符号長回乗じる（（16）式）回路であり、復号の
みに関与する。従って、シンドローム生成回路と同様の
構成によって実現できるが、受信語とEXORする必要はな
いので第19図のような構成になる。第19図のスイツチを
３セテート制御とし、シンドローム生成回路のようなバ
スライン制御構成にしたものを第20図に示す。S0は（1
5）式から符号長補正する必要はないが、S1〜S3は符号
長補正をしてS1′〜S3′にする必要がある。符号長補正
はS1〜S3に符号長補正定数を乗算することによってなさ
れる。S1′〜S3′はSEに同期して出力されるようにする
とS0をS0′のタイミングに合わせるために、S0をCK3で
ラツチしてKEで出力することによって、Ｓ′はS0′〜S
3′の順にＫ生成回路に入力される。このためにK0〜K3
用ラツチのアウトプツトイネーブル制御信号RE1〜４
は、第４図と同様にきっ抗して動作するが、KE及びSEで
Ｓ′が入力されている間閉じている必要がある。そのタ
イミングを第21図に示す。この回路の特徴はシンドロー
ム生成回路と同様に小さな回路規模でバスライン構成の
Ｓ′を受け、Ｋを生成することができることである。こ
れによって、ＫではK0〜K3が４周期毎に出力される。

［比較回路］ 比較回路のブロツク図を第24図に示す。A0・A2とA1²
をコンパレータで一致しているか否か、即ち、L2＝A1²
＋A0・A2＝０かL2≠０（式（20）参照）を判定しCK6で
ラツチすることによって２重誤りに対する誤り位置検出
が行なえる。また１重誤りに対する誤り位置検出は式
（20）よりL1＝A0＝０かL1≠０を判定しCK6でラツチす
ることによって行なえる。

［Ａ生成回路］ Ａ生成回路２は（17）式により、Ｋ生成回路によって
生成されたK0〜K3を各々EXORしてA0〜A2を生成させる回
路、及びA0＋A1,A0²,A1²生成回路から成り、復号のみに
関与する。K0〜K3は、バスライン構成によって同時に送
られてこないので、一度ＫをMCKによってラツチして1cl
ock送らせてその1clock遅れの出力とＫをEXORすること
によってＡが生成される。この回路構成を第22図に示
し、タイミングを第23図に示す。第23図以降において斜
線部分はその信号がinvalidであることを示す。A2の次
の部分はK3＋K0となり、この値は以降のアルゴリズムに
おいて意味を持たない。またA0＋A1の値が出力されるの
はＡのA1に同期した部分のみであり、その他の部分は意
味を持たない。またＡの信号を起自CK7,CK1でラツチし
てA0,A1を作りA0²,A1²を生成するのは式（18），（19）
を計算するためのタイミング上の都合である。

また、x²回路はｘのベクトル表現（ｐ（ｘ）＝x⁸＋x⁴
＋x³＋x²＋１の場合）を ｘ＝V7・α^７＋V6・α^６＋V5・α^５＋V4・α^４＋V3・α^２＋V1・α＋V0 とすると x²＝V7・α¹⁴＋V6・α¹²＋V5・α¹⁰＋V4・α^８＋V3・α^６＋V2・α^４＋V1・α^２
＋V0 ＝V7・（α^４＋α＋１）＋V6・（α^７＋α^６＋α^３＋α^２＋１） ＋V5・（α^６＋α^５＋α^４＋α^２）＋V4・（α^４・α^３＋α^２＋１） ＋V3・α^６＋V2・α^４＋V1・α^２＋V0 ＝V6・α^７＋（V6＋V5＋V3）α^６＋V5・α^５＋（V7＋V5＋V4＋V2）・α^４ ＋（V6＋V4）・α^３＋（V6＋V5＋V4＋V1）・α^２＋V7・α＋（V7＋V6＋V4＋V0） となり、第18図の回路構成によって求められる。

次に、前述したが、エンコーダの場合について説明す
る。リード・ソロモン符号の基本となる検査行列Ｈと符
号語Ｉの関係は（１）式で表せる。

（１）式をパリテイ部とデータ部に分けると 両辺にA^-1をかけると Ｂを分解して A^-1・Ｃをまとめて 従って、 １重訂正符号化定数も同様に、 又、デコーダについて説明する。誤りの有無はシンドロ
ームを生成することによって判定できる。

ただし、 従って、シンドロームＳは（13）式により誤りＥと検査
行列Ｈの積で表される。

ここで、ｉとｊの位置に誤りeiとejがある場合を考え
る。

７）判定 誤りなしの場合（ei＝ej＝０） L1＝０ L2＝０ ｅ＝０ 単一誤りの場合（ei≠0,ej＝０） ２重誤りの場合（ei≠0,ej≠０） L1:不定 L2:k＝i,k＝ｊのときのみ０ e:k＝ｉのときei,k＝ｊのときej 尚、符号長補正回路はｎが可変である場合、ROMまた
は昭和61年９月30日出願の特願昭61−232003号に示すよ
うな指数ベクトル変換回路を用いて、最初のシンドロー
ムを生成している期間を用いて、前述の乗算器を使って
α^-nを生成し、それからさらに乗算器においてα^-2n,α
^-3nを生成し、その出力を３ステートのレジスタにラッ
チして、NCK1〜３によってレジスタのOE制御を行なうこ
とによっても可能である。そのブロツク図を第16図に、
タイミングを第17図に示す。第17図のN0〜N7期間のＺは
上記特許願（３）に示す通りである。

［効果］ 以上説明したように、本願発明によれば、符号長及び
訂正能力可変の符号化・復号回路が、符号化及び復号に
おけるシンドローム生成、符号化におけるシンドローム
と符号化定数との乗算、復号におけるシンドロームと符
号長補正定数との乗算及び誤り位置検出及び誤りパター
ン生成のための乗算、パリティまたは誤りのパターン生
成、パリティの付加と誤りの訂正の構成を共通化し、特
に、複数の異なる乗算のための構成を共通化すること
で、小さな回路規模で、かつ高速な処理速度で実現でき
るという効果がある。

又、本発明の回路を用いることによって、それを搭載
した機器の小型化かつ高機化を図ることが可能となっ
た。

【図面の簡単な説明】

第１図は符号化回路ブロツク図、 第２図は復号回路ブロツク図、 第３図は符号化・復号回路ブロツク図、 第４図は符号化時におけるシンドローム生成回路のタイ
ミング図、 第５図は２重誤り訂正符号化定数回路ブロツク図、 第６図は２重誤り訂正符号化定数出力回路を示す図、 第７図は１重誤り訂正符号化定数回路ブロツク図、 第８図は１重誤り訂正符号化定数出力回路を示す図、 第９図は符号化定数回路のタイミング図、 第10図は符号長補正定数回路のブロツク図、 第11図は符号長補正定数回路のタイミング図、 第12図はパターン生成回路ブロツク図、 第13図は復号におけるパターン生成回路タイミング図、 第14図，第15図は符号化におけるパターン生成回路タイ
ミング図、 第16図は可変符号長補正回路のブロツク図、 第17図は可変符号長補正回路のタイミング図、 第18図はx²回路を示す図、 第19図はＫ生成回路の説明図、 第20図はバスライン制御のＫ生成回路の説明図 第21図はＫ生成回路のタイミング説明図、 第22図はＡ生成回路の構成図、 第23図はＡ生成回路のタイミング説明図、 第24図は比較回路のブロツク図、 １はＫ生成回路、 ２はＡ生成回路

フロントページの続き (56)参考文献 特開 昭58−219848（ＪＰ，Ａ) 特開 昭61−144129（ＪＰ，Ａ) 特開 昭62−116019（ＪＰ，Ａ) 特開 昭63−24724（ＪＰ，Ａ) 特開 昭63−86927（ＪＰ，Ａ) 特開 昭63−86923（ＪＰ，Ａ) 特開 昭63−86925（ＪＰ，Ａ) 特公 昭54−40345（ＪＰ，Ｂ２) 電子情報通信学会技術研究報告，信学 技報Ｖｏｌ．87，Ｎｏ．52，岩村・今 井・土肥著「ＩＴ87−13．データフォー マットに対して可変性のあるリードソロ モン符号化復号チップ」

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力データよりシンドロームを生成するシ
   ンドローム生成手段と、 符号化の指示により符号化定数を出力し、復号の指示に
   より符号長補正定数を出力する定数出力手段と、 乗算手段と、 復号の際に、前記定数出力手段により出力される符号長
   補正定数と、前記シンドローム生成手段により生成され
   たシンドロームとを前記乗算手段により乗算し、該乗算
   の結果に定数を符号長回乗じる第１の演算手段と、 復号の際に、該第１の演算手段の異なる２つの出力同士
   の排他的論理和、該排他的論理和の２乗、及び前記排他
   的該論理和同士の排他的論理和を演算する第２の演算手
   段と、 復号の際に、前記論理和同士の和のべき乗を演算して出
   力し、該出力と前記第２の演算手段より出力される前記
   論理和の２乗を前記乗算手段で乗じた結果を受けて、該
   論理和の２乗を前記論理和同士の和で除算した除算結果
   を出力する第３の演算手段と、 復号の際に、前記第２の演算手段より出力される前記排
   他的論理和同士を前記乗算手段により乗じた結果と、前
   記第２の演算手段より出力される前記排他的論理和の２
   乗とに基づいて、２重誤りの位置を検出し、前記第２の
   演算手段より出力される前記排他的論理和に基づいて１
   重誤りの位置を検出する誤り位置検出手段と、 符号化に際して、前記定数出力手段により出力される符
   号化定数と、前記シンドローム生成手段により生成され
   たシンドロームとを前記乗算手段により乗算した結果に
   基づいてパリティを生成するとともに、復号に際して、
   前記第３の演算手段より出力される前記除算結果に基づ
   いて、誤りのパターンを生成する生成手段とを具えるこ
   とを特徴とする符号化・復号回路。
2. 【請求項２】前記定数出力手段が、訂正能力の指示に基
   づいて、対応する符号化定数を出力することを特徴とす
   る特許請求の範囲第１項記載の符号化・復号回路。