JPH11110241A - ガロア体上の乗算方法及び乗算回路 - Google Patents
ガロア体上の乗算方法及び乗算回路Info
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- JPH11110241A JPH11110241A JP9290270A JP29027097A JPH11110241A JP H11110241 A JPH11110241 A JP H11110241A JP 9290270 A JP9290270 A JP 9290270A JP 29027097 A JP29027097 A JP 29027097A JP H11110241 A JPH11110241 A JP H11110241A
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Abstract
(57)【要約】
【課題】 高速、且つ、回路規模が小さいガロア体上の
乗算方法及び乗算回路を提供することを目的とする。 【解決手段】 ガロア体GF(2m)の任意の二つの元a=(a0,
a1,...,am-1)とb=(b0,b1,...,bm-1)との乗算において，
GF(2)上の多項式f=xm+xm-1+...x+1が既約である拡大次
数であって前記GF(2m)の生成多項式として前記fを用い
るとき、前記ガロア体の一方の元を初期値とする第1のm
段シフトレジスタと，前記ガロア体の他方の元と該第1
のシフトレジスタの最終m段目の出力信号とが入力するm
個の論理積ゲートと，第1段から第m段までの各段間に第
1の排他論理和ゲートを配置した第2の2m-1段シフトレジ
スタと、該第2のシフトレジスタにおけるm+1段目の出力
信号と第1段目から第m段目までのそれぞれの出力信号と
が入力する第2のm個の排他論理和ゲートとを備えたガロ
ア体上の乗算回路である。
乗算方法及び乗算回路を提供することを目的とする。 【解決手段】 ガロア体GF(2m)の任意の二つの元a=(a0,
a1,...,am-1)とb=(b0,b1,...,bm-1)との乗算において，
GF(2)上の多項式f=xm+xm-1+...x+1が既約である拡大次
数であって前記GF(2m)の生成多項式として前記fを用い
るとき、前記ガロア体の一方の元を初期値とする第1のm
段シフトレジスタと，前記ガロア体の他方の元と該第1
のシフトレジスタの最終m段目の出力信号とが入力するm
個の論理積ゲートと，第1段から第m段までの各段間に第
1の排他論理和ゲートを配置した第2の2m-1段シフトレジ
スタと、該第2のシフトレジスタにおけるm+1段目の出力
信号と第1段目から第m段目までのそれぞれの出力信号と
が入力する第2のm個の排他論理和ゲートとを備えたガロ
ア体上の乗算回路である。
Description
【0001】
【発明の属する技術分野】本発明は誤り訂正符号等の符
号化器及び復号化器に用いるガロア体上の乗算方法及び
乗算回路に関する。
号化器及び復号化器に用いるガロア体上の乗算方法及び
乗算回路に関する。
【0002】
【従来の技術】近年の技術進歩に伴って、通信はアナロ
グからデジタルへと移行しつつある。デジタル通信は、
0と1との2値情報を伝送するものであるから信号の冗長
度が小さく、そのため伝送途中において符号誤りが発生
すると、その復元が困難となる。そこで、受信側におい
て符号誤りを検出しその訂正を行う誤り訂正符号が実用
化されている。誤り訂正符号としては巡回符号が広く用
いられており、この符号生成にガロア体上の乗算を用い
る方法が提案されている。
グからデジタルへと移行しつつある。デジタル通信は、
0と1との2値情報を伝送するものであるから信号の冗長
度が小さく、そのため伝送途中において符号誤りが発生
すると、その復元が困難となる。そこで、受信側におい
て符号誤りを検出しその訂正を行う誤り訂正符号が実用
化されている。誤り訂正符号としては巡回符号が広く用
いられており、この符号生成にガロア体上の乗算を用い
る方法が提案されている。
【0003】ガロア体GF(2m)は，2m個の元からなる集合であ
り，各々の元は指数表現またはベクトル表現で表現され
る．GF(2m)に於いて位数2m-1である元を原始元と呼ぶ．
指数表現は，原始元αと正整数iとを用いて任意の元aが
a=αiとなることを利用し，各元をαの指数iで表現する
ものである．ベクトル表現は，GF(2m)をGF(2)のm次元ベ
クトル空間とみなし，任意の元aをm次元数ベクトル(a0,
a1,...,am-1)と表現するものである． ここで，ベクト
ルの各要素aiはGF(2)の元，即ち0または1である．ベク
トル表現に於いて，ベクトル空間の基底は一通りには決
まらず，元の表現は用いる基底によって異なる．基底に
は，正規基底と多項式基底とがある．正規基底は，
り，各々の元は指数表現またはベクトル表現で表現され
る．GF(2m)に於いて位数2m-1である元を原始元と呼ぶ．
指数表現は，原始元αと正整数iとを用いて任意の元aが
a=αiとなることを利用し，各元をαの指数iで表現する
ものである．ベクトル表現は，GF(2m)をGF(2)のm次元ベ
クトル空間とみなし，任意の元aをm次元数ベクトル(a0,
a1,...,am-1)と表現するものである． ここで，ベクト
ルの各要素aiはGF(2)の元，即ち0または1である．ベク
トル表現に於いて，ベクトル空間の基底は一通りには決
まらず，元の表現は用いる基底によって異なる．基底に
は，正規基底と多項式基底とがある．正規基底は，
【数1】 が一次独立である原始元αを用いて
【数2】 を基底とするものである．多項式基底は，GF(2)上m次モ
ニック既約多項式fを生成多項式とし，fの根である元z
を用いて，(1,z,z2,...,zm-1)を基底とする．また，こ
のときxを変数として，a=(a0,a1,...,am-1)をGF(2)[x]
の元とみなし、a=am-1xm-1+...+a1x+a0と表現する．こ
の表現を多項式表現と言う．
ニック既約多項式fを生成多項式とし，fの根である元z
を用いて，(1,z,z2,...,zm-1)を基底とする．また，こ
のときxを変数として，a=(a0,a1,...,am-1)をGF(2)[x]
の元とみなし、a=am-1xm-1+...+a1x+a0と表現する．こ
の表現を多項式表現と言う．
【0004】GF(2m)上の2元a,bの加算は，元が基底表現され
ていればa+b=(a0+b0,a1+b1,...,am-1+bm-1)であり，即
ち2元を要素毎にGF(2)上で加算すれば良い．GF(2)上の
加算は排他論理和で実現される．しかし，指数表現され
ている場合，加算方法を一意に定めることができない．
従って，一般的に元の表現にはベクトル表現を用いる．
ていればa+b=(a0+b0,a1+b1,...,am-1+bm-1)であり，即
ち2元を要素毎にGF(2)上で加算すれば良い．GF(2)上の
加算は排他論理和で実現される．しかし，指数表現され
ている場合，加算方法を一意に定めることができない．
従って，一般的に元の表現にはベクトル表現を用いる．
【0005】GF(2m)上の2元a,bの乗算は，従来，指数表現を
用いる方法，正規基底を用いる方法，多項式基底を用い
る方法が発明されている．指数表現を用いる方法は，a=
αi,b=αjとして，c=abをab=αi+jからc=α
i+j(mod 2m-1)と整数環上の剰余算を用いて求める方法
である．また、正規基底を用いる方法は，U.S. patent
No.4,587,627 "Computational Method and Apparatus f
or Finite Field Arithmetic"及びU.S Patent No.4,74
5,568 "Computational Method and Apparatus for Fini
te Field Multiplication"に示されており、特に、正規
基底を用いた乗算についてはKluwer Academic Pub.出版
A.J.Menezes,Ed. "Applications of Finite Fields"に
詳細に記載されている。さらに、多項式基底を用いる方
法は，被乗数a=(a0,a1,...,am-1)と乗数b=(b0,b1,...,b
m-1)を各々GF(2)上の多項式a=am-1xm-1+...+a1x+a0,b=b
m-1xm-1+...+b1x+b0とみなし，GF(2)で該多項式表現a,b
を多項式乗算した結果d=d2m-2x2m-3+...+d1x+d0を生成
多項式f=xm+fm-1xm-1+...+f1x+f0で除算した余りc=cm-1
xm-1+...+c1x+c0から導かれるc=(c0,c1,...,cm-1)をc=a
bの結果とするものである．
用いる方法，正規基底を用いる方法，多項式基底を用い
る方法が発明されている．指数表現を用いる方法は，a=
αi,b=αjとして，c=abをab=αi+jからc=α
i+j(mod 2m-1)と整数環上の剰余算を用いて求める方法
である．また、正規基底を用いる方法は，U.S. patent
No.4,587,627 "Computational Method and Apparatus f
or Finite Field Arithmetic"及びU.S Patent No.4,74
5,568 "Computational Method and Apparatus for Fini
te Field Multiplication"に示されており、特に、正規
基底を用いた乗算についてはKluwer Academic Pub.出版
A.J.Menezes,Ed. "Applications of Finite Fields"に
詳細に記載されている。さらに、多項式基底を用いる方
法は，被乗数a=(a0,a1,...,am-1)と乗数b=(b0,b1,...,b
m-1)を各々GF(2)上の多項式a=am-1xm-1+...+a1x+a0,b=b
m-1xm-1+...+b1x+b0とみなし，GF(2)で該多項式表現a,b
を多項式乗算した結果d=d2m-2x2m-3+...+d1x+d0を生成
多項式f=xm+fm-1xm-1+...+f1x+f0で除算した余りc=cm-1
xm-1+...+c1x+c0から導かれるc=(c0,c1,...,cm-1)をc=a
bの結果とするものである．
【0006】
【発明が解決しようとする課題】しかしながら上述した
ような従来のガロア体GF(2m)上の2元a,bの乗算方法及び
乗算回路については以下に示すような欠点があった。つ
まり、指数表現を用いる方法は，ベクトル表現された元
を指数表現に変換する必要があり，変換に用いるテーブ
ルは指数関数的な大きさとなり，従って、この方法を実
現する回路規模が非常に大きくなるという欠点を有す
る．また、正規基底を用いる方法は、何れも回路実現時
のゲート数がm2以上必要であり，mが大きいとき回路規
模は非常に大きくなるという欠点を有する．さらに、多
項式基底を用いる方法は，GF(2)上の2m-1次多項式とm次
多項式の除算が必要であり，この除算に多大の計算時間
を要し、しかもこの方法を実現する回路規模が大きくな
るという欠点を有する．本発明は上述した如き従来の有
限体上の乗算方法及び乗算回路が有する欠点を除去する
為になされたものであって、演算時間が短いので処理が
高速であり、且つ、回路規模が小さいガロア体上の乗算
方法及び乗算回路を提供することを目的とする。
ような従来のガロア体GF(2m)上の2元a,bの乗算方法及び
乗算回路については以下に示すような欠点があった。つ
まり、指数表現を用いる方法は，ベクトル表現された元
を指数表現に変換する必要があり，変換に用いるテーブ
ルは指数関数的な大きさとなり，従って、この方法を実
現する回路規模が非常に大きくなるという欠点を有す
る．また、正規基底を用いる方法は、何れも回路実現時
のゲート数がm2以上必要であり，mが大きいとき回路規
模は非常に大きくなるという欠点を有する．さらに、多
項式基底を用いる方法は，GF(2)上の2m-1次多項式とm次
多項式の除算が必要であり，この除算に多大の計算時間
を要し、しかもこの方法を実現する回路規模が大きくな
るという欠点を有する．本発明は上述した如き従来の有
限体上の乗算方法及び乗算回路が有する欠点を除去する
為になされたものであって、演算時間が短いので処理が
高速であり、且つ、回路規模が小さいガロア体上の乗算
方法及び乗算回路を提供することを目的とする。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係わるガロア体上の乗算方法及び乗算回路
の請求項1記載の発明は、ガロア体上の乗算回路を、ガ
ロア体GF(2m)の任意の二つの元a=(a0,a1,...,am-1)とb=
(b0,b1,...,bm-1)との乗算において，GF(2)上の多項式f
=xm+xm-1+...x+1が既約である拡大次数であって前記GF
(2m)の生成多項式として前記fを用いるとき、前記ガロ
ア体の一方の元を初期値とする第1のm段シフトレジスタ
と，前記ガロア体の他方の元と該第1のシフトレジスタ
の最終m段目の出力信号とが入力するm個の論理積ゲート
と，第1段から第m段までの各段間に第1の排他論理和ゲ
ートを配置した第2の2m-1段シフトレジスタと、該第2の
シフトレジスタにおけるm+1段目の出力信号と第1段目か
ら第m段目までのそれぞれの出力信号とが入力する第2の
m個の排他論理和ゲートとを備え、前記ガロア体の元の
最下位ビットが入力する論理積ゲートの出力信号を前記
第2のシフトレジスタの第1段目に入力し、それ以外の論
理積ゲートの出力信号を前記第1の各排他論理和ゲート
に入力すると共に、前記第2の排他論理和ゲートにおい
て前記第2のシフトレジスタの第1段目出力信号が入力す
る前記排他論理和ゲートに前記第2のシフトレジスタの2
m-2段目出力信号を入力し、前記第2のシフトレジスタの
第2段目出力信号が入力する前記排他論理和ゲートに前
記第2のシフトレジスタの2m-1段目出力信号を入力し
て、前記第1のシフトレジスタを前記ガロア体の一方の
元により初期値化すると共に前記第2のシフトレジスタ
を0値により初期値化した後、前記第1と第2のシフトレ
ジスタをm+1回シフト動作して、前記第2の排他論理和ゲ
ートの出力から前記ガロア体の二つの元aとbとの乗算結
果を得るように構成する。本発明に係わるガロア体上の
乗算方法及び乗算回路の請求項2記載の発明は、請求項1
記載のガロア体上の乗算回路において、前記第2のシフ
トレジスタにおける第1段目から第m段目までのそれぞれ
の出力信号を前記第1の各排他論理和ゲートを介して前
記第2の各排他論理和ゲートに入力し、前記第1と第2の
シフトレジスタをm回シフト動作して、前記第2の排他論
理和ゲートの出力から前記ガロア体の二つの元aとbとの
乗算結果を得るように構成する。本発明に係わるガロア
体上の乗算方法及び乗算回路の請求項3記載の発明は、
ガロア体上の乗算方法であって、ガロア体GF(2m)の任意
の二つの元a=(a0,a1,...,am-1)とb=(b0,b1,...,bm-1)と
の乗算に於いて，GF(2)上の多項式f=xm+xm-1+...x+1が
既約である拡大次数であって前記GF(2m)の生成多項式と
して前記fを用いるとき、前記乗算の結果をc=(c0,c
1,...,cm)として，前記ガロア体の一方の元aを記憶する
第1のmビット記憶手段raと,前記ガロア体の他方の元bを
記憶する第2のmビット記憶手段rbと,前記乗算結果cを記
憶する第3の2m-1ビット記憶手段rcとを用いて，前記第3
の記憶手段rcを0値に初期化した後，前記第2の記憶手段
rbと前記第3の記憶手段rcとをシフトし，シフト毎に前
記第2の記憶手段rbの桁あふれを検出し、前記第2の記憶
手段rbに桁あふれがあれば、i=0からm-1ビットに対して
前記第3の記憶手段rcにおける値rciと前記第2の記憶手
段raの値raiとの排他論理和をとりこの結果を前記rciに
代入し，前記第2及び第3の記憶手段においてシフトをm
回繰り返した後, 前記第3の記憶手段rcにおいてi=0から
m-3ビットに対するrciとmビット目の値rcmと2m+1-iビッ
ト目の値rc2m+1-iとの排他論理和をとると共に、i=m-2
からm-1ビットに対するrciとmビット目の値rcmとの排他
論理和をとることにより、前記ガロア体の二つの元aとb
との乗算結果を得るようにする。
に、本発明に係わるガロア体上の乗算方法及び乗算回路
の請求項1記載の発明は、ガロア体上の乗算回路を、ガ
ロア体GF(2m)の任意の二つの元a=(a0,a1,...,am-1)とb=
(b0,b1,...,bm-1)との乗算において，GF(2)上の多項式f
=xm+xm-1+...x+1が既約である拡大次数であって前記GF
(2m)の生成多項式として前記fを用いるとき、前記ガロ
ア体の一方の元を初期値とする第1のm段シフトレジスタ
と，前記ガロア体の他方の元と該第1のシフトレジスタ
の最終m段目の出力信号とが入力するm個の論理積ゲート
と，第1段から第m段までの各段間に第1の排他論理和ゲ
ートを配置した第2の2m-1段シフトレジスタと、該第2の
シフトレジスタにおけるm+1段目の出力信号と第1段目か
ら第m段目までのそれぞれの出力信号とが入力する第2の
m個の排他論理和ゲートとを備え、前記ガロア体の元の
最下位ビットが入力する論理積ゲートの出力信号を前記
第2のシフトレジスタの第1段目に入力し、それ以外の論
理積ゲートの出力信号を前記第1の各排他論理和ゲート
に入力すると共に、前記第2の排他論理和ゲートにおい
て前記第2のシフトレジスタの第1段目出力信号が入力す
る前記排他論理和ゲートに前記第2のシフトレジスタの2
m-2段目出力信号を入力し、前記第2のシフトレジスタの
第2段目出力信号が入力する前記排他論理和ゲートに前
記第2のシフトレジスタの2m-1段目出力信号を入力し
て、前記第1のシフトレジスタを前記ガロア体の一方の
元により初期値化すると共に前記第2のシフトレジスタ
を0値により初期値化した後、前記第1と第2のシフトレ
ジスタをm+1回シフト動作して、前記第2の排他論理和ゲ
ートの出力から前記ガロア体の二つの元aとbとの乗算結
果を得るように構成する。本発明に係わるガロア体上の
乗算方法及び乗算回路の請求項2記載の発明は、請求項1
記載のガロア体上の乗算回路において、前記第2のシフ
トレジスタにおける第1段目から第m段目までのそれぞれ
の出力信号を前記第1の各排他論理和ゲートを介して前
記第2の各排他論理和ゲートに入力し、前記第1と第2の
シフトレジスタをm回シフト動作して、前記第2の排他論
理和ゲートの出力から前記ガロア体の二つの元aとbとの
乗算結果を得るように構成する。本発明に係わるガロア
体上の乗算方法及び乗算回路の請求項3記載の発明は、
ガロア体上の乗算方法であって、ガロア体GF(2m)の任意
の二つの元a=(a0,a1,...,am-1)とb=(b0,b1,...,bm-1)と
の乗算に於いて，GF(2)上の多項式f=xm+xm-1+...x+1が
既約である拡大次数であって前記GF(2m)の生成多項式と
して前記fを用いるとき、前記乗算の結果をc=(c0,c
1,...,cm)として，前記ガロア体の一方の元aを記憶する
第1のmビット記憶手段raと,前記ガロア体の他方の元bを
記憶する第2のmビット記憶手段rbと,前記乗算結果cを記
憶する第3の2m-1ビット記憶手段rcとを用いて，前記第3
の記憶手段rcを0値に初期化した後，前記第2の記憶手段
rbと前記第3の記憶手段rcとをシフトし，シフト毎に前
記第2の記憶手段rbの桁あふれを検出し、前記第2の記憶
手段rbに桁あふれがあれば、i=0からm-1ビットに対して
前記第3の記憶手段rcにおける値rciと前記第2の記憶手
段raの値raiとの排他論理和をとりこの結果を前記rciに
代入し，前記第2及び第3の記憶手段においてシフトをm
回繰り返した後, 前記第3の記憶手段rcにおいてi=0から
m-3ビットに対するrciとmビット目の値rcmと2m+1-iビッ
ト目の値rc2m+1-iとの排他論理和をとると共に、i=m-2
からm-1ビットに対するrciとmビット目の値rcmとの排他
論理和をとることにより、前記ガロア体の二つの元aとb
との乗算結果を得るようにする。
【0008】
【発明の実施の形態】以下、有限体上の乗算方法の原理
と図示した実施の形態例に基づいて本発明を詳細に説明
する。まず、本発明に係わる有限体上の原理について説
明する。GF(2m)の生成多項式をf=xm+fm-1xm-1+...+f1x+
f0とし，被乗数a，乗数bの多項式基底を用いたベクトル
表現及び対応するGF(2)上の多項式表現が上述したよう
に与えられているとする．aとbとの乗算は ab=(am-1xm-1+...+a1x+a0)(bm-1xm-1+...+b1x+b0)(mod
f) で与えられる．ここで(mod f)はfによる剰余を取ること
を表す．上述した式は以下のように変形できる． ab=a(bm-1xm-1+...+b1x+b0)(mod f) =((...((bm-1ax+bm-1a)x+bm-2a)x+...)x+b1a)x+b0a (mod f) =d2m-1x2m-1+d2m-2x2m-2+...+d1x+d0 上式より,aとbとの乗算は,r=0から始めて,r=r+abiなる
加算を行い,この結果にr=rxなる乗算を行うという手順
を繰り返して得られた結果の,fによる剰余であることが
分かる.r=rxの計算は2m-1次元ベクトルの要素のシフト
動作で実現できる.
と図示した実施の形態例に基づいて本発明を詳細に説明
する。まず、本発明に係わる有限体上の原理について説
明する。GF(2m)の生成多項式をf=xm+fm-1xm-1+...+f1x+
f0とし，被乗数a，乗数bの多項式基底を用いたベクトル
表現及び対応するGF(2)上の多項式表現が上述したよう
に与えられているとする．aとbとの乗算は ab=(am-1xm-1+...+a1x+a0)(bm-1xm-1+...+b1x+b0)(mod
f) で与えられる．ここで(mod f)はfによる剰余を取ること
を表す．上述した式は以下のように変形できる． ab=a(bm-1xm-1+...+b1x+b0)(mod f) =((...((bm-1ax+bm-1a)x+bm-2a)x+...)x+b1a)x+b0a (mod f) =d2m-1x2m-1+d2m-2x2m-2+...+d1x+d0 上式より,aとbとの乗算は,r=0から始めて,r=r+abiなる
加算を行い,この結果にr=rxなる乗算を行うという手順
を繰り返して得られた結果の,fによる剰余であることが
分かる.r=rxの計算は2m-1次元ベクトルの要素のシフト
動作で実現できる.
【0009】また,f=xm+xm-1+...+x+1から, xm=xm-1+xm-2+...+x+1 (mod f) 更に,g=xm+1+1とすると,g=(x+1)fであるので， xn(xm+1+1)=0 (mod f) 故に, xm+1+n=xn (mod f) 以上から, ab= cm-1xm-1+cm-2xm-2+...+c1x+c0 (mod f) とすると, ci=di+dm+dm+1+i 但し,i=m-2,m-1のときは, cm-1=dm-1+dm である.
【0010】要するに、本発明に係わるガロア体上の乗算方
法は、 Intput : a=(a0,a1,...,am-1),b=(b0,b1,...,bm-1),cf=
(f0,f1,...,fm-1); Output : ab=c=(c0,c1,...,cm-1); step1.: a→ra,b→rb,rc=0,i=0; step2.: If i>=m-1 then goto step6.; step3.: rb<<1,rc<<1; step4.:
法は、 Intput : a=(a0,a1,...,am-1),b=(b0,b1,...,bm-1),cf=
(f0,f1,...,fm-1); Output : ab=c=(c0,c1,...,cm-1); step1.: a→ra,b→rb,rc=0,i=0; step2.: If i>=m-1 then goto step6.; step3.: rb<<1,rc<<1; step4.:
【数3】 step5.: i=i+1 and goto step2.; step6.:
【数4】 の手順により処理すればよい。
【0011】ここで，ra,rcは2m-1ビットの2進数値であり，
rbはmビットの2進数値である.a→raはra=0...0am-1am-
2...a1a0とすることを表し,b→rbはrb=bm-1bm-2...b1b0
とすることを表す．rb<<1はrbを1ビット左シフトするこ
とを表す．例えば，rb=bm-1bm-2...b1b0として，rb<<1
を実行すると，rb=bm-2bm-3...b1b00となり，このとき
キャリーフラグcbにはbm-1が入力される．また,rc<<1は
rcを1ビット左シフトすることを表す．また，記号
rbはmビットの2進数値である.a→raはra=0...0am-1am-
2...a1a0とすることを表し,b→rbはrb=bm-1bm-2...b1b0
とすることを表す．rb<<1はrbを1ビット左シフトするこ
とを表す．例えば，rb=bm-1bm-2...b1b0として，rb<<1
を実行すると，rb=bm-2bm-3...b1b00となり，このとき
キャリーフラグcbにはbm-1が入力される．また,rc<<1は
rcを1ビット左シフトすることを表す．また，記号
【数5】 は排他的論理和を表す．以上から，GF(2m)の乗算回路を
後述する図1のように実現でき、該回路にm+1回クロック
を入力することで，GF(2m)の2元a,bの乗算結果をcとし
て得ることができる。
後述する図1のように実現でき、該回路にm+1回クロック
を入力することで，GF(2m)の2元a,bの乗算結果をcとし
て得ることができる。
【0012】次に、上述した本発明の原理に基づく実例(計
算例)について詳細に説明する．なお、GFはGF(24)即ちm
=4として説明する．また，生成多項式fは，f=x4+x3+x2+
x+1とする．まず，乗算方法を説明する例として，a=(1,
0,1,1),b=(0,1,0,1)の乗算を上述した方法に従って計算
する．step1.にしたがって，ra=0001101,rb=1010,rc=00
00000,i=0とする．そして，step3.,step4.を4回繰り返
す．以下に繰り返しの様子を示す． i=0: step3.:rb=0100,cb=1,rc=0000000. step4.:rc=0001101. i=1: step3.:rb=1000,cb=0,rc=0011010. step5.:rc=0011010. i=2: step3.:rb=0000,cb=1,rc=0110100. step4.:rc=0111001. i=3: step3.:rb=0000,cb=0,rc=1110010. step4.:rc=1110010. 更に,step6.から，aとbとの乗算結果cとして
算例)について詳細に説明する．なお、GFはGF(24)即ちm
=4として説明する．また，生成多項式fは，f=x4+x3+x2+
x+1とする．まず，乗算方法を説明する例として，a=(1,
0,1,1),b=(0,1,0,1)の乗算を上述した方法に従って計算
する．step1.にしたがって，ra=0001101,rb=1010,rc=00
00000,i=0とする．そして，step3.,step4.を4回繰り返
す．以下に繰り返しの様子を示す． i=0: step3.:rb=0100,cb=1,rc=0000000. step4.:rc=0001101. i=1: step3.:rb=1000,cb=0,rc=0011010. step5.:rc=0011010. i=2: step3.:rb=0000,cb=1,rc=0110100. step4.:rc=0111001. i=3: step3.:rb=0000,cb=0,rc=1110010. step4.:rc=1110010. 更に,step6.から，aとbとの乗算結果cとして
【数6】 が計算される．
【0013】また、他の計算例として，a=(0,1,0,1),b=(1,
1,0,1)の場合について説明すれば、上述と同一の計算手
順により step1.:ra=0001010,rb=1011,rc=0000000,i=0． i=0: step3.:rb=0110,cb=1,rc=0000000. step4.:rc=0001010. i=1: step3.:rb=1100,cb=0,rc=0010100. step4.:rc=0010100. i=2: step3.:rb=1000,cb=1,rc=0101000. step4.:rc=0100010. i=3: step3.:rb=0000,cb=1,rc=1000100. step4.:rc=1001110. step6.:c=(0,0,1,1) の乗算結果を得る。
1,0,1)の場合について説明すれば、上述と同一の計算手
順により step1.:ra=0001010,rb=1011,rc=0000000,i=0． i=0: step3.:rb=0110,cb=1,rc=0000000. step4.:rc=0001010. i=1: step3.:rb=1100,cb=0,rc=0010100. step4.:rc=0010100. i=2: step3.:rb=1000,cb=1,rc=0101000. step4.:rc=0100010. i=3: step3.:rb=0000,cb=1,rc=1000100. step4.:rc=1001110. step6.:c=(0,0,1,1) の乗算結果を得る。
【0014】次に、上述した乗算方法を実施する乗算回路に
ついて説明する．図1は本発明に係わるGF(2m)を用いた
ガロア体上の乗算方法を実施する場合の乗算回路の形態
例を示す回路構成図である。図1に示したガロア体上の
乗算回路は、被乗数a=(a0,a1,a2,a3)1と乗数b=(b0,b1,b
2,a3)2とから乗算結果c=(c0,c1,c2,c3)3を得るものであ
り、4個の1ビット記憶素子4a〜4dから構成される第1の4
段シフトレジスタ4と、該第1のシフトレジスタ4の最終
段4d出力信号と前記被乗数a=(a0,a1,a2,a3)1の各信号と
を入力する論理積ゲート5a〜5dと、該論理積ゲートの一
つ5aの出力信号が第1段6aに入力する7個の1ビット記憶
素子6a〜6gから構成される第2の7段シフトレジスタ6
と、前記論理積ゲート5b〜5cの各出力信号が入力する前
記第2のシフトレジスタ6の第1段6aから第4段6dの各段間
に組み込まれた第1の排他論理和ゲート7a〜7cと、前記
第2のシフトレジスタ6の第5段6eの出力信号と第1段6a〜
第4段6dの各出力信号とが入力する第2の排他論理和ゲー
ト8a〜8dとを備えると共に、該第2の排他論理和ゲート
の8a及び8bに前記第2のシフトレジスタの第6段6f出力信
号および第7段6g出力信号をそれぞれ入力し、該第2の排
他論理和ゲート8a〜8dから前記被乗数aと乗数bとの乗算
結果cを得るように構成する。
ついて説明する．図1は本発明に係わるGF(2m)を用いた
ガロア体上の乗算方法を実施する場合の乗算回路の形態
例を示す回路構成図である。図1に示したガロア体上の
乗算回路は、被乗数a=(a0,a1,a2,a3)1と乗数b=(b0,b1,b
2,a3)2とから乗算結果c=(c0,c1,c2,c3)3を得るものであ
り、4個の1ビット記憶素子4a〜4dから構成される第1の4
段シフトレジスタ4と、該第1のシフトレジスタ4の最終
段4d出力信号と前記被乗数a=(a0,a1,a2,a3)1の各信号と
を入力する論理積ゲート5a〜5dと、該論理積ゲートの一
つ5aの出力信号が第1段6aに入力する7個の1ビット記憶
素子6a〜6gから構成される第2の7段シフトレジスタ6
と、前記論理積ゲート5b〜5cの各出力信号が入力する前
記第2のシフトレジスタ6の第1段6aから第4段6dの各段間
に組み込まれた第1の排他論理和ゲート7a〜7cと、前記
第2のシフトレジスタ6の第5段6eの出力信号と第1段6a〜
第4段6dの各出力信号とが入力する第2の排他論理和ゲー
ト8a〜8dとを備えると共に、該第2の排他論理和ゲート
の8a及び8bに前記第2のシフトレジスタの第6段6f出力信
号および第7段6g出力信号をそれぞれ入力し、該第2の排
他論理和ゲート8a〜8dから前記被乗数aと乗数bとの乗算
結果cを得るように構成する。
【0015】ここで、第1及び第2のシフトレジスタの各段4a
〜4d、6a〜6gを構成する1ビット記憶素子において、Dは
入力端子，Qは出力端子，Sはプリセット入力端子を表し
ている。また，これらの1ビット記憶素子は図示してい
ないクロック信号tにより同期動作する。
〜4d、6a〜6gを構成する1ビット記憶素子において、Dは
入力端子，Qは出力端子，Sはプリセット入力端子を表し
ている。また，これらの1ビット記憶素子は図示してい
ないクロック信号tにより同期動作する。
【0016】図1に示した本発明に係わる乗算回路は、上述
した計算例と同様にa=(1,0,1,1),b=(0,1,0,1)とした場
合、第1のシフトレジスタ4は上述した計算例におけるr
b,第2のシフトレジスタ6はrcに各々対応する。まず、第
2のシフトレジスタ6を構成する1ビット記憶素子6a〜6g
を0に初期値化すると共に第1のシフトレジスタ4を構成
する1ビット記憶素子の4aをb0，4bをb1，4cをb2，4dをb
3にそれぞれ初期値化(上述計算例のstep1)した後、1ビ
ット記憶素子4a〜4d、6a〜6gにクロック信号を一回入力
すると第1及び第2のシフトレジスタ4,6がシフトする.こ
れは上述した計算例におけるstep3の動作に相当し、次
に、論理積ゲート5a〜5dによって計算例のstep4の条件
分岐が,また、第1の排他論理和ゲート7a〜7cによってst
ep4の計算が実現され、さらに、第2の排他論理和ゲート
8a〜8dによってstep6の計算が実施される。従って,第1
及び第2のシフトレジスタ4,6にm+1回、即ち5回クロック
信号を1ビット記憶素子4a〜4d、6a〜6gに入力すると，
第2の排他論理和ゲート8a〜8dの出力にa,bの乗算結果c=
(c0,c1,c2,c3)3の各要素が出力される．以上のように図
1に示した乗算回路は上述した乗算方法を論理回路を用
いて実現したものであり，GF(24)の乗算を正しく計算す
る.
した計算例と同様にa=(1,0,1,1),b=(0,1,0,1)とした場
合、第1のシフトレジスタ4は上述した計算例におけるr
b,第2のシフトレジスタ6はrcに各々対応する。まず、第
2のシフトレジスタ6を構成する1ビット記憶素子6a〜6g
を0に初期値化すると共に第1のシフトレジスタ4を構成
する1ビット記憶素子の4aをb0，4bをb1，4cをb2，4dをb
3にそれぞれ初期値化(上述計算例のstep1)した後、1ビ
ット記憶素子4a〜4d、6a〜6gにクロック信号を一回入力
すると第1及び第2のシフトレジスタ4,6がシフトする.こ
れは上述した計算例におけるstep3の動作に相当し、次
に、論理積ゲート5a〜5dによって計算例のstep4の条件
分岐が,また、第1の排他論理和ゲート7a〜7cによってst
ep4の計算が実現され、さらに、第2の排他論理和ゲート
8a〜8dによってstep6の計算が実施される。従って,第1
及び第2のシフトレジスタ4,6にm+1回、即ち5回クロック
信号を1ビット記憶素子4a〜4d、6a〜6gに入力すると，
第2の排他論理和ゲート8a〜8dの出力にa,bの乗算結果c=
(c0,c1,c2,c3)3の各要素が出力される．以上のように図
1に示した乗算回路は上述した乗算方法を論理回路を用
いて実現したものであり，GF(24)の乗算を正しく計算す
る.
【0017】以上説明したように本発明に係わるガロア体上
の乗算回路は動作するので、最大でも(2m-1)段のシフト
レジスタを用意すればよく、従来の指数表示用変換テー
ブルやm2個の論理素子が不要であるので回路を小型化で
き、また、従来のように除算演算が不要であるので演算
時間を短くでき、従って、高速処理が可能となる。
の乗算回路は動作するので、最大でも(2m-1)段のシフト
レジスタを用意すればよく、従来の指数表示用変換テー
ブルやm2個の論理素子が不要であるので回路を小型化で
き、また、従来のように除算演算が不要であるので演算
時間を短くでき、従って、高速処理が可能となる。
【0018】以上説明した本発明に係わるガロア体上の乗算
回路の実施の形態例においては、第2のシフトレジスタ6
の第1段6a〜第3段6cの出力信号を第2の排他論理和ゲー
ト8a〜8cに入力し、m+1回クロック信号を入力すること
で計算結果を得るように構成したが、本発明においては
この形態例にかぎらず、例えば、第2のシフトレジスタ6
の第1段6a〜第3段6cの各出力信号を第1の排他論理和ゲ
ート7a〜7cの出力端子を経由して第2の排他論理和ゲー
ト8a〜8cに入力すると共に、第1及び第2のシフトレジス
タにm回クロック信号を入力するようにしても図1の構成
と同様な効果を得ることができる。尚、以上本発明を拡
大次数m=4に適用したものを例として説明したが、本発
明はこれのみに限定されるものではなく、fが既約であ
る任意の拡大次数mに対して適用できる。
回路の実施の形態例においては、第2のシフトレジスタ6
の第1段6a〜第3段6cの出力信号を第2の排他論理和ゲー
ト8a〜8cに入力し、m+1回クロック信号を入力すること
で計算結果を得るように構成したが、本発明においては
この形態例にかぎらず、例えば、第2のシフトレジスタ6
の第1段6a〜第3段6cの各出力信号を第1の排他論理和ゲ
ート7a〜7cの出力端子を経由して第2の排他論理和ゲー
ト8a〜8cに入力すると共に、第1及び第2のシフトレジス
タにm回クロック信号を入力するようにしても図1の構成
と同様な効果を得ることができる。尚、以上本発明を拡
大次数m=4に適用したものを例として説明したが、本発
明はこれのみに限定されるものではなく、fが既約であ
る任意の拡大次数mに対して適用できる。
【0019】
【発明の効果】本発明は以上説明したようにガロア体GF
(2m)を生成多項式として構成するものであるから、処理
が高速で、且つ、回路規模が小さい有限体上の乗算方法
及び乗算回路を実現する上で著しい効果を発揮する。
(2m)を生成多項式として構成するものであるから、処理
が高速で、且つ、回路規模が小さい有限体上の乗算方法
及び乗算回路を実現する上で著しい効果を発揮する。
【図1】本発明に係わるガロア体上の乗算回路の実施の
形態例を示す回路構成図
形態例を示す回路構成図
1・・被乗数a=(a0,a1,a2,a3) 2・・乗数b=(b0,b1,b2,a3) 3・・演算結果c=(c0,c1,c2,c3) 4・・第1のシフトレジスタ 5・・論理積ゲート 6・・第2のシフトレジスタ 7a、7b、7c・・第1の排他論理和ゲート 8a、8b、8c、8d・・第2の排他論理和ゲート
Claims (3)
- 【請求項1】 ガロア体GF(2m)の任意の二つの元a=(a0,a
1,...,am-1)とb=(b0,b1,...,bm-1)との乗算において，G
F(2)上の多項式f=xm+xm-1+...x+1が既約である拡大次数
であって前記GF(2m)の生成多項式として前記fを用いる
とき、 前記ガロア体の一方の元を初期値とする第1のm段シフト
レジスタと，前記ガロア体の他方の元と該第1のシフト
レジスタの最終m段目の出力信号とが入力するm個の論理
積ゲートと，第1段から第m段までの各段間に第1の排他
論理和ゲートを配置した第2の2m-1段シフトレジスタ
と、該第2のシフトレジスタにおけるm+1段目の出力信号
と第1段目から第m段目までのそれぞれの出力信号とが入
力する第2のm個の排他論理和ゲートとを備え、 前記ガロア体の元の最下位ビットが入力する論理積ゲー
トの出力信号を前記第2のシフトレジスタの第1段目に入
力し、それ以外の論理積ゲートの出力信号を前記第1の
各排他論理和ゲートに入力すると共に、前記第2の排他
論理和ゲートにおいて前記第2のシフトレジスタの第1段
目出力信号が入力する前記排他論理和ゲートに前記第2
のシフトレジスタの2m-2段目出力信号を入力し、前記第
2のシフトレジスタの第2段目出力信号が入力する前記排
他論理和ゲートに前記第2のシフトレジスタの2m-1段目
出力信号を入力して、 前記第1のシフトレジスタを前記ガロア体の一方の元に
より初期値化すると共に前記第2のシフトレジスタを0値
により初期値化した後、前記第1と第2のシフトレジスタ
をm+1回シフト動作して、前記第2の排他論理和ゲートの
出力から前記ガロア体の二つの元aとbとの乗算結果を得
るように構成したガロア体上の乗算回路。 - 【請求項2】 請求項１記載の乗算回路に於いて，前記
第2のシフトレジスタにおける第1段目から第m段目まで
のそれぞれの出力信号が前記第1の各排他論理和ゲート
を介して前記第2の各排他論理和ゲートに入力し、前記
第1と第2のシフトレジスタをm回シフト動作して、前記
第2の排他論理和ゲートの出力から前記ガロア体の二つ
の元aとbとの乗算結果を得るように構成したガロア体上
の乗算回路。 - 【請求項3】 ガロア体GF(2m)の任意の二つの元a=(a0,a
1,...,am-1)とb=(b0,b1,...,bm-1)との乗算に於いて，G
F(2)上の多項式f=xm+xm-1+...x+1が既約である拡大次数
であって前記GF(2m)の生成多項式として前記fを用いる
とき、 前記乗算の結果をc=(c0,c1,...,cm)として，前記ガロア
体の一方の元aを記憶する第1のmビット記憶手段raと,前
記ガロア体の他方の元bを記憶する第2のmビット記憶手
段rbと,前記乗算結果cを記憶する第3の2m-1ビット記憶
手段rcとを用いて，前記第3の記憶手段rcを0値に初期化
した後，前記第2の記憶手段rbと前記第3の記憶手段rcと
をシフトし，シフト毎に前記第2の記憶手段rbの桁あふ
れを検出し、前記第2の記憶手段rbに桁あふれがあれ
ば、i=0からm-1ビットに対して前記第3の記憶手段rcに
おける値rciと前記第2の記憶手段raの値raiとの排他論
理和をとりこの結果を前記rciに代入し，前記第2及び第
3の記憶手段においてシフトをm回繰り返した後, 前記第
3の記憶手段rcにおいてi=0からm-3ビットに対するrciと
mビット目の値rcmと2m+1-iビット目の値rc2m+1-iとの排
他論理和をとると共に、i=m-2からm-1ビットに対するrc
iとmビット目の値rcmとの排他論理和をとることによ
り、前記ガロア体の二つの元aとbとの乗算結果を得るガ
ロア体上の乗算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9290270A JPH11110241A (ja) | 1997-10-07 | 1997-10-07 | ガロア体上の乗算方法及び乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9290270A JPH11110241A (ja) | 1997-10-07 | 1997-10-07 | ガロア体上の乗算方法及び乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110241A true JPH11110241A (ja) | 1999-04-23 |
Family
ID=17753970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9290270A Pending JPH11110241A (ja) | 1997-10-07 | 1997-10-07 | ガロア体上の乗算方法及び乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001056640A (ja) * | 1999-08-19 | 2001-02-27 | Toyo Commun Equip Co Ltd | 積和演算装置及びこれを用いた暗号・復号装置 |
| JP2001109376A (ja) * | 1999-10-04 | 2001-04-20 | Toyo Commun Equip Co Ltd | 演算回路および演算プロセッサ |
-
1997
- 1997-10-07 JP JP9290270A patent/JPH11110241A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001056640A (ja) * | 1999-08-19 | 2001-02-27 | Toyo Commun Equip Co Ltd | 積和演算装置及びこれを用いた暗号・復号装置 |
| JP2001109376A (ja) * | 1999-10-04 | 2001-04-20 | Toyo Commun Equip Co Ltd | 演算回路および演算プロセッサ |
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