JP2547744B2 - 符号化・復号回路 - Google Patents
符号化・復号回路Info
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- JP2547744B2 JP2547744B2 JP61232007A JP23200786A JP2547744B2 JP 2547744 B2 JP2547744 B2 JP 2547744B2 JP 61232007 A JP61232007 A JP 61232007A JP 23200786 A JP23200786 A JP 23200786A JP 2547744 B2 JP2547744 B2 JP 2547744B2
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、誤り訂正の分野に関し、特にBCH符号の符
号化・復号化回路に関する。
号化・復号化回路に関する。
［従来技術］ 従来、BCH符号の符号化は生成多項式による除算回
路、復号は、各アルゴリズム（ピータソンの方式、バー
レカンプマツセイの方法等）による回路によって行なわ
れていた。
路、復号は、各アルゴリズム（ピータソンの方式、バー
レカンプマツセイの方法等）による回路によって行なわ
れていた。
従って、符号化と復号は別の回路を用いていた。ま
た、マイクロプログラミング等によって回路を多重的に
用いて処理する場合、符号化と復号で処理を細かく変え
る必要があった。従って、符号化と復号を同じ基板また
は、チップで行なう場合、回路量の増大、または、ROM
容量の増大となる。延いては、これらを搭載した光デイ
スク等の機器の大型化につながるという欠点があった。
た、マイクロプログラミング等によって回路を多重的に
用いて処理する場合、符号化と復号で処理を細かく変え
る必要があった。従って、符号化と復号を同じ基板また
は、チップで行なう場合、回路量の増大、または、ROM
容量の増大となる。延いては、これらを搭載した光デイ
スク等の機器の大型化につながるという欠点があった。
［目的］ 本発明は、上述従来例の欠点を除去するために、符号
化回路を復号化回路の一部を変えるだけで実現すること
を目的とする。又、装置の高機能化、小型化を目指すも
のである。
化回路を復号化回路の一部を変えるだけで実現すること
を目的とする。又、装置の高機能化、小型化を目指すも
のである。
［実施例］ 以下、図面を参照し本願発明について詳細に説明す
る。
る。
本出願人は特願昭60−79674において、誤り訂正装置
を提案している。本例は光デイスクDAT等に使用可能な
誤り訂正装置の符号化、復号化回路に関するものであ
る。
を提案している。本例は光デイスクDAT等に使用可能な
誤り訂正装置の符号化、復号化回路に関するものであ
る。
符号化を後出の式（１）〜（８）に示す処理、復号を
式（11）〜（20）に示す処理で行なうことを考える。符
号化と復合の処理の共通点は、まずシンドロームを生成
し、それに定数（符号化の場合、式（７）、（８）に示
す符号化定数、復号の場合（15）式に示すα-n〜α-3n
の符号長補正定数）を乗じることである。符号化と復号
の処理をブロツク図で示すと、それぞれ第１、第２図の
ように表わせる。パターン生成回路は、符号化において
はシンドロームと符号化定数の乗算出力を4Clock（S0〜
S3）単位でEXORする回路であれば4C0lock毎にパリテイ
が生成され、復号においては式（16）〜（18）の処理ブ
ロツクからの出力がK0,A0 2/（A0＋A1）以外の残り2Cloc
kが０であれば誤りパターンｅが生成されるので符号化
と同様に4Clock単位でEXORする回路構成でよい。従って
パターン生成回路も共有できる。その出力を符号化にお
いては情報Ｉの後に付加することによって符号語が生成
され（Ｉはin−３〜inは０、パターン生成出力はパリテ
イ以外０とするようにする。復号においては受信語Ｊを
EXORすることによって訂正することができる。従って、
符号化・復号化回路を第３図に示すように、復号回路を
元として、セレクタと符号化定数出力回路２を符号長補
正定数生成回路１に付加した定数出力回路内を構成する
ことによって選択的に、符号化・復号化を行うことが可
能で簡単に構成できる各ブロツクは、次のような構成に
することによって簡単になる。
式（11）〜（20）に示す処理で行なうことを考える。符
号化と復合の処理の共通点は、まずシンドロームを生成
し、それに定数（符号化の場合、式（７）、（８）に示
す符号化定数、復号の場合（15）式に示すα-n〜α-3n
の符号長補正定数）を乗じることである。符号化と復号
の処理をブロツク図で示すと、それぞれ第１、第２図の
ように表わせる。パターン生成回路は、符号化において
はシンドロームと符号化定数の乗算出力を4Clock（S0〜
S3）単位でEXORする回路であれば4C0lock毎にパリテイ
が生成され、復号においては式（16）〜（18）の処理ブ
ロツクからの出力がK0,A0 2/（A0＋A1）以外の残り2Cloc
kが０であれば誤りパターンｅが生成されるので符号化
と同様に4Clock単位でEXORする回路構成でよい。従って
パターン生成回路も共有できる。その出力を符号化にお
いては情報Ｉの後に付加することによって符号語が生成
され（Ｉはin−３〜inは０、パターン生成出力はパリテ
イ以外０とするようにする。復号においては受信語Ｊを
EXORすることによって訂正することができる。従って、
符号化・復号化回路を第３図に示すように、復号回路を
元として、セレクタと符号化定数出力回路２を符号長補
正定数生成回路１に付加した定数出力回路内を構成する
ことによって選択的に、符号化・復号化を行うことが可
能で簡単に構成できる各ブロツクは、次のような構成に
することによって簡単になる。
［シンドローム生成回路］ 第３図のように１つの乗算器を用いる場合、シンドロ
ーム生成回路からの出力をバスラインを用いてシリアル
に行なう必要がある。そこで、昭和61年９月30日出願の
特願昭61−232001号に示すシンドローム生成回路を用い
る。符号化の場合、パリテイ部に当るin−３〜inが０で
入力される場合は良いが、されない場合のために次のこ
とを行なう。
ーム生成回路からの出力をバスラインを用いてシリアル
に行なう必要がある。そこで、昭和61年９月30日出願の
特願昭61−232001号に示すシンドローム生成回路を用い
る。符号化の場合、パリテイ部に当るin−３〜inが０で
入力される場合は良いが、されない場合のために次のこ
とを行なう。
２重誤り訂正符号化において、（７）式に示すS I〜S
IVを実現するには、入力データin−３〜inを０として
シンドローム生成回路を動作させればよい。そのために
受信語Ｊをラツチしているレジスタのクリア入力をin−
３〜inの間Ｌにおとす。従って、in−３＝０を入力して
いるとき、il〜in−４までの受信語によって生成される
シンドロームS I＝［S0,S1,S2,S3］が生成される。ま
た、in−２＝０を入力しているときシンドローム生成回
路は動作し続けることによりS II＝［S0,α・S1,α２・
S2,α３・S3］が生成される。同様にin−１＝0,in＝０
を入力するときS III＝［S0,α２・S1,α４・S2,α６・
S3］,S IV＝［S0,α３・S1,α６・S2,α９・S3］が生成
される。
IVを実現するには、入力データin−３〜inを０として
シンドローム生成回路を動作させればよい。そのために
受信語Ｊをラツチしているレジスタのクリア入力をin−
３〜inの間Ｌにおとす。従って、in−３＝０を入力して
いるとき、il〜in−４までの受信語によって生成される
シンドロームS I＝［S0,S1,S2,S3］が生成される。ま
た、in−２＝０を入力しているときシンドローム生成回
路は動作し続けることによりS II＝［S0,α・S1,α２・
S2,α３・S3］が生成される。同様にin−１＝0,in＝０
を入力するときS III＝［S0,α２・S1,α４・S2,α６・
S3］,S IV＝［S0,α３・S1,α６・S2,α９・S3］が生成
される。
単一誤りのときも同様にin−１＝０を入力していると
き、il〜in−２までの入力によってS I＝［S0,S1］が、
次のin＝０を入力しているときS II＝［S0,α・S1］が
生成されている。従って、符号化用シンドローム生成回
路は復号用シンドローム生成回路のSPCLを制御するだけ
でよいことになる。そのタイミングを第４図に示す。
き、il〜in−２までの入力によってS I＝［S0,S1］が、
次のin＝０を入力しているときS II＝［S0,α・S1］が
生成されている。従って、符号化用シンドローム生成回
路は復号用シンドローム生成回路のSPCLを制御するだけ
でよいことになる。そのタイミングを第４図に示す。
［定数出力回路］ ２重誤り訂正符号化においてシンドロームS I〜S IV
がシンドローム生成回路において求まると、パリテイin
−３〜inを生成するためにシンドロームと２重誤り訂正
符号化定数を乗じる必要がある。符号化定数は１重誤り
訂正の場合と２重誤り訂正の場合で（７），（８）式の
ように１つに定まっているのでS I〜S IVに同期して対
応する定数を乗算器に出力する回路を構成すればよい。
そのブロック図を第５図に示す。
がシンドローム生成回路において求まると、パリテイin
−３〜inを生成するためにシンドロームと２重誤り訂正
符号化定数を乗じる必要がある。符号化定数は１重誤り
訂正の場合と２重誤り訂正の場合で（７），（８）式の
ように１つに定まっているのでS I〜S IVに同期して対
応する定数を乗算器に出力する回路を構成すればよい。
そのブロック図を第５図に示す。
PC1…16は、PC1をシフトレジスタによってシフトした
出力であり、それによってPC1…16の出力が式（７）に
よって割り当てられる。第５図は以上のようにして割り
当てられた２重誤り訂正符号化定数出力をEOW制御によ
ってBlock10の乗算器の入力バスラインＹに出力する回
路である。PC1…16による２重誤り訂正符号化定数出力
回路は第６図によって実現できる。このタイミングを第
９図に示す。１重誤り訂正符号化の場合、シンドローム
S IIIが生成されたとき、SCLがＬとなるのでPCはPC1…
８でよく、これによってS I〜S IIに対応する符号化定
数が割り当てられる。また１重誤り訂正符号化の場合、
S2,S3は意味がないのでS2,S3に対しては０が出力され
る。それによって１重誤り訂正符号化設定回路も２重誤
り訂正符号化回路と同様の原理、構成で第７図，第８図
のように与えることができる。そのタイミングを第９図
に示す。
出力であり、それによってPC1…16の出力が式（７）に
よって割り当てられる。第５図は以上のようにして割り
当てられた２重誤り訂正符号化定数出力をEOW制御によ
ってBlock10の乗算器の入力バスラインＹに出力する回
路である。PC1…16による２重誤り訂正符号化定数出力
回路は第６図によって実現できる。このタイミングを第
９図に示す。１重誤り訂正符号化の場合、シンドローム
S IIIが生成されたとき、SCLがＬとなるのでPCはPC1…
８でよく、これによってS I〜S IIに対応する符号化定
数が割り当てられる。また１重誤り訂正符号化の場合、
S2,S3は意味がないのでS2,S3に対しては０が出力され
る。それによって１重誤り訂正符号化設定回路も２重誤
り訂正符号化回路と同様の原理、構成で第７図，第８図
のように与えることができる。そのタイミングを第９図
に示す。
符号長補正定数１は、符号化定数と同様に第10図のブ
ロツク図によって生成される。１、α-n〜α-3nは、ｎ
が固定長の場合、第6,8図のようなOR回路によって構成
できる。
ロツク図によって生成される。１、α-n〜α-3nは、ｎ
が固定長の場合、第6,8図のようなOR回路によって構成
できる。
選択信号としては符号化・復号化はＤで、訂正能力は
Ｔで与え、EOW（符号化、Ｔ＝２）、EOS（符号化、Ｔ＝
１）、HOE（復号化）は、T,Dの設定により動作し、設定
以外の場合、Ｈとなる。
Ｔで与え、EOW（符号化、Ｔ＝２）、EOS（符号化、Ｔ＝
１）、HOE（復号化）は、T,Dの設定により動作し、設定
以外の場合、Ｈとなる。
［パターン生成回路］ 式（19）を実現する為に、まずCKB6によって第12図の
レジスタからの出力をクリアし、それと同時にKDからKG
TによってK0を抜き出しレジスタに入れ、次にセレクタ
からの出力ZSからの出力をXGTによつてx254・A02即ちA0
2・（A0＋A1）-1を抜き出しレジスタの出力とEXORする
（それ以外は０としてEXORする）ことによって、誤りパ
ターンが生成される。これは１重誤り、２重誤りに対し
て共通である。そのタイミングを第13図に示す。ただ
し、復号時PCL＝Ｈである。
レジスタからの出力をクリアし、それと同時にKDからKG
TによってK0を抜き出しレジスタに入れ、次にセレクタ
からの出力ZSからの出力をXGTによつてx254・A02即ちA0
2・（A0＋A1）-1を抜き出しレジスタの出力とEXORする
（それ以外は０としてEXORする）ことによって、誤りパ
ターンが生成される。これは１重誤り、２重誤りに対し
て共通である。そのタイミングを第13図に示す。ただ
し、復号時PCL＝Ｈである。
次はパリテイ生成の場合で、これは符号化時において
行う。２重誤り訂正符号化においてはＺからシンドロー
ムS I〜S IVに符号化定数を乗じた値が出力されるの
で、POZ＝XGT＝H,KGT＝ＬとしてCKB6でクリアされたレ
ジスタ出力にZS出力を、次にCKB6によってレジスタ出力
が再びクリアされるまでEXORする事によってパリテイin
−３〜inが順次生成される。以上の動作はＺからS I〜S
IVが出力される期間に限るので、それ以外のEPの出力
は意味がない。従って、PCLをＬにすることによってEP
の出力を０にする。その様子を第14図に示す。１重誤り
訂正符号化の場合は第15図に示される。
行う。２重誤り訂正符号化においてはＺからシンドロー
ムS I〜S IVに符号化定数を乗じた値が出力されるの
で、POZ＝XGT＝H,KGT＝ＬとしてCKB6でクリアされたレ
ジスタ出力にZS出力を、次にCKB6によってレジスタ出力
が再びクリアされるまでEXORする事によってパリテイin
−３〜inが順次生成される。以上の動作はＺからS I〜S
IVが出力される期間に限るので、それ以外のEPの出力
は意味がない。従って、PCLをＬにすることによってEP
の出力を０にする。その様子を第14図に示す。１重誤り
訂正符号化の場合は第15図に示される。
乗算回路は昭和61年９月30日出願の特願昭61−232004
号に記載の乗算回路を用いる。式（16）〜（18）の動作
は式（16）がシンドローム生成回路と同様にαｉをＳ′
ｉにｋ回乗じる動作、式（17）がEXOR動作、式（18）が
EXORとAl2と乗算動作（であるが式（18）は式（19）の
パターン生成動作には関係しない。）によって実現で
き、x2回路以外は通常の動作であるので簡単に回路化さ
れる。また、x2回路も第18図に示す構成によって実現さ
れる。
号に記載の乗算回路を用いる。式（16）〜（18）の動作
は式（16）がシンドローム生成回路と同様にαｉをＳ′
ｉにｋ回乗じる動作、式（17）がEXOR動作、式（18）が
EXORとAl2と乗算動作（であるが式（18）は式（19）の
パターン生成動作には関係しない。）によって実現で
き、x2回路以外は通常の動作であるので簡単に回路化さ
れる。また、x2回路も第18図に示す構成によって実現さ
れる。
次に、エンコーダの場合について説明する。リード・
ソロモン符号の基本となる検査行列Ｈと符号語Ｉの関係
は（１）式で表せる。
ソロモン符号の基本となる検査行列Ｈと符号語Ｉの関係
は（１）式で表せる。
（１）式をパリテイ部とデータ部に分けると 両辺にA-1をかけると Ｂを分解して A-1・Ｃをまとめて 又、デコーダについて説明する。誤りの有無はシンド
ロームを生成することによって判定できる。
ロームを生成することによって判定できる。
従って、シンドロームＳは（13）式により誤りＥと検
査行列Ｈの積で表される。
査行列Ｈの積で表される。
ここで、ｉとｊの位置に誤りeiとejがある場合を考え
る。
る。
１）シンドローム生成 ２）符号長補正 ３）Ｋ生成 ４）Ａ生成 ５）誤り位置 ６）誤りパターン ７）判定 誤りなしの場合（ei＝ej＝０） L1＝０ L2＝０ ｅ＝０ 単一誤りの場合（ei≠0,ej＝０） L1:k＝ｉのときのみ０ L2＝０ …（20） e:k＝ｉのときのみei ２重誤りの場合（ei≠0,ej≠０） L1:不定 L2:k＝i,k＝ｊのときのみ０ e:k＝ｉのときei,k＝ｊのときej 尚、符号長補正回路１はｎが可変である場合、ROMま
たは昭和61年９月30日出願の特願昭61−232003号に示す
ような指数ベクトル変換回路を用いて、最初のシンドロ
ームを生成している期間を用いて、乗算器を使ってα-n
を生成し、それからさらに乗算器においてα-2n,α-3n
を生成し、その出力を３ステートのレジスタにラツチし
て、NCK1〜３によってレジスタのOE制御を行なうことに
よっても可能である。そのブロツク図を第16図に、タイ
ミングを第17図に示す。第17図のN0〜N7期間のＺは上記
特願昭61−232003号に示す通りである。
たは昭和61年９月30日出願の特願昭61−232003号に示す
ような指数ベクトル変換回路を用いて、最初のシンドロ
ームを生成している期間を用いて、乗算器を使ってα-n
を生成し、それからさらに乗算器においてα-2n,α-3n
を生成し、その出力を３ステートのレジスタにラツチし
て、NCK1〜３によってレジスタのOE制御を行なうことに
よっても可能である。そのブロツク図を第16図に、タイ
ミングを第17図に示す。第17図のN0〜N7期間のＺは上記
特願昭61−232003号に示す通りである。
［効果］ 以上説明したように、本願発明によれば、符号長及び
訂正能力可変の符号化・復号回路が、符号化及び復号に
おけるシンドローム生成、符号化におけるシンドローム
と符号化定数との乗算及び復号におけるシンドロームと
符号長補正定数との乗算、パリティまたは誤りのパター
ン生成、パリティの付加と誤りの訂正の構成を共通化
し、小さな回路規模で実現できるという効果がある。
訂正能力可変の符号化・復号回路が、符号化及び復号に
おけるシンドローム生成、符号化におけるシンドローム
と符号化定数との乗算及び復号におけるシンドロームと
符号長補正定数との乗算、パリティまたは誤りのパター
ン生成、パリティの付加と誤りの訂正の構成を共通化
し、小さな回路規模で実現できるという効果がある。
又、本発明の回路を用いることによって、それぞれを
搭載した機器の小型化かつ高機化を図ることが可能とな
った。
搭載した機器の小型化かつ高機化を図ることが可能とな
った。
第１図は符号化回路ブロツク図、 第２図は復号回路ブロツク図、 第３図は符号化・復号回路ブロツク図、 第４図は符号化時におけるシンドローム生成回路のタイ
ミング図、 第５図は２重誤り訂正符号化定数回路ブロツク図、 第６図は２重誤り訂正符号化定数出力回路を示す図、 第７図は１重誤り訂正符号化定数回路ブロツク図、 第８図は１重誤り訂正符号化定数出力回路を示す図、 第９図は符号化定数回路のタイミング図、 第10図は符号長補正定数回路のブロツク図、 第11図は符号長補正定数回路のタイミング図、 第12図はパターン生成回路ブロツク図、 第13図は復号におけるパターン生成回路タイミング図、 第14図，第15図は符号化におけるパターン生成回路タイ
ミング図、 第16図は可変符号長補正回路のブロツク図、 第17図は可変符号長補正回路のタイミング図、 第18図はx2回路を示す図。 １は符号長補正定数生成回路 ２は符号化定数生成回路
ミング図、 第５図は２重誤り訂正符号化定数回路ブロツク図、 第６図は２重誤り訂正符号化定数出力回路を示す図、 第７図は１重誤り訂正符号化定数回路ブロツク図、 第８図は１重誤り訂正符号化定数出力回路を示す図、 第９図は符号化定数回路のタイミング図、 第10図は符号長補正定数回路のブロツク図、 第11図は符号長補正定数回路のタイミング図、 第12図はパターン生成回路ブロツク図、 第13図は復号におけるパターン生成回路タイミング図、 第14図，第15図は符号化におけるパターン生成回路タイ
ミング図、 第16図は可変符号長補正回路のブロツク図、 第17図は可変符号長補正回路のタイミング図、 第18図はx2回路を示す図。 １は符号長補正定数生成回路 ２は符号化定数生成回路
Claims (2)
- 【請求項１】入力データよりシンドロームを生成するシ
ンドローム生成手段と、 符号化の指示により符号化定数を出力し、復号の指示に
より符号長補正定数を出力する定数出力手段と、 該定数出力手段より出力された定数と、前記シンドロー
ム生成手段より出力されたシンドロームとを乗算する乗
算手段と、 該乗算手段の出力より誤り位置を求めるための演算を行
う演算手段と、 符号化の指示により前記乗算手段よりの出力を選択し、
復号の指示により前記演算手段よりの出力を選択する選
択手段と、 該選択手段により選択された出力に基づいて、符号化の
際にはパリティを、複合の際には誤りパターンを生成す
るパターン生成手段と、 該パターン生成手段の出力と前記入力データとの排他的
論理和を求めることで、符号化の際にはパリティの付
加、復号の際には誤りの訂正を行う論理和手段とを具え
たことを特徴とする符号化・復号回路。 - 【請求項２】前記定数出力手段が、訂正能力の指示に基
づいて、対応する符号化定数を出力することを特徴とす
る特許請求の範囲第１項記載の符号化・復号回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232007A JP2547744B2 (ja) | 1986-09-30 | 1986-09-30 | 符号化・復号回路 |
| EP93201798A EP0566215B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| EP87308648A EP0262944B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| DE3789266T DE3789266T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät. |
| DE3752367T DE3752367T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
| DE3751958T DE3751958T2 (de) | 1986-09-30 | 1987-09-29 | Fehlerkorrekturgerät |
| EP96200874A EP0723342B1 (en) | 1986-09-30 | 1987-09-29 | Error correction apparatus |
| US08/400,521 US5590138A (en) | 1986-09-30 | 1995-03-07 | Error correction apparatus |
| US08/701,327 US5774389A (en) | 1986-09-30 | 1996-08-23 | Error correction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61232007A JP2547744B2 (ja) | 1986-09-30 | 1986-09-30 | 符号化・復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386927A JPS6386927A (ja) | 1988-04-18 |
| JP2547744B2 true JP2547744B2 (ja) | 1996-10-23 |
Family
ID=16932483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61232007A Expired - Fee Related JP2547744B2 (ja) | 1986-09-30 | 1986-09-30 | 符号化・復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2547744B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5275398B2 (ja) | 2011-03-28 | 2013-08-28 | 株式会社東芝 | リードソロモン復号器及び受信装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440345A (en) * | 1977-09-07 | 1979-03-29 | Hitachi Ltd | Vacuum water heater |
| JPS62116019A (ja) * | 1985-11-15 | 1987-05-27 | Nippon Hoso Kyokai <Nhk> | 符号化および復号処理のためのディジタル共用回路 |
| JPH0744467B2 (ja) * | 1986-07-17 | 1995-05-15 | 三菱電機株式会社 | 符号化回路 |
-
1986
- 1986-09-30 JP JP61232007A patent/JP2547744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6386927A (ja) | 1988-04-18 |
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