JP2000174732A5 - 誤り検出器、この誤り検出器を備えた通信システム、および誤り検出方法 - Google Patents

Description

【特許請求の範囲】
【請求項１】 所定の生成多項式の帰還シフトレジスタの除算処理結果が付加され、畳み込み符号化され、送信側から送信された信号を受信した受信ビット列を、ビタビ復号処理の上、復号結果を生成多項式で除算する帰還シフトレジスタを備え、該帰還シフトレジスタで求めた剰余から前記受信ビット列の誤りを検出する誤り検出器において、
前記帰還シフトレジスタのシフト方向および帰還方向は、前記送信側において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と逆向きに構成されたことを特徴とする誤り検出器。
【請求項２】 請求項１記載の誤り検出器において、
前記帰還シフトレジスタは、前記所定の生成多項式の最高次と同数の段数を有するレジスタ部と、
前記レジスタ部への入力値と最終段の出力値とを演算し、演算結果を初段に出力する第１の演算部と、
前記所定の生成多項式の項のうち、最高次および最低次を除く項の次数に対応する段の出力値と前記最終段の出力値とをそれぞれ演算し、各演算結果を次段に出力する第２の演算部とを備えたことを特徴とする誤り検出器。
【請求項３】 請求項１または請求項２記載の誤り検出器において、
前記帰還シフトレジスタで求めた前記剰余と、予め設定された期待値とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段を備えたことを特徴とする誤り検出器。
【請求項４】 請求項１ないし請求項３いずれか１項記載の誤り検出器を備えた受信手段と、
前記所定の生成多項式を使用して送信すべきビット列から前記送信ビット列を生成する符号器を備えた送信手段と、
前記受信手段と前記送信手段とを接続する伝送路とを備えたことを特徴とする通信システム。
【請求項５】 ビタビ復号処理を行った受信ビット列を所定の生成多項式を除数とする除算手順に入力し、求めた剰余から前記受信ビット列の誤りを検出する誤り検出方法において、
前記除算手順への前記受信ビット列の入力は、送信側において畳み込み符号化処理を行い、前記生成多項式を用いて除算処理された除算処理結果が付加された送信ビット列を生成する生成順序と逆の順序で行われることを特徴とする誤り検出方法。
【請求項６】 請求項５の誤り検出方法において、
前記除算手順の実行前に、該除算手順により求める剰余を入力するバッファ部を初期化することを特徴とする誤り検出方法。
【請求項７】 請求項５記載の誤り検出方法において、
前記除算手順の実行前に、該除算手順により求める剰余を入力するバッファ部を所定の値に設定することを特徴とする誤り検出方法。
【請求項８】 ビタビ復号処理された受信ビット列を生成多項式で除算する第１の帰還シフトレジスタと第２の帰還シフトレジスタとを備え、
前記第１の帰還シフトレジスタのシフト方向および帰還方向は、送信側において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と同じ向きに構成され、
前記第２の帰還シフトレジスタのシフト方向および帰還方向は、送信側において前記所定の生成多項式を用いて前記送信ビット列を生成する際のシフト方向および帰還方向と逆向きに構成され、
前記第１の帰還シフトレジスタにより求めた剰余と、前記第２の帰還シフトレジスタにより求めた剰余とから前記受信ビット列の誤りを検出することを特徴とする誤り検出器。
【請求項９】 請求項８記載の誤り検出器において、
前記第１の帰還シフトレジスタと、前記第２の帰還シフトレジスタとに、それぞれ所定の値を設定する所定値設定手段を備えたことを特徴とする誤り検出器。
【請求項１０】 畳み込み符号化された受信ビット列を所定の生成多項式を除数とする除算手順に入力し、求めた剰余から前記受信ビット列の誤りを検出する誤り検出方法において、
前記受信ビット列を前記生成多項式で除算する第１の除算手順と第２の除算手順とを備え、
前記第１の除算手順への前記受信ビット列の入力は、送信側において前記生成多項式を用いて送信ビット列を生成する生成順に行われ、
前記第２の除算手順への前記受信ビット列の入力は、送信側において前記生成多項式を用いて前記送信ビット列を生成する生成順序と逆の順序で行われ、
前記第１の除算手順により求めた剰余と、前記第２の除算手順により求めた剰余とを比較し、比較結果が異なるときに、前記受信ビット列を誤りと判定することを特徴とする誤り検出方法。

【０００１】
【発明の属する技術分野】
本発明は、データの誤り検出、特に、データ伝送時に発生する伝送データの誤りを検出する誤り検出器、この誤り検出器を備えた通信システム、および誤り検出方法に関する。

また、回路規模が大きくなるため、誤り検出器８を半導体装置ＳＥＭ内に作り込んだ場合には、半導体装置ＳＥＭのチップ面積が増大するという問題があった。
さらに、誤り検出を効率よく行うことができないため、通信システムにおけるデータの伝送効率が低下するおそれがあった。
本発明は、かかる従来の問題点を解決するためになされたもので、伝送データの誤り検出を効率よく行うことができる誤り検出器および誤り検出方法を提供することを目的とする。また、伝送路におけるデータの伝送効率を低下させることなく、誤り検出を行うことができる通信システムを提供することを目的とする。

【００２７】
【課題を解決するための手段】
図１は、請求項１および請求項２に記載の発明の原理構成図である。
請求項１の誤り検出器は、所定の生成多項式の帰還シフトレジスタの除算処理結果が付加され、畳み込み符号化され、送信側から送信された信号を受信した受信ビット列を、ビタビ復号処理の上、復号結果を生成多項式で除算する帰還シフトレジスタ４５を備え、帰還シフトレジスタ４５で求めた剰余から受信ビット列の誤りを検出する誤り検出器において、帰還シフトレジスタ４５のシフト方向および帰還方向は、送信側において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と逆向きに構成されたことを特徴とする。

図２は、請求項３および請求項４に記載の発明の原理構成図である。
請求項３の誤り検出器は、請求項１または請求項２記載の誤り検出器において、帰還シフトレジスタ４５で求めた剰余と、予め設定された期待値とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段４７を備えたことを特徴とする。

例えば、この誤り検出器は、帰還シフトレジスタ４５のレジスタ部を初期化する初期化手段を備えている。
例えば、この誤り検出器は、帰還シフトレジスタ４５のレジスタ部に所定の値を設定する所定値設定手段を備えている。

請求項４の通信システムは、請求項１ないし請求項３のいずれか１項記載の誤り検出器４３を備えた受信手段２３と、所定の生成多項式を使用して送信すべきビット列から送信ビット列を生成する符号器２７を備えた送信手段２１と、受信手段２３と送信手段２１とを接続する伝送路２５とを備えたことを特徴とする。

例えば、この通信システムは、受信手段２３と、所定の生成多項式を使用して送信すべきビット列を符号化する符号器２７を備えた送信手段２１と、受信手段２３と送信手段２１とを接続する伝送路２５とを備えている。
例えば、この通信システムでは、送信手段２１は、送信ビット列を畳み込み符号に変換する畳み込み符号器２９を備え、受信手段２３は、伝送路２５を介して受信した畳み込み符号を復号する復号器４１を備えている。

請求項５の誤り検出方法は、ビタビ復号処理を行った受信ビット列を所定の生成多項式を除数とする除算手順に入力し、求めた剰余から受信ビット列の誤りを検出する誤り検出方法において、除算手順への受信ビット列の入力は、送信側において畳み込み符号化処理を行い、生成多項式を用いて除算処理された除算処理結果が付加された送信ビット列を生成する生成順序と逆の順序で行われることを特徴とする。

請求項６の誤り検出方法は、請求項５記載の誤り検出方法において、除算手順の実行前に、除算手順により求める剰余を入力するバッファ部を初期化することを特徴とする。
請求項７の誤り検出方法は、請求項５記載の誤り検出方法において、除算手順の実行前に、除算手順により求める剰余を入力するバッファ部を所定の値に設定することを特徴とする。

図３は、請求項８に記載の発明の原理構成図である。
請求項８の誤り検出器は、受信ビット列を生成多項式で除算する第１の帰還シフトレジスタ６７と第２の帰還シフトレジスタ６９とを備え、第１の帰還シフトレジスタ６７のシフト方向および帰還方向は、送信側において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と同じ向きに構成され、第２の帰還シフトレジスタ６９のシフト方向および帰還方向は、送信側２１において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と逆向きに構成され、第１の帰還シフトレジスタ６７により求めた剰余と、第２の帰還シフトレジスタ６９により求めた剰余とから受信ビット列の誤りを検出することを特徴とする。

例えば、この誤り検出器では、第１の帰還シフトレジスタ６７は、所定の生成多項式の最高次と同数の段数を有し、初段X0から昇順に番号０、１、２・・・が付与された段X15〜X0を有する第１のレジスタ部７３と、第１のレジスタ部７３への入力値と最終段X15の出力値とを演算し、演算結果を初段に出力する第１の演算部７５ａと、所定の生成多項式の項のうち、最高次および最低次を除く項の次数より一つ少ない番号の段の出力値と第１の演算部７５ａによる演算結果とをそれぞれ演算し、各演算結果を次段に出力する第２の演算部７５ｂ、７５ｃとを備え、第２の帰還シフトレジスタ６９は、所定の生成多項式の最高次と同数の段数を有し、最終段X0から昇順に番号０、１、２・・・が付与された段を有する第２のレジスタ部７７と、第２のレジスタ部７７への入力値と最終段X0の出力値とを演算し、演算結果を初段X15に出力する第３の演算部７９ａと、所定の生成多項式の項のうち、最高次および最低次を除く項の次数に等しい番号の段の出力値と最終段の出力値とをそれぞれ演算し、各演算結果を次段に出力する第４の演算部７９ｂ、７９ｃとを備えている。

図４は、請求項９に記載の発明の原理構成図である。

請求項９の誤り検出器は、請求項８記載の誤り検出器において、第１の帰還シフトレジスタ６７と、第２の帰還シフトレジスタ６９とに、それぞれ所定の値を設定する所定値設定手段を備えたことを特徴とする。
例えば、誤り検出器６３は、第１の帰還シフトレジスタ６７で求めた剰余Xout15〜Xout0と、第２の帰還シフトレジスタ６９で求めた剰余Yout15〜Yout0とを比較し、比較結果が異なったことを示するときに誤り情報を出力する比較手段７１を備えている。

例えば、通信システムは、誤り検出器６３を備えた受信手段２３と、所定の生成多項式を使用して送信すべきビット列を送信ビット列に符号化する符号器２７を備えた送信手段２１と、受信手段２３と送信手段２１とを接続する伝送路２５とを備えている。

また、例えば、この通信システムは、半導体装置ＳＥＭを備えた受信手段２３と、所定の生成多項式を使用して送信すべきビット列を符号化する符号器２７を備えた送信手段２１と、受信手段２３と送信手段２１とを接続する伝送路２５とを備えている。
請求項１０の誤り検出方法は、受信ビット列を所定の生成多項式を除数とする除算手順に入力し、求めた剰余から受信ビット列の誤りを検出する誤り検出方法において、受信ビット列を生成多項式で除算する第１の除算手順と第２の除算手順とを備え、第１の除算手順への受信ビット列の入力は、送信側において生成多項式を用いて送信ビット列を生成する生成順に行われ、第２の除算手順への受信ビット列の入力は、送信側において生成多項式を用いて送信ビット列を生成する生成順序と逆の順序で行われ、第１の除算手順により求めた剰余と、第２の除算手順により求めた剰余とを比較し、比較結果が異なるときに、受信ビット列を誤りと判定することを特徴とする。

例えば、この誤り検出方法は、第１および第２の除算手順の実行前に、第１の除算手順により求める剰余を入力する第１のバッファ部および第２の除算手順により求める剰余を入力する第２のバッファ部を、それぞれ所定の値に設定することを特徴とする。
請求項１の誤り検出器では、帰還シフトレジスタ４５に、送信側で生成した送信ビット列と逆の順序で受信ビット列を入力していくことで、入力した受信ビット列が順次除算され、剰余が生成される。そして、この剰余から受信ビット列の誤りが検出される。

例えば、帰還シフトレジスタ４５のレジスタ部を初期化する初期化手段が備えられるため、帰還シフトレジスタ４５をシフト動作することなく、レジスタ部が初期化される。このため、この後、帰還シフトレジスタ４５をシフト動作するだけで、受信ビット列のうち、送信側２１で生成した剰余（検査ビット列）がレジスタ部に取り込まれる。

例えば、帰還シフトレジスタ４５のレジスタ部に所定の値を設定する所定値設定手段が備えられるため、帰還シフトレジスタ４５をシフト動作させることなく、送信側２１で求めた剰余（検査ビット列）が、一度にレジスタ部に取り込まれる。
例えば、半導体装置ＳＥＭの内部に他の通信機能部とともに誤り検出器４３を備えることで、半導体装置ＳＥＭの製造コストを増大することなく、誤り検出器４３が構成される。

また、誤り検出器４３を構成する帰還シフトレジスタ４５は、送信側２１の帰還シフトレジスタに対してシフト方向および帰還方向を逆向きにしただけの構成であるため、従来使用している半導体装置ＳＥＭが送信側２１と同じ構成の帰還シフトレジスタを有する場合には、この半導体装置ＳＥＭの配線層のマスクを取り替えて、帰還シフトレジスタの配線を変更するだけで、容易に、シフト方向および帰還方向が逆向きの帰還シフトレジスタ４５を備えた半導体装置ＳＥＭが形成される。この際、半導体装置ＳＥＭのチップサイズ、パッド位置等は一切変更する必要がなく、変更が半導体装置ＳＥＭの外部にまで及ぶことはない。

請求項４の通信システムでは、送信側２１の符号器２７で生成した送信ビット列を、受信ビット列として受信側２３で受信し、この受信ビット列を、符号器２７で生成した順序と逆の順序で誤り検出器４３に入力することで、受信ビット列の誤りが検出される。

例えば、この通信システムでは、送信側２１に送信ビット列を畳み込み符号に変換する畳み込み符号器２９が備えられ、受信側２３に受信した畳み込み符号を復号する復号器４１が備えられるため、畳み込み符号は、復号器４１により送信ビット列と生成順序と逆の順序で復号される。したがって、復号されたビット列を、そのまま誤り検出器に順次入力していくことで、誤り検出が行われる。

この結果、従来、復号器４１から逆の順序で復号されるビット列を、符号化された順序に戻すための変換回路およびこの変換回路による処理が不要になり、受信手段の回路規模が低減され、誤り検出に要する処理時間が低減される。処理時間の低減は、特に送信ビット列のビット長が長い場合に大きな効果がある。
請求項５の誤り検出方法では、所定の生成多項式を除数とする除算手順への受信ビット列の入力が、送信側２１において生成多項式を用いて送信ビット列を生成する生成順序と逆の順序で行われ、求めた剰余から受信ビット列の誤りが検出される。

例えば、この誤り検出方法では、除算手順により求めた剰余と、予め設定された期待値とが比較され、比較結果が異なるときに、受信ビット列が誤りと判定される。
請求項６の誤り検出方法では、除算手順の実行前に、この除算手順により求める剰余を入力するバッファ部が初期化される。

請求項７の誤り検出方法では、除算手順の実行前に、この除算手順により求める剰余を入力するバッファ部が、所定の値に設定される。
請求項８の誤り検出器では、第１の帰還シフトレジスタ６７は、送信側で生成した送信ビット列と同じ順序で受信ビット列を入力し、除算を行うことで剰余を生成する。第２の帰還シフトレジスタ６９は、送信側で生成した送信ビット列と逆の順序で受信ビット列を入力し、除算を行うことで剰余を生成する。そして、第１の帰還シフトレジスタ６７により求めた剰余と、第２の帰還シフトレジスタ６９により求めた剰余とが一致するか否かにより、受信ビット列の誤りが検出される。

例えば、第１の帰還シフトレジスタ６７をシフト動作し、送信側で生成した送信ビット列と同じ順序で受信ビット列を入力していくことで、各状態における第１の帰還シフトレジスタ６７の第１のレジスタ部７３の値は、送信側の帰還シフトレジスタをシフト動作したときと同一の方向に変化する。第２の帰還シフトレジスタ６９をシフト動作し、送信側で生成した送信ビット列と逆の順序で受信ビット列を入力していくことで、各状態における第２の帰還シフトレジスタ６９の第２のレジスタ部７７の値は、送信側の帰還シフトレジスタにより生成した検査ビット列を、初期値に戻す方向に変化する。したがって、受信ビット列に誤りがないときには、第１の帰還シフトレジスタ６７および第２の帰還シフトレジスタ６９をそれぞれシフト動作したときに、所定の状態において第１のレジスタ部７３の値と第２のレジスタ部７７の値とが一致する。そして、第１の帰還シフトレジスタ６７で求めた剰余と、第２の帰還シフトレジスタ６９で求めた剰余とが一致するか否かにより、受信ビット列の誤りの有無が検出される。

例えば、第１の帰還シフトレジスタ６７で求めた剰余と、第２の帰還シフトレジスタ６９で求めた剰余とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段７１が備えられるため、比較手段７１の比較結果により、誤り検出が行われる。
請求項９の誤り検出器では、第１の帰還シフトレジスタ６７と、第２の帰還シフトレジスタ６９とに、それぞれ所定の値を設定する所定値設定手段が備えられるため、第１および第２の帰還シフトレジスタ６７、６９をシフト動作することなく、第１および第２のレジスタ部７３、７７に所定の値が設定される。

例えば、半導体装置ＳＥＭの内部に他の通信機能部とともに誤り検出器６３を備えることで、製造コストを増大することなく、誤り検出器６３が構成される。
例えば、この誤り検出器を備えた通信システムでは、送信側２１の符号器２７で生成した送信ビット列を、受信ビット列として受信側２３で受信し、この受信ビット列を、第１の帰還シフトレジスタ６７に対しては、符号器２７で生成した順序と同じ順序で入力し、第２の帰還シフトレジスタ６９に対しては、符号器２７で生成した順序と逆の順序で入力し、第１の帰還シフトレジスタ６７の値と第２の帰還シフトレジスタ６９の値とが一致するか否かにより、受信ビット列の誤りが検出される。

請求項１０の誤り検出方法では、所定の生成多項式を除数する第１の除算手順への受信ビット列の入力が、送信側において生成多項式を用いて送信ビット列を生成する順序と同じ順序で行われ、所定の生成多項式を除数する第２の除算手順への受信ビット列の入力が、送信側において生成多項式を用いて送信ビット列を生成する生成順序と逆の順序で行われる。

そして、第１の除算手順により求めた剰余と、第２の除算手順により求めた剰余とを比較し、比較結果が異なるときに、受信ビット列が誤りと判定される。
例えば、第１および第２の除算手順の実行前に、第１の除算手順により求める剰余を入力する第１のバッファ部および第２の除算手順により求める剰余を入力する第２のバッファ部が、それぞれ所定の値に設定される。

【００５８】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて詳細に説明する。
図５は、本発明の誤り検出器、この誤り検出器を備えた半導体装置、この誤り検出器を備えた通信システム、この半導体装置を備えた通信システム、誤り検出方法の第１の実施形態を示している。

図１４は、本発明の誤り検出器の第２の実施形態における受信側２３の帰還シフトレジスタ５７の詳細を示している。帰還シフトレジスタ５７は、第１の実施形態における帰還シフトレジスタ４５の代わりに使用する回路である。帰還シフトレジスタ５７以外の構成は、第１の実施形態と同一である。

図１６は、本発明の誤り検出器の第３の実施形態における受信側２３の帰還シフトレジスタ５９の詳細を示している。帰還シフトレジスタ５９は、第１の実施形態における帰還シフトレジスタ４５の代わりに使用する回路である。帰還シフトレジスタ５９以外の構成は、第１の実施形態と同一である。

図１８は、本発明の誤り検出器、この誤り検出器を備えた半導体装置、この誤り検出器を備えた通信システム、この半導体装置を備えた通信システム、誤り検出方法の第４の実施形態を示している。なお、第１の実施形態と同一のものは、同じ符号で示している。
この通信システムでは、送信側２１は、帰還シフトレジスタ３３により構成される符号器２７と、データ変換部６１と、データ変調／送信部３１とを有している。データ変換部６１は、帰還シフトレジスタ３３により生成された巡回符号のビット配列を入れ替えるビット入れ替え処理を行う機能を有している。受信側２３は、データ受信／復調部３９と、データ変換部６３と、誤り検出器６５とを有している。データ変換部６３は、送信側２１のデータ変換部６１でビットの入れ替え処理されたデータを元の巡回符号に戻す機能を有している。

また、上述した第１および第４の実施形態では、誤り検出器４３および誤り検出器６５をチャネルCODEC・LSI等の半導体装置ＳＥＭ内に作り込んだ例について述べたが、本発明はかかる実施形態に限定されるものではなく、例えば、DSP（Digital Signal Processor）、CPU（Central Processing Unit）等の半導体装置を用いて、プログラムによりこれ等半導体装置内の汎用の回路を利用することで、誤り検出処理を行ってもよい。この場合、半導体装置は、プログラムにしたがって除算手順（除算手順、または第１の除算手順、第２の除算手順に対応する）を実行し、誤りの検出を行う。除算手順に必要な除数、被除数、剰余等のデータは、汎用レジスタ等のバッファ部（バッファ部、または第１のバッファ部、第２のバッファ部に対応する）に保持される。

したがって、データ変換部３９により最上位ビット側から変換される巡回符号と、最下位ビット側から変換される巡回符号とのそれぞれビット長（「状態」の変化数）に応じて、両者をどの「状態」で一致させるかを決めることで、誤り検出に要する処理時間を最も効率よく低減することができる。
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 所定の生成多項式の帰還シフトレジスタの除算処理結果が付加され、畳み込み符号化され、送信側から送信された信号を受信した受信ビット列を、ビタビ復号処理の上、復号結果を生成多項式で除算する帰還シフトレジスタを備え、該帰還シフトレジスタで求めた剰余から前記受信ビット列の誤りを検出する誤り検出器において、
前記帰還シフトレジスタのシフト方向および帰還方向は、前記送信側において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と逆向きに構成されたことを特徴とする誤り検出器。
（付記２） 付記１記載の誤り検出器において、
前記帰還シフトレジスタは、前記所定の生成多項式の最高次と同数の段数を有するレジスタ部と、
前記レジスタ部への入力値と最終段の出力値とを演算し、演算結果を初段に出力する第１の演算部と、
前記所定の生成多項式の項のうち、最高次および最低次を除く項の次数に対応する段の出力値と前記最終段の出力値とをそれぞれ演算し、各演算結果を次段に出力する第２の演算部とを備えたことを特徴とする誤り検出器。
（付記３） 付記１または付記２記載の誤り検出器において、
前記帰還シフトレジスタで求めた前記剰余と、予め設定された期待値とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段を備えたことを特徴とする誤り検出器。
（付記４） 付記２または付記３記載の誤り検出器において、
前記帰還シフトレジスタの前記レジスタ部を初期化する初期化手段を備えたことを特徴とする誤り検出器。
（付記５） 付記２または付記３記載の誤り検出器において、
前記帰還シフトレジスタの前記レジスタ部に所定の値を設定する所定値設定手段を備えたことを特徴とする誤り検出器。
（付記６） 付記１ないし付記５のいずれか１項記載の誤り検出器を備えたことを特徴とする半導体装置。
（付記７） 付記１ないし付記５のいずれか１項記載の誤り検出器を備えた受信手段と、
前記所定の生成多項式を使用して送信すべきビット列から前記送信ビット列を生成する符号器を備えた送信手段と、
前記受信手段と前記送信手段とを接続する伝送路とを備えたことを特徴とする通信システム。
（付記８） 付記６記載の半導体装置を備えた受信手段と、
前記所定の生成多項式を使用して送信すべきビット列を符号化する符号器を備えた送信手段と、
前記受信手段と前記送信手段とを接続する伝送路とを備えたことを特徴とする通信システム。
（付記９） 付記７または付記８記載の通信システムにおいて、
前記送信手段は、前記送信ビット列を畳み込み符号に変換する畳み込み符号器を備え、
前記受信手段は、前記伝送路を介して受信した畳み込み符号を復号する復号器を備えたことを特徴とする通信システム。
（付記１０） ビタビ復号処理を行った受信ビット列を所定の生成多項式を除数とする除算手順に入力し、求めた剰余から前記受信ビット列の誤りを検出する誤り検出方法において、
前記除算手順への前記受信ビット列の入力は、送信側において畳み込み符号化処理を行い、前記生成多項式を用いて除算処理された除算処理結果が付加された送信ビット列を生成する生成順序と逆の順序で行われることを特徴とする誤り検出方法。
（付記１１） 付記１０記載の誤り検出方法において、
前記除算手順により求めた剰余と、予め設定された期待値とを比較し、比較結果が異なるときに、前記受信ビット列を誤りと判定することを特徴とする誤り検出方法。
（付記１２） 付記１０または付記１１記載の誤り検出方法において、
前記除算手順の実行前に、該除算手順により求める剰余を入力するバッファ部を初期化することを特徴とする誤り検出方法。
（付記１３） 付記１０または付記１１記載の誤り検出方法において、
前記除算手順の実行前に、該除算手順により求める剰余を入力するバッファ部を所定の値に設定することを特徴とする誤り検出方法。
（付記１４） ビタビ復号処理された受信ビット列を生成多項式で除算する第１の帰還シフトレジスタと第２の帰還シフトレジスタとを備え、
前記第１の帰還シフトレジスタのシフト方向および帰還方向は、送信側において所定の生成多項式を用いて送信ビット列を生成する際のシフト方向および帰還方向と同じ向きに構成され、
前記第２の帰還シフトレジスタのシフト方向および帰還方向は、送信側において前記所定の生成多項式を用いて前記送信ビット列を生成する際のシフト方向および帰還方向と逆向きに構成され、
前記第１の帰還シフトレジスタにより求めた剰余と、前記第２の帰還シフトレジスタにより求めた剰余とから前記受信ビット列の誤りを検出することを特徴とする誤り検出器。
（付記１５） 付記１４記載の誤り検出器において、
前記第１の帰還シフトレジスタは、
前記所定の生成多項式の最高次と同数の段数を有する第１のレジスタ部と、
前記第１のレジスタ部への入力値と最終段の出力値とを演算し、演算結果を初段に出力する第１の演算部と、
前記所定の生成多項式の項のうち、最高次および最低次を除く項の次数より一つ少ない番号の段の出力値と前記第１の演算部による演算結果とをそれぞれ演算し、各演算結果を次段に出力する第２の演算部とを備え、
前記第２の帰還シフトレジスタは、
前記所定の生成多項式の最高次と同数の段数を有する第２のレジスタ部と、
前記第２のレジスタ部への入力値と最終段の出力値とを演算し、演算結果を初段に出力する第３の演算部と、
前記所定の生成多項式の項のうち、最高次および最低次を除く項の次数に対応する段の出力値と前記最終段の出力値とをそれぞれ演算し、各演算結果を次段に出力する第４の演算部とを備えたことを特徴とする誤り検出器。
（付記１６） 付記１４または付記１５記載の誤り検出器において、
前記第１の帰還シフトレジスタで求めた剰余と、前記第２の帰還シフトレジスタで求めた剰余とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段を備えたことを特徴とする誤り検出器。
（付記１７） 付記１４ないし付記１６のいずれか１項記載の誤り検出器において、
前記第１の帰還シフトレジスタと、前記第２の帰還シフトレジスタとに、それぞれ所定の値を設定する所定値設定手段を備えたことを特徴とする誤り検出器。
（付記１８） 付記１４ないし付記１７のいずれか１項記載の誤り検出器を備えたことを特徴とする半導体装置。
（付記１９） 付記１４ないし付記１７のいずれか１項記載の誤り検出器を備えた受信手段と、
前記所定の生成多項式を使用して送信すべきビット列を前記送信ビット列に符号化する符号器を備えた送信手段と、
前記受信手段と前記送信手段とを接続する伝送路とを備えたことを特徴とする通信システム。
（付記２０） 付記１８記載の半導体装置を備えた受信手段と、
前記所定の生成多項式を使用して送信すべきビット列を符号化する符号器を備えた送信手段と、
前記受信手段と前記送信手段とを接続する伝送路とを備えたことを特徴とする通信システム。
（付記２１） 畳み込み符号化された受信ビット列を所定の生成多項式を除数とする除算手順に入力し、求めた剰余から前記受信ビット列の誤りを検出する誤り検出方法において、
前記受信ビット列を前記生成多項式で除算する第１の除算手順と第２の除算手順とを備え、
前記第１の除算手順への前記受信ビット列の入力は、送信側において前記生成多項式を用いて送信ビット列を生成する生成順に行われ、
前記第２の除算手順への前記受信ビット列の入力は、送信側において前記生成多項式を用いて前記送信ビット列を生成する生成順序と逆の順序で行われ、
前記第１の除算手順により求めた剰余と、前記第２の除算手順により求めた剰余とを比較し、比較結果が異なるときに、前記受信ビット列を誤りと判定することを特徴とする誤り検出方法。
（付記２２） 付記２１記載の誤り検出方法において、
前記第１および第２の除算手順の実行前に、該第１の除算手順により求める剰余を入力する第１のバッファ部および該第２の除算手順により求める剰余を入力する第２のバッファ部を、それぞれ所定の値に設定することを特徴とする誤り検出方法。
付記４の誤り検出器では、帰還シフトレジスタのレジスタ部を初期化する初期化手段を備えたので、帰還シフトレジスタをシフト動作することなく、レジスタ部を初期化することができ、帰還シフトレジスタをシフト動作するだけで、受信ビット列のうち、送信側で生成した剰余（検査ビット列）をレジスタ部に取り込むことができる。
付記５の誤り検出器では、帰還シフトレジスタのレジスタ部に所定の値を設定する所定値設定手段を備えたので、帰還シフトレジスタをシフト動作させることなく、送信側で求めた剰余（検査ビット列）を、一度にレジスタ部に取り込むことができる。
付記６の半導体装置では、この半導体装置の内部に誤り検出器を有したので、半導体装置を、他の通信機能部とともに形成することで、製造コストを増大することなく、誤り検出器を構成することができる。
また、誤り検出器を構成する帰還シフトレジスタは、送信側の帰還シフトレジスタに対してシフト方向および帰還方向を逆向きにしただけの構成であるため、従来使用している半導体装置が送信側と同じ構成の帰還シフトレジスタを有する場合には、この半導体装置の配線層のマスクを取り替えて、帰還シフトレジスタの配線を変更するだけで、容易に、シフト方向および帰還方向が逆向きの帰還シフトレジスタを備えた半導体装置を形成することができる。したがって、回路規模を増大することなく、誤り検出器を半導体装置内に作り込むことができる。この際、半導体装置のチップサイズ、パッド位置等は一切変更する必要がなく、変更が半導体装置の外部にまで及ぶことを防止することができる。
付記９の通信システムでは、送信側に送信ビット列を畳み込み符号に変換する畳み込み符号器を備え、受信側に受信した畳み込み符号を復号する復号器を備えたので、復号器により送信ビット列と生成順序と逆の順序で復号されたビット列を、そのまま誤り検出器に順次入力していくことで、誤りを検出することができる。
この結果、従来、復号器から逆の順序で復号されるビット列を、符号化された順序に戻すための変換回路およびこの変換回路による処理が不要になり、受信手段の回路規模を低減することができ、誤り検出に要する処理時間を低減することができる。
付記１１の誤り検出方法では、除算手順により求めた剰余と、予め設定された期待値とを比較し、比較結果が異なるときに、受信ビット列を誤りと判定したので、誤り検出を行う処理時間を低減することができる。
付記１５の誤り検出器では、第１の帰還シフトレジスタをシフト動作し、送信側で生成した送信ビット列と同じ順序で受信ビット列を入力していくことで、各状態における第１の帰還シフトレジスタの第１のレジスタ部の値を、送信側の帰還シフトレジスタをシフト動作したときと同一の方向に変化させることができる。第２の帰還シフトレジスタをシフト動作し、送信側で生成した送信ビット列と逆の順序で受信ビット列を入力していくことで、各状態における第２の帰還シフトレジスタの第２のレジスタ部の値を、送信側の帰還シフトレジスタにより生成した検査ビット列を、初期値に戻す方向に変化させることができる。したがって、第１の帰還シフトレジスタおよび第２の帰還シフトレジスタをそれぞれシフト動作したときに、所定の状態において第１のレジスタ部の値と第２のレジスタ部の値とが一致するか否かにより、受信ビット列の誤りを検出することができる。
付記１６の誤り検出器では、第１の帰還シフトレジスタで求めた剰余と、第２の帰還シフトレジスタで求めた剰余とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段を備えたの、比較手段の比較結果により、誤りを検出することができる。
付記１８の半導体装置では、この半導体装置の内部に誤り検出器を有したので、半導体装置を、他の通信機能部とともに形成することで、製造コストを増大することなく、誤り検出器を構成することができる。
付記１９および付記２０の通信システムでは、送信側の符号器で生成した送信ビット列を、受信ビット列として受信側で受信し、この受信ビット列を、第１の帰還シフトレジスタに対しては、符号器で生成した順序と同じ順序で入力し、第２の帰還シフトレジスタに対しては、符号器で生成した順序と逆の順序で入力したので、第１の帰還シフトレジスタの値と第２の帰還シフトレジスタの値とが一致するか否かにより、受信ビット列の誤りを検出することができる。したがって、第１および第２の帰還シフトレジスタに、全ての受信ビット列を入力する必要がなくなり、従来に比べ、誤り検出に要する処理時間を大幅に低減することができ、伝送効率を低下させることなくデータの伝送を行うことができる。
付記２２の誤り検出方法では、第１および第２の除算手順の実行前に、第１の除算手順により求める剰余を入力する第１のバッファ部および第２の除算手順により求める剰余を入力する第２のバッファ部を、それぞれ所定の値に設定したので、誤り検出を行う処理時間を低減することができる。

請求項３の誤り検出器では、帰還シフトレジスタで求めた剰余と予め設定された期待値とを比較し、比較結果が異なったことを示す誤り情報を出力する比較手段を備えたので、比較手段の比較結果により、誤りを検出することができる。

請求項４の通信システムでは、送信側の符号器で生成した送信ビット列を、受信ビット列として受信側で受信し、この受信ビット列を、符号器で生成した順序と逆の順序で誤り検出器に入力することで、受信ビット列の誤りを検出することができる。したがって、送信側で生成した送信ビット列と逆の順序で受信ビット列を入力する場合に、誤り検出に要する処理時間を低減することができ、伝送効率を低下させることなくデータの伝送を行うことができる。

請求項５の誤り検出方法では、所定の生成多項式を除数とする除算手順への受信ビット列の入力を、送信側において生成多項式を用いて送信ビット列を生成する生成順序と逆の順序で行ったので、求めた剰余から受信ビット列の誤りを検出することで、誤り検出を行う処理時間を低減することができる。

請求項６の誤り検出方法では、除算手順の実行前に、この除算手順により求める剰余を入力するバッファ部を初期化したので、誤り検出を行う処理時間を低減することができる。

請求項７の誤り検出方法では、除算手順の実行前に、この除算手順により求める剰余を入力するバッファ部を、所定の値に設定したので、誤り検出を行う処理時間を低減することができる。
請求項８の誤り検出器では、第１の帰還シフトレジスタに、送信側で生成した送信ビット列と同じ順序で受信ビット列を入力し、除算を行うことで剰余を生成し、第２の帰還シフトレジスタに、送信側で生成した送信ビット列と逆の順序で受信ビット列を入力し、除算を行うことで剰余を生成したので、第１の帰還シフトレジスタにより求めた剰余と、第２の帰還シフトレジスタにより求めた剰余とが一致するか否かにより、受信ビット列の誤りを検出することができる。したがって、第１および第２の帰還シフトレジスタに、全ての受信ビット列を入力する必要がなくなり、従来に比べ、誤り検出に要する処理時間を大幅に低減することができる。

請求項９の誤り検出器では、第１の帰還シフトレジスタと、第２の帰還シフトレジスタとに、それぞれ所定の値を設定する所定値設定手段を備えたので、第１および第２の帰還シフトレジスタをシフト動作することなく、第１および第２のレジスタ部に所定の値を設定することができる。

請求項１０の誤り検出方法では、所定の生成多項式を除数する第１の除算手順への受信ビット列の入力を、送信側において生成多項式を用いて送信ビット列を生成する順序と同じ順序で行い、所定の生成多項式を除数する第２の除算手順への受信ビット列の入力を、送信側において生成多項式を用いて送信ビット列を生成する生成順序と逆の順序で行い、第１の除算手順により求めた剰余と、第２の除算手順により求めた剰余とを比較し、比較結果が異なるときに、受信ビット列が誤りと判定したので、誤り検出を行う処理時間を低減することができる。

【図１】
本発明の原理構成図である。

【図２】
本発明の原理構成図である。

【図３】
本発明の原理構成図である。

【図４】
本発明の原理構成図である。

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