KR100331715B1

KR100331715B1 - 에러 검출기, 이 에러 검출기를 구비하는 반도체 장치와 통신 시스템 및 에러 검출 방법

Info

Publication number: KR100331715B1
Application number: KR1019990019150A
Authority: KR
Inventors: 가나스기마사미; 다니구치쇼지; 구로이와고이치; 히키타마히로
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-12-09
Filing date: 1999-05-27
Publication date: 2002-04-09
Also published as: US20060150067A1; KR20000047406A; JP2000174732A; EP1011201A3; JP4071879B2; US6493844B1; US7032161B2; US20030046636A1; EP1011201A2

Abstract

본 발명은 데이터의 에러 검출, 특히 데이터 전송시에 발생하는 전송 데이터의 에러를 검출하는 에러 검출기, 상기 에러 검출기를 구비하는 반도체 장치와 통신 시스템 및 에러 검출 방법에 관한 것으로서, 전송 데이터의 에러 검출을 효율적으로 행하는 것을 목적으로 한다.

수신 비트 열을 생성 다항식으로 제산하는 귀환 시프트 레지스터(45)를 구비하고, 상기 귀환 시프트 레지스터(45)에서 구해진 나머지로부터 수신 비트 열의 에러를 검출하는 에러 검출기에 있어서, 상기 귀환 시프트 레지스터(45)의 시프트 방향 및 귀환 방향은 송신측에 있어서 소정의 생성 다항식을 이용하여 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 반대 방향으로 구성된 것을 특징으로 한다.

Description

에러 검출기, 이 에러 검출기를 구비하는 반도체 장치와 통신 시스템 및 에러 검출 방법{ERROR DETECTOR, SEMICONDUCTOR DEVICE AND COMMUNICATION SYSTEM HAVING THE ERROR DETECTOR, AND ERROR DETECTING METHOD}

본 발명은 데이터의 에러 검출, 특히 데이터 전송시에 발생하는 전송 데이터의 에러를 검출하는 에러 검출기, 이 에러 검출기를 구비하는 반도체 장치와 통신 시스템 및 에러 검출 방법에 관한 것이다.

전송로를 통해 전송되는 데이터는 여러 가지 원인에 의해 에러를 발생시키고, 이 에러를 검출하기 위해 통신 시스템에 있어서 송신측은 원래 전송해야 할 데이터에 일정한 규칙에 따라 검사 데이터를 부가하고 있다. 수신측은 전송되는 데이터가 이 규칙에 따르고 있는지의 여부를 조사하여, 그 결과에 의해 에러의 유무를 판정하고 있다.

상기 에러 검출 중에서 가장 일반적인 것은 순회 부호(cyclic code)를 이용한 CRC(Cyclic Redundancy Check)에 의한 검출법이며, 상기 CRC에 의한 에러 검출에서 우선 송신측은 원래 전송해야 할 데이터를 소정 길이의 정보 비트 열로 분할하고, 각 정보 비트 열을 다항식으로 나타내어 그것을 생성 다항식(generator polynomial)으로 제산한다. 이어, 송신측은 제산에 의해 발생한 나머지를 검사 비트로서 정보 비트 열에 부가함으로써 순회 부호를 생성하고, 이 순회 부호를 수신측으로 송신한다.

상기 수신측은 수신한 순회 부호를 송신측과 동일한 생성 다항식으로 제산하여 나누어 떨어지는지 여부에 따라 에러의 유무를 판정한다.

도 27은 순회 부호를 사용하여 에러 검출을 행하는 통신 시스템의 일례를 나타내고 있고, 이 통신 시스템에서 송신측(1)과 수신측(2)은 무선 전송로(3)로 접속되어 있으며, 상기 송신측(1) 및 수신측(2)은, 예를 들어 휴대 전화 등의 이동 통신의 기지국과 휴대 단말에 대응하고 있다.

상기 송신측(1)은 송신하는 데이터를 부호화하는 부호기(4)와, 상기 부호화된 데이터를 변조하고, 변조한 데이터를 무선 전송로(3)로 출력하는 데이터 변조/송신부(5)를 가지고 있으며, 상기 부호기(4)는 귀환 시프트 레지스터(6)로 구성되어 있다.

상기 수신측(2)은 무선 전송로(3)로부터 전송되는 데이터를 수신하고, 수신한 데이터를 복조하는 데이터 수신/복조부(7)와, 상기 복조한 데이터의 에러 검출을 행하는 에러 검출기(8)를 가지고 있다. 상기 에러 검출기(8)는 귀환 시프트 레지스터(9) 및 에러 검출 신호(Flag)를 출력하는 정오(正誤) 출력부(10)로 구성되어 있으며, 다른 통신 기능부와 함께 반도체 장치(SEM)내에 내장되어 있다.

상기 귀환 시프트 레지스터(6, 9)는 도 28에 도시하는 바와 같이, 동일한 회로, 예를 들어 16차 생성 다항식 X¹⁶+ X¹²+ X⁵+ 1에 대응하는 제산기로 구성되어 있다.

상기 귀환 시프트 레지스터(6, 9)는 종속 접속된 플립플롭 회로[X15∼X0 : 이하, F/F 회로(X15∼X0)라 칭함]로 이루어지는 레지스터부(11), 3개의 EOR(배타적 논리합) 회로(12a, 12b, 12c) 및 스위치(S1, S2)를 가지고 있다. 상기 레지스터부(11)의 시프트 방향은 F/F 회로(X0)로부터 F/F 회로(X15)로 향하는 방향으로 설정되어 있으며, 상기 각 F/F 회로(X15 ∼ X0)에는 시프트 동작을 동기하여 행하기 위해 클록 신호(CLK)가 입력되어 있다.

상기 EOR 회로(12a)는 F/F 회로(X15)의 출력과 입력 신호(Din1 또는 Din2)를 입력하고, 연산 결과를 F/F 회로(X0)로 출력하고 있고, 상기 EOR 회로(12b)는 EOR 회로(12a)의 출력과 F/F 회로(X11)의 출력을 입력하고, 연산 결과를 F/F 회로(X12)로 출력하고 있다. 상기 EOR 회로(12c)는 EOR 회로(12a)의 출력과 F/F 회로(X4)의출력을 입력하고, 연산 결과를 F/F 회로(X5)로 출력하고 있다.

상기 스위치(S1)는 귀환 시프트 레지스터(6, 9)의 출력 신호(Dout1, Dout2)에 상기 F/F 회로(X15)의 출력을 접속할 지, 입력 신호(Din1, Din2)를 접속할 지에 대한 선택을 행하는 스위치이며, 상기 스위치(S2)는 EOR 회로(12a)의 출력을 EOR 회로(12b, 12c) 및 F/F 회로(X0)로 귀환하기 위한 스위치이다.

도 27에 도시한 통신 시스템에서는 이하에 나타내는 바와 같이, 상기 송신측(1)에서의 부호화 및 상기 수신측(2)에서의 에러 검출이 행해진다. 여기서는 그 일례로서, 6비트의 정보 비트 열 「010101」을 송신하는 경우에 대해서 설명한다.

도 29에는 송신측(1)의 귀환 시프트 레지스터(6)가 동작했을 때의 각 F/F 회로(X15∼X0)의 상태가 도시되어 있고, 상기 귀환 시프트 레지스터(6)는 클록 신호(CLK)가 입력될 때마다 상기 F/F 회로(X15∼X0)에 유지되어 있는 값을 도면의 좌측을 향하여 시프트한다. 그리고, 상기 클록 신호(CLK)가 입력될 때마다 「상태」가 1개씩 증가해 나간다. 즉, 행 방향으로 보면 상기 각 F/F 회로(X15 ∼ X0)의 상태가 「상태 0」에서 「상태 6」의 방향으로 이동한다.

또, 「상태 0」에 있어서 상기 각 F/F 회로(X15 ∼ X0)는 모두 「0」으로 리셋되어 있다.

「상태 1」에서 「상태 6」동안은 도 28에 도시한 바와 같이, 상기 스위치(S1)는 입력 신호(Din1)와 출력 신호(Dout1)를 접속하는 측으로 전환되고 상기 스위치(S2)는 폐쇄되어 있다. 따라서, 상기 입력 신호(Din1)에서 입력되는 정보 비트 열「0101010」은 상기 귀환 시프트 레지스터(6)에 입력됨과 동시에 출력 신호(Dout)로 출력된다.

상기 출력 신호(Dout1)에 출력된 정보 비트 열은 데이터 변조/송신부(5)에서 변조된 후, 상기 무선 전송로(3)를 통해 수신측(2)에 송신된다.

그리고, 상기 귀환 시프트 레지스터(6)가 「상태 6」까지 동작했을 때, 상기 각 F/F 회로(X15 ∼ X0)에 유지되어 있는 값 「0100001000010100」이 검사 비트 열이 되고, 상기 정보 비트 열과 검사 비트 열에 의해 도 29 중 굵은 테두리로 나타낸 순회 부호 「0101010100001000010100」가 생성된다.

상기 검사 비트 열의 취출은 귀환 시프트 레지스터(6)를 동작시켜서 「상태 6」의 F/F 회로(X15 ∼ X0)에 유지되어 있는 값을 상기 출력 신호(Dout1)에 순차적으로 출력함으로써 행한다. 이 때, 상기 스위치(S1)는 F/F 회로(X15)의 출력과 출력 신호(Dout1)를 접속하도록 전환되고 상기 스위치(S2)는 개방되어 있다. 또, 상기 스위치(S2)를 개방함으로써 F/F 회로(X0) 및 EOR 회로(12b, 12C)에는 「0」이 입력된다.

상기 출력 신호(Dout1)에 출력된 검사 비트 열은 데이터 변조/송신부(5)에서 변조된 후, 상기 무선 전송로(3)를 통해 수신측(2)에 송신된다.

상기 수신측(2)에서는 데이터 수신/복조부(7)가 변조된 순회 부호(정보 비트 열 + 검사 비트 열)를 수신하여 원래의 순회 부호로 순차 복조해 나감과 아울러, 순회 부호의 각 비트를 복조한 순으로 에러 검출기(8)의 귀환 시프트 레지스터(9)에 입력한다.

이어, 도 30에는 에러 검출기(8)의 귀환 시프트 레지스터(9)를 동작시켰을 때의 각 F/F 회로(X15∼X0)의 상태 및 수신된 순회 부호에 에러가 없는 경우의 동작이 도시되어 있다.

「상태 0」에 있어서 상기 각 F/F 회로(X15∼X0)는 모두 「0」으로 리셋되어 있고, 「상태 1」에서 「상태 22」동안 도 28에 도시된 스위치(S2)는 폐쇄되어 있으며, 스위치(S1)는 어느 쪽으로 전환되어 있어도 좋다.

그리고, 상기 귀환 시프트 레지스터(9)는 입력 신호(Din2)로부터 순회 부호 「0101010100001000010100」을 순차 입력하고, 상기 순회 부호를 최하위 비트까지 입력한 「상태 22」에 있어서, 상기 F/F 회로(X15∼X0)에 유지된 값, 즉 수신된 순회 부호를 생성 다항식으로 제산했을 때의 나머지 값은 수신된 데이터에 에러가 없는 경우 「0」이 된다.

나머지가「0」인지 아닌지의 확인은 도 27에 있어서의 정오 출력부(10)에서 행해지고, 이로 인해 상기 귀환 시프트 레지스터(9)는 「상태 22」의 F/F 회로(X15∼X0)에 유지되어 있는 값을 출력 신호(Dout2)에 순차적으로 출력한다. 이 때, 상기 스위치(S1)는 F/F 회로(X15)의 출력과 출력 신호(Dout2)를 접속하도록 전환되고, 상기 스위치(S2)는 개방되어 있다.

상기 정오 출력부(10)는 출력 신호(Dout2)로부터 제산 결과의 나머지인 16비트의 값이 순차 입력되고, 입력된 각 비트의 「NOR 논리」를 구하여 결과를 에러 검출 신호(Flag)로 출력한다. 따라서, 수신된 순회 부호가 올바른 경우에는 에러 검출 신호에 「1」이 출력된다. 또한, 수신된 순회 부호에 에러가 있는 경우에는도 30에 도시된 「상태 22」에서의 F/F 회로(X15∼X0)의 값이 모두 「0」이 되지 않는다. 이 때문에, 상기 F/F 회로(X15∼X0)의 각 값을 NOR 연산한 결과 상기 에러 검출 신호에는 「0」이 출력되고, 상기 수신측(2)은 에러 검출 신호가 「0」인 경우 수신한 데이터를 삭제하거나 또는 송신측(1)에 재송신 지시를 행한다.

이와 같이, 상기한 통신 시스템에서는 순회 부호를 사용함으로써, 상기 무선 전송로(3)에서 발생한 전송 데이터의 에러 검출을 행하고 있다.

한편, 일반적으로 통신 시스템에서는 전송 데이터의 에러 검출 뿐만 아니라 에러 정정을 행하는 경우가 많으며, 상기 에러 정정을 행하기 위한 에러 정정 부호로서 순회 부호 등의 블록 부호와 중첩 부호가 알려져 있다. 이동 통신 등의 무선 전송로에서는 전송로의 특성이 지형 및 기상 상황 등으로 현저히 변화하기 쉽고, 페이딩(fading)에 의한 버스트 에러가 발생하기 쉽기 때문에, 버스트 에러에 대하여 유효한 중첩 부호가 사용되는 경우가 많다.

도 31에는 중첩 부호를 사용하여 에러 정정을 행하는 통신 시스템의 일례가 도시되어 있다. 상기 통신 시스템에서 송신측(1)은 직렬로 접속된 부호기(4), 중첩 복호기(13) 및 데이터 변조/송신부(5)를 가지고, 수신측(2)은 직렬로 접속된 데이터 수신/복조부(7), 비터비 복호기(14 : viterbi decoder), 데이터 처리부(15) 및 에러 검출기(8)를 가지고 있으며, 상기한 도 27과 동일한 부호로 도시되어 있다.

도 31에 도시된 통신 시스템에서는 이하에 설명된 바와 같이, 송신측(1)에서 송신된 데이터의 에러 정정 및 에러 검출이 수신측(2)에서 행해진다.

우선, 상기 송신측(1)의 부호기(4)는 정보 비트 열에서 검사 비트 열을 구하여 순회 부호를 생성하고, 상기 정보 비트 열 쪽을 최상위 비트(MSB)로 하여 출력 신호(Dout1)를 순차적으로 출력한다.

중첩 부호기(13)는 순회 부호를 최상위 비트로부터 순차 입력하고, 중첩 부호를 생성하여 데이터 변조/송신부(5)로 출력하며, 상기 데이터 변조/송신부(5)는 중첩 부호를 변조하여 무선 전송로(3)에 출력한다.

이어, 수신측(2)의 데이터 수신/복조부(7)는 변조된 중첩 부호를 순차적으로 수신하고 원래의 중첩 부호로 복조하여 비터비 복호기(14)로 출력하며, 상기 비터비 복호기(14)는 입력된 중첩 부호를 원래의 순회 부호로 복호한다. 여기서, 상기 비터비 복호기(14)는 복호시 상기 무선 전송로(3)에서 발생한 버스트 에러 등을 원래의 올바른 비트 열로 정정하며, 순회 부호가 최하위 비트(LSB)측으로부터 순차 복호되어 출력된다.

이어, 데이터 처리부(15)는 최하위 비트측으로부터 출력된 순회 부호를 순차 취입하고 취입이 완료된 후, 최상위 비트측으로부터 귀환 시프트 레지스터(9)의 입력 신호(Din2)로 출력한다. 이 후, 상기한 도 27의 통신 시스템과 같이 에러 검출이 행해지고, 검출 결과가 에러 검출 신호로서 출력된다.그러나, 도 27에 도시된 통신 시스템의 수신측(2)에 있어서, 에러 검출을 행하기 위해서는 순회 부호의 모든 비트를 에러 검출기(8)에 1비트씩 입력해야만 하기 때문에, 정보 비트 열의 비트 길이가 긴 경우 에러 검출에 요하는 처리 시간이 길어지고, 에러 검출 처리를 효율적으로 행할 수 없는 문제점이 있었다.또한, 도 31에 도시된 통신 시스템의 수신측(2)에 있어서, 상기 비터비 복호기(14)는 순회 부호를 최하위 비트측으로부터 복호하는 한편, 상기 귀환 시프트 레지스터(9)는 순회 부호를 최상위 비트측으로부터 입력하여 에러 검출을 행한다. 이 때문에 상기 수신부(2)는 비터비 복호기(14)에 의해 순차적으로 복호되는 순회 부호를 귀환 시프트 레지스터(9)에 직접 출력할 수 없었다.따라서, 모든 순회 부호를 일단 최하위 비트로부터 데이터 처리부(15)로 취입하고, 상기 비터비 복호기(14)에 의한 복호 처리가 완료된 후, 새롭게 순회 부호를 최상위 비트측으로부터 귀환 시프트 레지스터(9)에 출력해야만 하였다.이 결과, 복호 처리로부터 에러 검출을 행할 때까지의 처리 시간이 길어지고, 회로 규모가 증대하는 문제가 있었다.또한, 회로 규모가 커지기 때문에 에러 검출기(8)를 반도체 장치내에 내장한 경우 반도체 장치의 칩 면적이 증대하는 문제가 있었다.또한, 에러 검출을 효율적으로 행할 수 없기 때문에 통신 시스템에 있어서 데이터의 전송 효율이 저하될 우려가 있었다.

상기한 문제점을 해결하기 위해 본 발명은 전송 데이터의 에러 검출을 효율적으로 행할 수 있는 에러 검출기 및 에러 검출 방법을 제공하는 것을 목적으로 한다. 또한, 칩 면적을 증대시키지 않고 에러 검출을 효율적으로 행할 수 있는 에러 검출기를 구비하는 반도체 장치를 제공하는 것을 목적으로 한다.

또한, 전송로에 있어서의 데이터의 전송 효율을 저하시키지 않고, 에러 검출을 행할 수 있는 통신 시스템을 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명의 제1 특징은 청구항 1의 에러 검출기가 수신 비트 열을 생성 다항식으로 제산하는 귀환 시프트 레지스터(45)를 구비하고, 상기 귀환 시프트 레지스터(45)에서 구해진 나머지로부터 수신 비트 열의 에러를 검출하는 에러 검출기에 있어서, 상기 귀환 시프트 레지스터(45)의 시프트 방향 및 귀환 방향이 송신측에 있어서 소정의 생성 다항식을 이용하여 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 반대 방향으로 구성되고, 귀환 시프트 레지스터(45)는 소정의 생성 다항식의 최고차와 동수의 단수를 가지며, 최종단(X0)에서부터 오름차순으로 번호(0, 1, 2, ···)가 부여된 단(X15 ∼ X0)을 갖는 레지스터부(49)와, 상기 레지스터부(49)로의 입력값과 최종단(X0)의 출력값을 연산하여, 그 연산 결과를 개시단(X15)으로 출력하는 제1 연산부(51a)와, 소정의 생성 다항식의 항 중, 최고차 및 최저차를 제외한 항의 차수와 동일한 번호의 단의 출력값과 최종단의 출력값을 각각 연산하여, 각 연산 결과를 다음단에 출력하는 제2 연산부(51b, 51c)를 구비하며, 귀환 시프트 레지스터(45)에서 구해진 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단(47)을 구비하는 것에 있다.

본 발명의 제2 특징은 청구항 4의 에러 검출기가 청구항 1에 기재된 에러 검출기에 있어서, 상기 귀환 시프트 레지스터(45)의 레지스터부를 「0」으로 초기화하는 초기화 수단을 구비하는 것에 있다.

본 발명의 제3 특징은 청구항 5의 에러 검출기가 청구항 1에 기재된 에러 검출기에 있어서, 상기 귀환 시프트 레지스터(45)의 레지스터부에 소정의 값을 설정하는 소정치 설정 수단을 구비하는 것에 있다.

본 발명의 제4 특징은 청구항 6의 반도체 장치가 청구항 1, 청구항 4 및 청구항 5 중 어느 한 항에 기재된 에러 검출기(43)를 구비하는 것에 있다.

본 발명의 제5 특징은 청구항 7의 통신 시스템이 청구항 1, 청구항 4 및 청구항 5 중 어느 한 항에 기재된 에러 검출기(43)를 구비하는 수신 수단(23)과, 소정의 생성 다항식을 사용하여 송신해야 할 비트 열로부터 송신 비트 열을 생성하는 부호기(27)를 구비하는 송신 수단(21)과, 상기 수신 수단(23)과 송신 수단(21)을 접속하는 전송로(25)를 구비하는 것에 있다.

본 발명의 제6 특징은 청구항 8의 통신 시스템이 청구항 6에 기재된 반도체 장치를 구비하는 수신 수단(23)과, 소정의 생성 다항식을 사용하여 송신해야 할 비트 열을 부호화하는 부호기(27)를 구비하는 송신 수단(21)과, 상기 수신 수단(23)과 송신 수단(21)을 접속하는 전송로(25)를 구비하는 것에 있다.

본 발명의 제7 특징은 청구항 9의 통신 시스템이 청구항 7 또는 청구항 8에 기재된 통신 시스템에 있어서, 상기 송신 수단(21)이 송신 비트열을 중첩 부호로 변환하는 중첩 부호기(29)를 구비하고, 상기 수신 수단(23)이 전송로(25)를 통해 수신한 중첩 부호를 복호하는 복호기(41)를 구비하는 것에 있다.

본 발명의 제8 특징은 청구항 10의 에러 검출 방법이 수신 비트 열을 소정의 생성 다항식을 제수로 하는 제산 수순으로 입력하고, 구해진 나머지로부터 수신 비트 열의 에러를 검출하는 에러 검출 방법에 있어서, 상기 제산 수순으로의 수신 비트 열의 입력이 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행해지고, 상기 제산 수순으로 의해 구한 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 경우, 수신 비트 열을 에러로 판정하는 것에 있다.

본 발명의 제9 특징은 청구항 12의 에러 검출 방법이 청구항 10에 기재된 에러 검출 방법에 있어서, 상기 제산 수순의 실행 전 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부를 「0」으로 초기화하는 것에 있다.

본 발명의 제10 특징은 청구항 13의 에러 검출 방법이 청구항 10에 기재된 에러 검출 방법에 있어서, 제산 수순의 실행 전 상기 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부를 소정의 값으로 설정하는 것에 있다.

본 발명의 제11 특징은 청구항 14의 에러 검출기가 수신 비트 열을 생성 다항식으로 제산하는 제1 귀환 시프트 레지스터(67)와 제2 귀환 시프트 레지스터(69)를 구비하고, 상기 제1 귀환 시프트 레지스터(67)의 시프트 방향 및 귀환 방향이 송신측의 소정의 생성 다항식을 이용하여 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 동일한 방향으로 구성되고, 상기 제2 귀환 시프트 레지스터(69)의 시프트 방향 및 귀환 방향이 송신측(21)의 소정의 생성 다항식을 이용하여 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 반대 방향으로 구성되며, 상기 제1 귀환 시프트 레지스터(67)에 의해 구해진 나머지와 상기 제2 귀환 시프트 레지스터(69)에 의해 구해진 나머지로부터 수신 비트 열의 에러를 검출하는 것에 있다.

본 발명의 제12 특징은 청구항 15의 에러 검출기가 청구항 14에 기재된 에러 검출기에 있어서, 상기 제1 귀환 시프트 레지스터(67)는 소정의 생성 다항식의 최고차와 동일한 수의 단수를 가지며, 개시단(X0)에서부터 오름차순으로 번호(0, 1, 2, ···)가 부여된 단(X15∼X0)을 갖는 제1 레지스터부(73)와, 상기 제1 레지스터부(73)로의 입력값과 최종단(X15)의 출력값을 연산하고, 그 연산 결과를 개시단으로 출력하는 제1 연산부(75a)와, 소정의 생성 다항식의 항 중 최고차 및 최저차를 제외한 항의 차수보다 하나 적은 번호의 단의 출력값과 상기 제1 연산부(75a)에 의한 연산 결과를 각각 연산하고, 각 연산 결과를 다음단에 출력하는 제2 연산부(75b, 75c)를 구비하고, 상기 제2 귀환 시프트 레지스터(69)는 소정의 생성 다항식의 최고차와 동수의 단수를 가지며, 최종단(X0)에서부터 오름차순으로 번호(0, 1, 2, ···)가 부여된 단을 갖는 제2 레지스터부(77)와, 상기 제2 레지스터부(77)로의 입력값과 최종단(X0)의 출력값을 연산하고, 그 연산 결과를 개시단(X15)으로 출력하는 제3 연산부(79a)와, 소정의 생성 다항식의 항 중 최고차 및 최저차를 제외한 항의 차수와 동일한 번호의 단의 출력값과 최종단의 출력값을 각각 연산하여, 각 연산 결과를 다음단으로 출력하는 제4 연산부(79b, 79c)를 구비하는 것을 특징으로 한다.

본 발명의 제13 특징은 청구항 16의 에러 검출기가 청구항 14 또는 청구항 15에 기재된 에러 검출기에 있어서, 상기 제1 귀환 시프트 레지스터(67)에서 구해진 나머지(Xout15∼Xout0)와 상기 제2 귀환 시프트 레지스터(69)에서 구해진 나머지(Yout15∼Yout0)를 비교하여, 그 비교 결과가 상이한 것을 나타낼 때에 에러 정보를 출력하는 비교 수단(71)을 구비하는 것에 있다.

본 발명의 제14 특징은 청구항 17의 에러 검출기는 청구항 14에 기재된 에러 검출기에 있어서, 상기 제1 귀환 시프트 레지스터(67)와 제2 귀환 시프트 레지스터(69)에 각각 소정의 값을 설정하는 소정치 설정 수단을 구비하는 것에 있다.

본 발명의 제15 특징은 청구항 18의 반도체 장치가 청구항 14 내지 청구항 17 중 어느 한 항에 기재된 에러 검출기(63)를 구비하는 것에 있다.

본 발명의 제19 특징은 청구항 19의 통신 시스템이 청구항 14 내지 청구항 17 중 어느 한 항에 기재된 에러 검출기(63)를 구비하는 수신 수단(23)과, 소정의 생성 다항식을 사용하여 송신해야 할 비트 열을 송신 비트 열로 부호화하는 부호기(27)를 구비하는 송신 수단(21)과, 상기 수신 수단(23)과 송신 수단(21)을 접속하는 전송로(25)를 구비하는 것에 있다.

본 발명의 제16 특징은 청구항 20의 통신 시스템이 청구항 18에 기재된 반도체 장치(SEM)를 구비하는 수신 수단(23)과, 소정의 생성 다항식을 사용하여 송신해야 할 비트 열을 부호화하는 부호기(27)를 구비하는 송신 수단(21)과, 상기 수신 수단(23)과 송신 수단(21)을 접속하는 전송로(25)를 구비하는 것에 있다.

본 발명의 제17 특징은 청구항 21의 에러 검출 방법이 수신 비트 열을 소정의 생성 다항식을 제수로 하는 제산 수순으로 입력하고, 구해진 나머지로부터 수신 비트 열의 에러를 검출하는 에러 검출 방법에 있어서, 상기 수신 비트 열을 생성 다항식에서 제산하는 제1 제산 수순과 제2 제산 수순을 구비하고, 상기 제1 제산 수순으로의 수신 비트 열의 입력은 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서로 행해지며, 상기 제2 제산 수순으로의 수신 비트 열의 입력은 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행해지고, 상기 제1 제산 수순으로 의해 구해진 나머지와 상기 제2 제산 수순으로 의해 구해진 나머지를 비교하여, 그 비교 결과가 상이한 경우 수신 비트 열을 에러로 판정하는 것에 있다.

본 발명의 제18 특징은 청구항 22의 에러 검출 방법은 청구항 21에 기재된 에러 검출 방법에 있어서, 상기 제1 및 제2 제산 수순의 실행 전 상기 제1 제산 수순으로 의해 구해진 나머지를 입력하는 제1 버퍼부 및 상기 제2 제산 수순으로 의해 구해진 나머지를 입력하는 제2 버퍼부를 각각 소정의 값으로 설정하는 것에 있다.

이어, 상기 청구항 1의 에러 검출기에서는 귀환 시프트 레지스터(45)에 송신측에서 생성한 송신 비트 열과 반대의 순서로 수신 비트 열을 입력해 나감으로써, 입력된 수신 비트 열이 순차 제산되어 나머지가 생성된다. 그리고, 이 나머지로부터 수신 비트 열의 에러가 검출되고, 귀환 시프트 레지스터(45)를 시프트하고, 송신측에서 생성한 송신 비트 열과 반대의 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 귀환 시프트 레지스터(45)의 레지스터부(49)의 값은 송신측의 귀환 시프트 레지스터에 의해 생성된 검사 비트 열을 초기치로 되돌리는 방향으로 변화한다. 따라서, 상기 귀환 시프트 레지스터(45)를 소정의 회수만큼 시프트했을 때의 상기 레지스터부(49)의 값과 송신측의 귀환 시프트 레지스터의 초기치가 일치하지 않을 때 수신 비트 열에 에러가 있다고 판정되며, 귀환 시프트 레지스터(45)에서 구해진 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단(47)이 구비되기 때문에, 상기 비교 수단(47)의 비교 결과에 의해 에러가 검출된다.

여기서, 상기 기대치의 비교는 귀환 시프트 레지스터(45)를 시프트하면서 1비트씩 기대치와 비교하여도 좋고, 상기 귀환 시프트 레지스터(45)를 생성된 나머지를 병렬 출력할 수 있는 구성으로 함으로써, 나머지의 모든 비트를 한 번에 기대치와 비교하여도 좋다.

상기 청구항 4의 에러 검출기에서는 귀환 시프트 레지스터(45)의 레지스터부를 「0」으로 초기화하는 초기화 수단이 구비되기 때문에, 상기 귀환 시프트 레지스터(45)를 시프트시키지 않고 상기 레지스터부가 「0」으로 초기화된다. 이 때문에, 이 후 상기 귀환 시프트 레지스터(45)를 시프트하는 것만으로 수신 비트 열 중 송신측(21)에서 생성된 나머지(검사 비트 열)가 레지스터부에 취입된다.

여기서, 상기 시프트 동작만으로 검사 비트 열이 레지스터부에 취입되는 것은 제1 연산부 및 제2 연산부의 입력이 모두 레지스터부의 최종단(X0)에 접속되어있기 때문이다. 즉, 상기 레지스터부가 「0」으로 초기화되었을 때 상기 귀환 시프트 레지스터(45)에 입력되는 데이터는 상기 레지스터부가 일순할 때까지 그대로 취입된다.

상기 청구항 5의 에러 검출기에서는 귀환 시프트 레지스터(45)의 레지스터부에 소정의 값을 설정하는 소정치 설정 수단이 구비되기 때문에, 상기 귀환 시프트 레지스터(45)를 시프트시키지 않고 송신측(21)에서 구해진 나머지(검사 비트 열)가 한 번에 상기 레지스터부에 취입된다.

상기 청구항 6의 반도체 장치에서는 이 반도체 장치의 내부에 에러 검출기(43)를 구비하였기 때문에, 상기 반도체 장치를 다른 통신 기능부와 함께 형성함으로써 제조 원가를 증대시키지 않고 상기 에러 검출기(43)가 구성된다.

또한, 상기 에러 검출기(43)를 구성하는 귀환 시프트 레지스터(45)는 송신측(21)의 귀환 시프트 레지스터에 대하여 시프트 방향 및 귀환 방향을 반대 방향으로만 하는 구성이기 때문에, 종래 사용하고 있는 반도체 장치가 송신측(21)과 동일한 구성의 귀환 시프트 레지스터를 갖는 경우, 상기 반도체 장치의 배선층의 마스크를 교환하여 상기 귀환 시프트 레지스터의 배선을 변경하는 것만으로, 용이하게 시프트 방향 및 귀환 방향이 반대 방향의 귀환 시프트 레지스터(45)를 구비하는 반도체 장치가 형성된다. 이 때, 상기 반도체 장치의 칩 사이즈 및 패드 위치 등은 일체 변경할 필요가 없고, 변경이 반도체 장치의 외부에까지 미치는 일은 없다.

상기 청구항 7 및 청구항 8의 통신 시스템에서는 송신측(21)의 부호기(27)에서 생성된 송신 비트 열을 수신 비트 열로서 수신측(23)에서 수신하고, 상기 수신비트 열을 부호기(27)에서 생성된 순서와 반대의 순서로 에러 검출기(43)에 입력함으로써 수신 비트 열의 에러가 검출된다.

상기 청구항 9의 통신 시스템에서는 송신측(21)에 송신 비트 열을 중첩 부호로 변환하는 중첩 부호기(29)가 구비되고, 수신측(23)에 수신된 중첩 부호를 복호하는 복호기(41)가 구비되기 때문에, 상기 중첩 부호는 복호기(41)에 의해 송신 비트 열과 생성 순서와 반대의 순서로 복호된다. 따라서, 상기 복호된 비트 열을 그대로 에러 검출기에 순차 입력해 나감으로써 에러 검출이 행해진다.

이 결과, 종래 복호기(41)로부터 반대의 순서로 복호되는 비트 열을 부호화된 순서로 되돌리기 위한 변환 회로 및 상기 변환 회로에 의한 처리가 불필요하게 되고, 수신 수단의 회로 규모가 감소되며 에러 검출에 요하는 처리 시간이 감소된다. 이러한 처리 시간의 감소는 특히 송신 비트 열의 비트 길이가 긴 경우에 큰 효과가 있다.

상기 청구항 10의 에러 검출 방법에서는 소정의 생성 다항식을 제수로 하는 제산 수순으로의 수신 비트 열의 입력이 송신측(21)에 있어서, 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행해지고 구해진 나머지로부터 수신 비트 열의 에러가 검출되고, 제산 수순으로 의해 구해진 나머지와 미리 설정된 기대치가 비교되어, 그 비교 결과가 상이한 경우 수신 비트 열이 에러로 판정된다.

상기 청구항 12의 에러 검출 방법에서는 제산 수순의 실행 전 상기 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부가 「0」으로 초기화된다.

상기 청구항 13의 에러 검출 방법에서는 제산 수순의 실행 전 상기 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부가 소정의 값으로 설정된다.

상기 청구항 14의 에러 검출기에서 제1 귀환 시프트 레지스터(67)는 송신측에서 생성된 송신 비트 열과 동일한 순서로 수신 비트 열을 입력하고, 제산을 행함으로써 나머지를 생성한다. 제2 귀환 시프트 레지스터(69)는 송신측에서 생성된 송신 비트 열과 반대의 순서로 수신 비트 열을 입력하고, 제산을 행함으로써 나머지를 생성한다. 그리고 상기 제1 귀환 시프트 레지스터(67)에 의해 구해진 나머지와 상기 제2 귀환 시프트 레지스터(69)에 의해 구해진 나머지가 일치하는지 여부에 따라 수신 비트 열의 에러가 검출된다.

상기 청구항 15의 에러 검출기에서는 제1 귀환 시프트 레지스터(67)를 시프트하고, 송신측에서 생성한 송신 비트 열과 동일한 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 제1 귀환 시프트 레지스터(67)의 제1 레지스터부(73)의 값은 송신측의 귀환 시프트 레지스터를 시프트했을 때와 동일한 방향으로 변화한다. 이어, 상기 제2 귀환 시프트 레지스터(69)를 시프트하고 송신측에서 생성한 송신 비트 열과 반대의 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 제2 귀환 시프트 레지스터(69)의 제2 레지스터부(77)의 값은 송신측의 귀환 시프트 레지스터에 의해 생성된 검사 비트 열을 초기치로 되돌리는 방향으로 변화한다. 따라서, 상기 수신 비트 열에 에러가 없을 때 상기 제1 귀환 시프트 레지스터(67) 및 제2 귀환 시프트 레지스터(69)를 각각 시프트했을 때, 소정의 상태에 있어서 상기 제1 레지스터부(73)의 값과 제2 레지스터부(77)의 값이 일치한다. 그리고, 상기 제1 귀환 시프트 레지스터(67)에서 구해진 나머지와 상기 제2 귀환 시프트 레지스터(69)에서 구해진 나머지가 일치하는지 여부에 따라 수신 비트 열의 에러의 유무가 검출된다.

상기 청구항 16의 에러 검출기에서는 제1 귀환 시프트 레지스터(67)에서 구해진 나머지와 상기 제2 귀환 시프트 레지스터(69)에서 구해진 나머지를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단(71)이 구비되기 때문에, 상기 비교 수단(71)의 비교 결과에 의해 에러 검출이 행해진다.

상기 청구항 17의 에러 검출기에서는 제1 귀환 시프트 레지스터(67)와 제2 귀환 시프트 레지스터(69)에 각각 소정의 값을 설정하는 소정치 설정 수단이 구비되기 때문에, 상기 제1 및 제2 귀환 시프트 레지스터(67, 69)를 시프트시키지 않 고, 상기 제1 및 제2 레지스터부(73, 77)에 소정의 값이 설정된다.

상기 청구항 18의 반도체 장치에서는 이 반도체 장치의 내부에 에러 검출기(63)를 구비하였기 때문에, 상기 반도체 장치를 다른 통신 기능부와 함께 형성함으로써 제조 원가를 증대시키지 않고 에러 검출기(63)가 구성된다.

상기 청구항 19 및 청구항 20의 통신 시스템에서는 송신측(21)의 부호기(27)에서 생성된 송신 비트 열을 수신 비트 열로서 수신측(23)에서 수신하고, 이 수신 비트 열을 상기 제1 귀환 시프트 레지스터(67)에 대해서는 상기 부호기(27)로 생성한 순서와 동일한 순서로 입력하며, 상기 제2 귀환 시프트 레지스터(69)에 대해서는 부호기(27)에서 생성된 순서와 반대의 순서로 입력하고, 상기 제1 귀환 시프트 레지스터(67)의 값과 상기 제2 귀환 시프트 레지스터(69)의 값이 일치하는지 여부에 따라 수신 비트 열의 에러가 검출된다.

상기 청구항 21의 에러 검출 방법에서는 소정의 생성 다항식을 제수하는 제1 제산 수순으로의 수신 비트 열의 입력이 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 순서와 동일한 순서로 행해지고, 소정의 생성 다항식을 제수하는 제2 제산 수순으로의 수신 비트 열의 입력이 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행해진다.

그리고, 상기 제1 제산 수순으로 의해 구해진 나머지와 상기 제2 제산 수순으로 의해 구해진 나머지를 비교하여, 그 비교 결과가 다를 때 수신 비트 열이 에러로 판정된다.

상기 청구항 22의 에러 검출 방법에서는 제1 및 제2 제산 수순의 실행 전 상기 제1 제산 수순으로 의해 구해진 나머지를 입력하는 제1 버퍼부 및 상기 제2 제산 수순으로 의해 구해진 나머지를 입력하는 제2 버퍼부가 각각 소정의 값으로 설정된다.

도 1은 청구항 1 및 청구항 2에 기재된 발명의 원리 구성도.

도 2는 청구항 3 내지 청구항 9에 기재된 발명의 원리 구성도.

도 3은 청구항 14항 및 청구항 15항에 기재된 발명의 원리 구성도.

도 4는 청구항 16항 내지 청구항 20항에 기재된 발명의 원리 구성도.

도 5는 본 발명의 에러 검출기, 에러 검출기를 구비하는 반도체 장치와 통신 시스템 및 에러 검출 방법의 제1 실시 형태를 나타내는 구성도.

도 6은 송신측의 귀환 시프트 레지스터를 나타내는 회로 구성도.

도 7은 수신측의 귀환 시프트 레지스터를 나타내는 회로 구성도.

도 8은 비교부를 나타내는 회로 구성도.

도 9는 송신측의 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 10은 송신측의 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 11은 송신측의 귀환 시프트 레지스터의 동작을 나타내는 타이밍도.

도 12는 수신측의 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 13은 수신측의 귀환 시프트 레지스터의 동작을 나타내는 타이밍도.

도 14는 본 발명의 에러 검출기의 제2 실시 형태를 나타내는 회로 구성도.

도 15는 수신측의 귀환 시프트 레지스터의 동작을 나타내는 타이밍도.

도 16은 본 발명의 에러 검출기의 제3 실시 형태를 나타내는 회로 구성도.

도 17은 수신측의 귀환 시프트 레지스터의 동작을 나타내는 타이밍도.

도 18은 본 발명의 에러 검출기, 에러 검출기를 구비하는 반도체 장치와 통신 시스템 및 에러 검출 방법의 제4 실시 형태를 나타내는 회로 구성도.

도 19는 제1 귀환 시프트 레지스터를 나타내는 회로 구성도.

도 20은 제2 귀환 시프트 레지스터를 나타내는 회로 구성도.

도 21은 비교부를 나타내는 회로 구성도.

도 22는 제1 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 23은 제2 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 24는 비교부에 NOR 회로를 형성한 예를 나타내는 회로 구성도.

도 25는 비교부에 인버터 회로와 AND 회로를 형성한 예를 나타내는 회로 구성도.

도 26은 귀환 시프트 레지스터의 다른 예를 나타내는 회로 구성도.

도 27은 종래의 통신 시스템을 나타내는 구성도.

도 28은 귀환 시프트 레지스터를 나타내는 회로 구성도.

도 29는 송신측의 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 30은 수신측의 귀환 시프트 레지스터의 동작을 나타내는 상태도.

도 31은 종래의 다른 통신 시스템을 나타내는 구성도.

〈도면의 주요 부분에 대한 부호의 설명〉

21 : 송신측(송신 수단에 대응)

23 : 수신측(수신 수단에 대응)

25 : 무선 전송로(전송로에 대응)

27 : 부호기

29 : 중첩 부호기

31 : 데이터 변조/송신부

33, 45 : 귀환 시프트 레지스터

35 : 레지스터부

37a, 37b, 37c : EOR 회로

39 : 데이터 수신/복조부

41 : 비터비 복호기(복호기에 대응)

43 : 에러 검출기

47 : 비교부

49 : 레지스터부

51a : EOR 회로(제1 연산부에 대응)

51b, 51c : EOR 회로(제2 연산부에 대응)

53 : AND 회로

55 : 플립플롭 회로

57, 59 : 귀환 시프트 레지스터

61, 63 : 데이터 변환부

65 : 에러 검출기

67 : 제1 귀환 시프트 레지스터

69 : 제2 귀환 시프트 레지스터

71 : 비교부(비교 수단에 대응)

73 : 레지스터부(제1 레지스터부에 대응)

75a : EOR 회로(제1 연산부에 대응)

75b, 75c : EOR 회로(제2 연산부에 대응)

77 : 레지스터부(제2 레지스터부에 대응)

79a : EOR 회로(제3 연산부에 대응)

79b, 79c : EOR 회로(제4 연산부에 대응)

81 : 비교 회로

83 : 플립플롭 회로

85 : EOR 회로

87, 89 : NOR 회로

CLK1 : 클록 신호

D : 입력 단자(소정치 설정 수단에 대응)

Din1 : 입력 신호

Dout1 : 출력 신호

EN : 인에이블 단자

Flag : 에러 검출 신호

Q : 출력 단자

R : 리셋 단자(초기화 수단에 대응)

Reset : 리셋 신호(초기화 수단에 대응)

S : 세트 단자(소정치 설정 수단에 대응)

S1, S2, S3, S4 : 스위치

SEM : 반도체 장치

Set, Set1, Set2 : 세트 신호(소정치 설정 수단에 대응)

TG : 트리거 신호

X15 ∼ X0 : 플립플롭 회로, F/F 회로(단에 대응)

Xin15 ∼ Xin0 : 입력 신호(소정치 설정 수단에 대응)

Xout15 ∼ Xout0 : 출력 신호

Yin15 ∼ Yin0 : 입력 신호(소정치 설정 수단에 대응)

Yout15 ∼ Yout0 : 출력 신호

이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.

도 5에는 본 발명의 에러 검출기, 이 에러 검출기를 구비하는 반도체 장치, 이 에러 검출기를 구비하는 통신 시스템, 이 반도체 장치를 구비하는 통신 시스템 및 에러 검출 방법의 제1 실시 형태(청구항 1 내지 청구항 3, 청구항 6 내지 청구항 13에 대응)가 도시되어 있다.

도시된 바와 같이, 상기 통신 시스템은 송신측(21 : 송신 수단에 대응)과 수신측(23 : 수신 수단에 대응)을 무선 전송로(25 : 전송로에 대응)로 접속함으로써 구성되고, 상기 송신측(21) 및 수신측(23)은, 예를 들어 휴대 전화 등의 이동 통신의 기지국과 휴대 단말에 대응하고 있다.

상기 송신측(21)은 송신하는 데이터를 순회 부호로 변환하는 부호기(27)와, 상기 부호화된 데이터를 중첩 부호로 변환하는 중첩 부호기(29)와, 상기 중첩 부호를 변조하고 변조된 중첩 부호를 송신 비트 열로서 무선 전송로(25)로 출력하는 데이터 변조/송신부(31)를 구비하고 있다. 상기 부호기, 중첩 부호기(29) 및 데이터 변조/송신부(31)는 종속 접속되어 있다.

상기 부호기(27)는 선형 부호의 하나인 순회 부호를 생성하는 귀환 시프트 레지스터(33)로 구성되어 있고, 상기 귀환 시프트 레지스터(33)는 도 6에 도시된 바와 같이 종래예의 도 28에 도시된 16차 생성 다항식 X¹⁶+ X¹²+ X⁵+ 1에 대응한 귀환 시프트 레지스터(6)와 동일한 제산 기능을 갖고 있다. 상기 귀환 시프트 레지스터(33)는 종속 접속된 16단의 플립플롭 회로[X15∼X0 : 단에 대응. 이하 F/F 회로(X15∼X0)라 칭함]로 이루어지는 레지스터부(35), 3개의 EOR(배타적 논리합) 회로(37a, 37b, 37c) 및 스위치(S1, S2, S3)로 구성되어 있다.

상기 레지스터부(35)의 시프트 방향은 F/F 회로(X0)로부터 F/F 회로(X15)로 향하는 방향으로 설정되어 있고, 상기 각 F/F 회로(X15∼X0)에는 시프트 동작을 동기하여 행하기 위한 클록 신호(CLK1)가 입력되어 있다.

상기 EOR 회로(37a)는 F/F 회로(X15)의 출력과 입력 신호(Din1)를 입력하고, 연산 결과를 F/F 회로(X0)로 출력하며, 상기 EOR 회로(37b)는 EOR 회로(37a)의 출력과 F/F 회로(X11)의 출력을 입력하고, 연산 결과를 F/F 회로(X12)로 출력하며, 상기 EOR 회로(37c)는 EOR 회로(37a) 출력과 F/F 회로(X4)의 출력을 입력하고, 연산 결과를 F/F 회로(X5)로 출력한다.

상기 스위치(S1)는 귀환 시프트 레지스터(33)의 출력 신호(Dout1)에 상기 F/F 회로(X15)의 출력을 접속할 지, 입력 신호(Din1)를 접속할 지를 선택하는 스위치이고, 상기 스위치(S2)는 EOR 회로(37a)의 출력을 EOR 회로(37b, 37c) 및 F/F 회로(X0)로 귀환시키기 위한 스위치이며, 상기 스위치(S3)는 레지스터부(35)를 소정의 값으로 설정하기 위해서 입력 신호(Din1)를 직접 F/F 회로(X0)에 접속하기 위한 스위치이다.

또한, 상기 수신측(23)은 도 5에 도시한 바와 같이, 상기 무선 전송로(25)로부터 전송되는 데이터를 수신 비트 열로서 수신하고, 이 수신 비트 열을 원래의 중첩 부호로 복조하는 데이터 수신/복조부(39)와, 상기 복조한 중첩 부호를 순회 부호로 복호하는 동시에, 에러 정정을 행하는 비터비 복호기(41 : 복호기에 대응)와, 복호된 순회 부호의 에러 검출을 행하는 에러 검출기(43)를 구비하고 있으며, 상기 데이터 수신/복조부(39)와, 비터비 복호기(41)와, 에러 검출기(43)는 종속 접속되어 있다.

또, 본 실시 형태에서 에러 검출기(43)는 채널 CODEC·LSI(Coder Decoder LSI) 등의 반도체 장치내에 내장되어 있다.

상기 에러 검출기(43)는 선형 부호의 하나인 순회 부호를 생성하는 귀환 시프트 레지스터(45)와, 상기 귀환 시프트 레지스터(45)의 출력(Xout15∼Xout0)과 소정의 기대치를 비교하는 비교부(47 : 비교 수단에 대응)를 구비하고 있다.

상기 귀환 시프트 레지스터(45)는 도 7에 도시한 바와 같이, 종속 접속된 16단의 플립플롭 회로[X15∼X0 : 단에 대응. 이하, F/F 회로(X15 ∼ X0)라 칭함]로 이루어지는 레지스터부(49), 3개의 EOR 회로(51a : 제1 연산부에 대응), 51b(제2 연산부에 대응), 51c(제2 연산부에 대응) 및 스위치(S4)를 구비하고 있으며, 상기 레지스터부(49)의 시프트 방향은 F/F 회로(X15 : 개시단에 대응)로부터 F/F 회로(X0 : 최종단에 대응)로 향하는 방향으로 설정되어 있다.

상기 각 F/F 회로(X15∼X0)에는 시프트 동작을 동기하여 행하기 위한 클록 신호(CLX2)가 입력되어 있고, 또한 상기 각 F/F 회로(X15∼X0)는 이들 F/F 회로(X15∼X0)에 유지되어 있는 값을 출력 신호(Xout15∼Xout0)로서 외부로 출력하고 있다.

상기 EOR 회로(51a)는 F/F 회로(X0)의 출력 신호(Xout0)와 입력 신호(Din2)를 입력하고, 연산 결과를 F/F 회로(X15)로 출력하며, 상기 EOR 회로(51b)는 F/F 회로(X0)의 출력 신호(Xout0)와 F/F 회로(X12)의 출력 신호(Xout12)를 입력하고, 연산 결과를 다음단의 F/F 회로(X11)에 출력하며, 상기 EOR 회로(51c)는 F/F 회로(X0)의 출력 신호(Xout0)와 F/F 회로(X5)의 출력 신호(Xout5)를 입력하고, 연산 결과를 다음 단의 F/F 회로(X4)에 출력하고 있다.

즉, 상기 귀환 시프트 레지스터(45)의 제산 회로는 생성 다항식 X¹⁶+ X¹⁵+X⁴+ 1에 대응하는 도 5에 있어서 송신측(21)의 귀환 시프트 레지스터(33)와 비교하여, 시프트 방향 및 귀환 방향이 반대 방향으로 구성되어 있다.

상기 스위치(S4)는 F/F 회로(X0)의 출력 신호(Xout0)를 EOR 회로(51b, 51c) 및 EOR 회로(51a)로 귀환시키기 위한 스위치로서, 폐쇄되는 경우 출력 신호(Xout0)가 각 EOR 회로(51a, 51b, 51c)로 귀환되는 반면, 개방되는 경우 출력 신호(Xout0)가 각 EOR 회로(51a, 51b, 51c)로 귀환하는 것이 금지된다.

이어, 도 5의 비교부(47)는 도 8에 도시하는 바와 같이, 16입력의 AND 회로(53)와, 리셋 단자(R) 및 인에이블 단자(EN)를 갖는 플립플롭 회로(55)로 구성되어 있다.

상기 AND 회로(53)의 각 입력 단자에는 귀환 시프트 레지스터(45)의 출력 신호(Xout15∼Xout0)가 입력되어 있고, 그 출력은 플립플롭 회로(55)의 입력 단자(D)에 입력되어 있다.

상기 플립플롭 회로(55)의 인에이블 단자(EN)에는 트리거 신호(TG)가 입력되어 있고, 리셋 단자(R)에는 리셋 신호(Reset)가 입력되어 있고, 출력 단자(Q)에서는 에러 정보를 출력하는 에러 검출 신호(Flag)가 출력되어 있으며, 상기 출력 단자(Q)는 입력 단자(D)와 동일한 논리값을 출력하는 단자이다.

도 5에 도시된 통신 시스템에서는 이하에 나타내는 바와 같이, 송신측(21)에서 송신된 데이터의 에러 검출이 행해지며, 여기서는 일례로서 6비트의 정보 비트 열 「010101」을 송신하는 경우에 대해서 설명한다.

도 9 및 도 10에는 송신측(21)의 부호기(27)의 귀환 시프트 레지스터(33)가동작했을 때의 각 F/F 회로(X15∼X0)의 상태가 도시되어 있으며, 상기 귀환 시프트 레지스터(33)는 클록 신호(CLK1)가 입력될 때마다 상기 F/F 회로(X15∼X0)에 유지되어 있는 값을 도면의 좌측을 향하여 시프트한다. 그리고, 상기 클록 신호(CLK1)가 입력될 때마다 「상태」가 1개씩 증가해 나간다. 즉, 행 방향으로 보면 상기 각 F/F 회로(X15∼X0)의 상태가 「상태 0」에서 「상태 6」 및 「상태 6」에서 「상태 22」의 방향으로 이동한다.

우선, 상기 송신측(21)은 각 F/F 회로(X15∼X0)를 모두 「1」로 설정하게 되고, 이 설정은 입력 신호(Din1)에 「1」을 입력한 상태에서 상기 귀환 시프트 레지스터(33)를 16회 시프트함으로써 행해지게 된다. 이 때, 도 6의 스위치(S2)는 개방되고 스위치(S3)는 입력 신호(Din1)와 플립플롭(X0)을 접속하는 쪽으로 전환된다.

이 후, 상기 송신측(21)은 입력 신호(Din1)에서 귀환 시프트 레지스터(33)에 정보 비트 열 「010101」을 순차적으로 입력하여 검사 비트 열을 생성한다. 또, 「상태 1」내지 「상태 6」동안, 스위치(S1)는 입력 신호(Din1)와 출력 신호(Dout1)를 접속하는 쪽으로 전환되고 상기 스위치(S2)는 폐쇄되며, 상기 스위치(S3)는 EOR 회로(37a)의 출력과 F/F 회로(X0)를 접속하는 쪽으로 전환된다. 따라서, 상기 입력 신호(Din1)로부터 입력되는 정보 비트 열 「010101」은 상기 귀환 시프트 레지스터(33)에 입력되는 동시에 출력 신호(Dout1)로 출력된다.

그리고, 상기 귀환 시프트 레지스터(33)가 「상태 6」까지 동작했을 때, 상기 각 F/F 회로(X15∼X0)에 유지되어 있는 값 「0111101011101000」이 검사 비트 열이 되고, 도 9 중 두꺼운 테두리로 나타낸 순회 부호 「0101010111101011101000」가 생성된다.

상기 검사 비트 열의 취출은 도 10에 도시하는 바와 같이, 상기 귀환 시프트 레지스터(33)를 동작시키고, 「상태 6」에 있어서 F/F 회로(X15∼X0)에 유지되어 있는 값을 출력 신호(Dout1)에 순차적으로 출력함으로써 행해진다. 이 때, 도 6의 스위치(S1)는 F/F 회로(X15)의 출력과 출력 신호(Dout1)를 접속하도록 전환되고, 상기 스위치(S2)는 개방되어 있고 상기 스위치(S3)는 어느 쪽으로 전환되어도 좋다. 또, 상기 스위치(S2)를 개방함으로써 F/F 회로(X0) 및 EOR 회로(37b, 37c)에는 「0」이 입력된다.

도 11에는 도 9 및 도 10에 도시된 「상태 0」내지「상태 22」에 있어서의 귀환 시프트 레지스터(33)의 동작 타이밍이 도시되어 있다. 상기「상태 1」에서 「상태 6」까지 출력 신호(Dout1)에 클록 신호(CLK)에 동기하여 입력 신호(Din1)에 입력된 정보 비트 열이 1비트씩 출력되며, 「상태 6」내지「상태 22」까지는 출력 신호(Dout1)에 클록 신호(CLK)에 동기하여 상기 귀환 시프트 레지스터(33)내에서 생성된 검사 비트 열이 1비트씩 출력된다.

따라서, 상기 귀환 시프트 레지스터(33)는 출력 신호(Dout1)로부터 순회 부호(정보 비트 열 + 검사 비트 열)을 최상위 비트(MSB)로부터 순차적으로 출력하고, 상기 출력 신호(Dout1)로부터 출력된 순회 부호는 순차적으로 도 5에 도시된 중첩 부호기(29)에 입력된다.

상기 중첩 부호기(29)는 순회 부호에서 중첩 부호를 생성하고, 상기 생성된중첩 부호를 데이터 변조/송신부(31)로 출력하며, 상기 데이터 변조/송신부(31)에서는 중첩 부호를 변조하여 무선 전송로(25)로 출력한다.

이어, 수신측(23)에서 데이터 수신/복조부(39)는 변조된 중첩 부호를 무선 전송로(25)에서 수신하고, 원래의 중첩 부호로 순차적으로 복조하며 복조된 중첩 부호를 비터비 복호기(41)로 출력한다.

상기 비터비 복호기(41)는 무선 전송로(25)에서 발생된 버스트 에러 등을 원래의 올바른 비트 열로 정정하면서, 입력된 중첩 부호를 원래의 순회 부호로 복호하며, 상기 순회 부호는 최하위 비트(LSB)측에서부터 복호되어 간다.

여기서, 상기 비터비 복호기(41)에 의해 복호된 순회 부호는 순차적으로 최하위 비트측으로부터 에러 검출기(43)의 입력 신호(Din2)에 입력된다.

도 12에는 에러 검출기(43)의 귀환 시프트 레지스터(45)를 동작시켰을 때의 각 F/F 회로(X15∼X0)의 상태 및 복호된 순회 부호에 에러가 없는 경우의 동작이 도시되어 있다.

우선, 상기 에러 검출기(43)는 귀환 시프트 레지스터(45)의 각 F/F 회로(X15∼X0)를 모두 「0」으로 리셋하고, 상기 귀환 시프트 레지스터(45)를 「상태 0」으로 한다. 이 리셋은 입력 신호(Din2)에 「0」을 입력한 상태에서 상기 귀환 시프트 레지스터(45)를 16회 시프트함으로써 행해지고, 이 때 도 7의 스위치(S4)는 개방되어 있으며 상기 스위치(S4)를 개방함으로써 EOR 회로(51a, 51b, 51c)에는 「0」이 입력된다.

이어, 상기 귀환 시프트 레지스터(45)에는 비터비 복호기(41)로부터 순차적으로 전송되는 순회 부호가 입력 신호(Din2)로부터 상기 귀환 시프트 레지스터(45)에 1 비트씩 입력되며, 「상태 16」까지 시프트했을 때 상기 귀환 시프트 레지스터(45)에는 도면의 굵은 테두리로 도시한 바와 같이, 상기 송신측(21)의 귀환 시프트 레지스터(33)에서 생성된 검사 비트 열이 취입되고 있다.

또한, 상기 귀환 시프트 레지스터(45)가 「상태 17」에서 「상태 22」까지 동작됨으로써, 상기 귀환 시프트 레지스터(45)내에는 입력 신호(Din2)를 통해 정보 비트 열이 최하위 비트로부터 입력되어 간다. 그리고, 상기 귀환 시프트 레지스터(33)가 「상태 22」까지 동작했을 때, 상기 각 F/F 회로(X15∼X0)에 유지되어 있는 값은 송신측(21)의 귀환 시프트 레지스터(33)의 초기치 「1111111111111111」이 된다.

즉, 수신된 순회 부호에 에러가 없을 때 상기 귀환 시프트 레지스터(45)의 「상태 0」내지「상태 22」에 있어서, 상기 각 F/F 회로(X15∼X0)의 값은 각각 송신측(21)의 귀환 시프트 레지스터(33)의 「상태 22」내지「상태 0」에 있어서의 각 F/F 회로(X15∼X0)의 값과 동일해진다.

또, 「상태 1」내지 「상태 22」 동안 상기 스위치(S4)는 폐쇄되어 있다.

도 13에는 도 12에 도시된 「상태 0」내지「상태 22」에 있어서 상기 귀환 시프트 레지스터(45) 및 비교부(47)의 동작 타이밍이 도시되어 있다.

에러 검출기(43)는 「상태 0」의 리셋 신호(Reset)를 「1」에서 「0」으로 변화시켜 플립플롭 회로(55)가 리셋되도록 하고, 에러 검출 신호(Flag)를 「0」으로 하게 된다. 그리고, 「상태 1」에서 「상태 16」까지는 출력신호(Xout15∼Xout0)에 클록 신호(CLK2)에 동기하여 입력 신호(Din2)에 입력된 값이 출력되며, 「상태 17」에서「상태 22」까지 출력 신호(Xout15∼Xout0)로 클록 신호(CLK2)에 동기하여 입력 신호(Din2)에 입력된 값에 따라 상기 귀환 시프트 레지스터(33)내에서 연산된 결과(나머지)가 출력된다. 또, 도 13에 있어서 출력 신호(Xout15∼Xout0)의 값이 16진수로 표시되어 있다.

상기 에러 검출기(43 : 도 5 참조)는 「상태 22」에 있어서 트리거 신호(TG)를 「0」에서 「1」로 한다. 도 8의 플립플롭 회로(55)는 트리거 신호(TG)의 상승 에지에 동기하여 AND 회로(53)의 출력을 입력 단자(D)에 취입하고, 취입한 값을 에러 검출 신호(Flag)로서 출력한다. 여기서, 상기 출력 신호(Xout15∼Xout0)의 값은 모두 「1」이기 때문에, 상기 AND 회로(53)는 플립플롭 회로(55)에 「1」을 출력하며, 상기 플립플롭 회로(55)는 AND 회로(53)의 출력을 받아 에러 검출 신호(Flag)에 「1」을 출력한다.

이어, 상기 에러 검출기(43)는 에러 검출 신호(Flag) 「1」을 검출하고, 수신한 데이터에 에러가 없다고 판정하며, 또한 상기 플립플롭 회로(55)의 에러 검출 신호(Flag) 「0」을 검출했을 때에는 수신한 데이터에 에러가 있다고 판정하며, 수신측(23)은 이 판정을 받아 송신측(21)에 대하여 재송신 지시 등을 행하게 된다.

이상과 같이 구성된 에러 검출기에서 상기 수신측(23)의 귀환 시프트 레지스터(45)를 생성 다항식 X¹⁶+ X¹⁵+ X⁴+ 1에 대응하는 송신측(21)의 귀환 시프트 레지스터(33)에 대하여, 시프트 방향 및 귀환 방향을 반대 방향으로 구성하였기 때문에상기 귀환 시프트 레지스터(45)를 시프트하고, 순회 부호를 송신측(21)에서 생성된 순서와 반대에서부터 입력함으로써, 각 상태에 있어서 상기 귀환 시프트 레지스터(45)의 레지스터부(49)의 값을 송신측(21)의 귀환 시프트 레지스터(33)에서 생성된 순회 부호의 검사 비트 열을 초기치로 되돌리는 방향으로 변화시킬 수 있다. 따라서, 상기 귀환 시프트 레지스터(45)를 「상태 22」까지 시프트했을 때의 레지스터부(49)의 값과 상기 송신측(21)의 귀환 시프트 레지스터(33)의 초기치가 일치하지 않을 때 수신 비트 열에 에러가 있다고 판정할 수 있다.

이 결과, 상기 수신측(23)에 비터비 복호기(41) 등을 구비하는 경우, 상기 에러 검출기(43)에 송신측(21)에서 생성된 순서와 반대에서부터 순회 부호를 입력할 수가 있고, 에러 검출에 요하는 처리 시간을 증대시키지 않으며, 에러 검출 처리를 효율적으로 행할 수 있게 된다.

또한, 비교부(47)에 의해 상기 귀환 시프트 레지스터(45)의 「상태 22」에서의 레지스터부(49)의 값과 상기 귀환 시프트 레지스터(33)의 초기치인 모든 「1」을 비교하여, 그 비교 결과가 상이한 경우 에러 정보 신호(Flag)를 출력하였기 때문에, 상기 수신측(23)은 에러 검출 신호(Flag)의 값을 검출함으로써 에러의 유무를 판정할 수 있다.

그리고, 이상과 같이 구성된 반도체 장치에서는 채널 CODEC ·LSI 등의 반도체 장치내에 에러 검출기(43)를 내장하였기 때문에, 상기 에러 검출기(43)를 다른 통신 기능부와 함께 형성할 수 있고, 제조 비용을 증대시키지 않으며, 상기 에러 검출기(43)를 구성할 수 있다.

상기 귀환 시프트 레지스터(45)는 송신측(21)의 귀환 시프트 레지스터(33)에 대하여 시프트 방향 및 귀환 방향을 반대 방향으로만 하는 구성이기 때문에, 종래 사용하고 있는 반도체 장치가 송신측(21)과 동일한 구성의 귀환 시프트 레지스터(33)를 갖는 경우, 상기 반도체 장치의 배선층의 마스크를 교환하여 귀환 시프트 레지스터(33)의 배선을 변경하는 것만으로, 용이하게 시프트 방향 및 귀환 방향이 반대 방향의 귀환 시프트 레지스터(45)를 구비하는 반도체 장치를 형성할 수 있다. 이 때, 상기 반도체 장치의 칩 사이즈, 패드 위치 등은 일체 변경할 필요가 없고, 그 변경이 반도체 장치의 외부에까지 미치는 것을 방지할 수 있다.

또한, 이상과 같이 구성된 통신 시스템에서는 송신측(21)의 부호기(27)에서 생성된 송신 비트 열을 수신 비트 열로서 수신측에서 수신하고, 상기 수신 비트 열을 부호기(27)에서 생성된 순서와 반대의 순서로 에러 검출기에 입력함으로써 수신 비트 열의 에러를 검출할 수 있다.

또한, 상기 송신측(21)에 송신 비트 열을 중첩 부호로 변환하는 중첩 부호기(29)를 구비하고, 상기 수신측(23)에 수신된 중첩 부호를 복호하는 비터비 복호기(41)를 구비하였기 때문에, 상기 비터비 복호기(41)에 의해 송신 비트 열과 생성 순서와 반대의 순서로 복호된 비트 열을 그대로 에러 검출기(43)에 순차 입력해 나감으로써 에러를 검출할 수 있다.

이 결과, 종래 비터비 복호기(41)에서 반대의 순서로 복호되는 비트 열을 부호화된 순서로 되돌리기 위한 변환 회로 및 상기 변환 회로에 의한 처리가 불필요하게 되어 상기 수신측(23)의 회로 규모를 감소시킬 수 있고, 에러 검출에 요하는처리 시간을 감소시킬 수 있다. 따라서, 전송 효율을 저하시키지 않고 데이터의 전송을 행할 수 있다.

도 14에는 본 발명의 에러 검출기의 제2 실시 형태(청구항 4에 대응)의 수신측(23)의 귀환 시프트 레지스터(57)의 상세한 내용이 도시되어 있고, 상기 귀환 시프트 레지스터(57)는 제1 실시 형태의 귀환 시프트 레지스터(45) 대신에 사용하는 회로이며, 그 외의 구성은 제1 실시 형태와 동일하다.

본 실시 형태의 상기 귀환 시프트 레지스터(57)의 각 F/F 회로(X15∼X0)는 리셋 단자(R : 초기화 수단에 대응)를 구비하고 있고, 상기 각 리셋 단자(R)에는 리셋 신호(Reset : 초기화 수단에 대응)가 입력되어 있으며, 상기 리셋 신호는 도 8에 도시된 비교부(47)의 플립플롭 회로(55)의 리셋 단자(R)에 입력되어 있는 것과 동일한 신호이다.

또한, 본 실시 형태의 귀환 시프트 레지스터(57)에는 제1 실시 형태에 있어서의 귀환 시프트 레지스터(45)의 스위치(S4)는 배치되어 있지 않다. 즉, 상기 F/F 회로(X0)의 출력 신호(Xout0)와 EOR 회로(51b, 51c) 및 EOR 회로(51a) 사이는 항상 귀환이 걸린 상태로 되어 있다.

이어, 도 15에는 「상태 0」내지「상태 22」에 있어서 상기 귀환 시프트 레지스터(57) 및 비교부(47)의 동작 타이밍이 도시되어 있다.

여기서, 에러 검출기(43)는 「상태 0」에 있어서 리셋 신호(Reset)를 「1」에서 「0」으로 변화시키고, 플립플롭 회로(55)를 리셋하여 에러 검출 신호(Flag)를 「0」으로 함과 동시에, 귀환 시프트 레지스터(57)의 각 F/F 회로(X15∼X0)를모두 「0」으로 리셋하게 된다. 즉, 본 실시 형태에서는 상기 귀환 시프트 레지스터(57)를 시프트하지 않고 상기 각 F/F 회로(X15∼X0)의 값이 「0」으로 설정된다.

여기서, 상기「상태 1」내지「상태 22」에 있어서의 귀환 시프트 레지스터(57) 및 비교부(47)의 동작 타이밍은 제1 실시 형태와 동일하다.

본 실시 형태의 에러 검출기에 있어서도, 상기한 제1 실시 형태와 동일한 효과를 얻을 수 있지만, 본 실시 형태에서는 귀환 시프트 레지스터(57)의 각 F/F 회로(X15∼X0)에 리셋 단자(R)를 설치하였기 때문에, 상기 귀환 시프트 레지스터(57)를 시프트하지 않고 상기 각 F/F 회로(X15∼X0)의 값을 「0」으로 설정할 수 있다. 이 결과, 상기 에러 검출기(43)의 처리 시간을 감소시킬 수 있다.

도 16에는 본 발명의 에러 검출기의 제3 실시 형태(청구항 5에 대응)의 수신측(23)의 귀환 시프트 레지스터(59)의 상세한 내용이 도시되어 있고, 상기 귀환 시프트 레지스터(59)는 제1 실시 형태의 귀환 시프트 레지스터(45) 대신에 사용하는 회로이며, 그 이외의 구성은 제1 실시 형태와 동일하다.

본 실시 형태에서는 귀환 시프트 레지스터(59)의 각 F/F 회로(X15∼X0)는 세트 단자(S : 소정치 설정 수단에 대응) 및 입력 단자(D : 소정치 설정 수단에 대응)를 구비하고 있으며, 상기 각 세트 단자(S)에는 세트 신호(Set)가 입력되어 있다. 각 F/F 회로(X15∼X0)의 입력 단자(D)에는 각각 입력 신호(Xin15∼Xin0)가 입력되어 있다. 상기 각 F/F 회로(X15∼X0)는 세트 신호의 하강 에지에 동기하여 입력 단자(D)에 입력되어 있는 값을 취입하는 기능을 가지고 있다.

또한, 본 실시 형태의 귀환 시프트 레지스터(59)에는 제1 실시 형태의 스위치(S4)는 배치되어 있지 않다. 즉, F/F 회로(X0)의 출력 신호(Xout0)와 EOR 회로(51b, 51c) 및 EOR 회로(51a) 사이는 항상 귀환 상태로 되어 있다.

이어, 도 17에는 귀환 시프트 레지스터(59) 및 비교부(47)의 동작 타이밍이 도시되어 있으며, 본 실시 형태에서는 귀환 시프트 레지스터(59)를 제1 실시 형태의 「상태 16」내지 「상태 22」로 변화시키는 것만으로 에러 검출이 행해진다.

여기서, 에러 검출기(43)는 「상태 16」에 있어서, 세트 신호를 「1」에서 「0」으로 변화시키고, 상기 귀환 시프트 레지스터(59)의 각 F/F 회로(X15∼X0)는 세트 신호 하강 에지에 동기하여 입력 신호(Xin15∼Xin0)로 설정되어 있는 값을 취입한다. 여기서, 상기 입력 신호(Xin15∼Xin0)에는 미리 검사 비트 열 「0111101011101000」(16진수의 7AE8)이 설정되어 있다.

또한, 상기 에러 검출기(43)는 「상태 16」에 있어서, 리셋 신호를 「1」에서 「0」으로 변화시켜, 플립플롭 회로(55)를 리셋하고 에러 검출 신호(Flag)를 「0」으로 한다.

「상태 17」내지「상태 22」에 있어서의 귀환 시프트 레지스터(59) 및 비교부(47)의 동작 타이밍은 제1 실시 형태와 동일하다.

본 실시 형태의 에러 검출기에 있어서도 상기한 제1 실시 형태와 동일한 효과를 얻을 수 있지만, 본 실시 형태에서는 귀환 시프트 레지스터(59)의 각 F/F 회로(X15∼X0)에 세트 단자(S) 및 입력 단자(D)를 설치하였기 때문에, 상기 귀환 시프트 레지스터(59)의 각 F/F 회로(X15∼X0)에 검사 비트 열을 직접 병렬 입력할 수 있다. 이 결과, 제1 실시 형태의 「상태 0」내지「상태 15」의 처리가 불필요하게되고, 상기 에러 검출기(43)의 처리 시간을 종래에 비하여 대폭 감소시킬 수 있다.

이어, 도 18에는 본 발명의 에러 검출기, 이 에러 검출기를 구비하는 반도체 장치, 이 에러 검출기를 구비하는 통신 시스템, 이 반도체 장치를 구비하는 통신 시스템, 에러 검출 방법의 제4 실시 형태(청구항 14 내지 청구항 22에 대응)가 도시되어 있으며, 제1 실시 형태와 동일한 것은 동일한 부호로 도시되어 있다.

이 통신 시스템에서 송신측(21)은 귀환 시프트 레지스터(33)에 의해 구성되는 부호기(27)와, 데이터 변환부(61)와, 데이터 변조/송신부(31)를 구비하고 있고, 상기 데이터 변환부(61)는 귀환 시프트 레지스터(33)에 의해 생성된 순회 부호의 비트 배열을 교체하는 비트 교체 처리를 행하는 기능을 가지고 있다. 그리고, 수신측(23)은 데이터 수신/복조부(39)와, 데이터 변환부(63)와, 에러 검출기(65)를 구비하고 있으며, 상기 데이터 변환부(63)는 송신측(21)의 데이터 변환부(61)에서 비트가 교체 처리된 데이터를 원래의 순회 부호로 되돌리는 기능을 가지고 있다.

상기 에러 검출기(65)는 제1 귀환 시프트 레지스터(67) 및 제2 귀환 시프트 레지스터(69)와, 비교부(71 : 비교 수단에 대응)를 구비하고 있다.

또, 본 실시 형태에서 에러 검출기(65)는 채널 CODEC·LSI 등의 반도체 장치내에 내장되어 있다.

상기 제1 귀환 시프트 레지스터(67)는 도 19에 도시하는 바와 같이, 종속 접속된 16단의 플립플롭 회로[X15∼X0 : 단에 대응. F/F 회로(X15∼X0)라 칭함]로 이루어지는 레지스터부(73), EOR 회로(75a : 제1 연산부에 대응), EOR 회로(75b : 제2 연산부에 대응) 및 EOR 회로(75c : 제2 연산부에 대응)를 구비하고 있다.

상기 제1 귀환 시프트 레지스터(67)는 송신측(21)의 귀환 시프트 레지스터(33)와 동일한 제산 기능을 가지고 있고, F/F 회로(X15∼X0) 및 EOR 회로(75a, 75b, 75c)의 접속 관계는 상기 귀환 시프트 레지스터(33)와 동일하게 되어 있다.

상기 제1 귀환 시프트 레지스터(67)의 각 F/F 회로(X15∼X0)는 각 F/F 회로(X15∼X0)에 소정의 값을 설정하기 위한 세트 단자(S : 소정치 설정 수단에 대응), 입력 단자(D : 소정치 설정 수단에 대응) 및 각 F/F 회로(X15∼X0)에 유지되어 있는 값을 외부로 출력하는 출력 신호(Xout15∼Xout0)를 가지고 있다. 상기 각 세트 단자에는 세트 신호(Set1)가 입력되어 있고 상기 각 F/F 회로(X15∼X0)의 입력 단자(D)에는 각각 입력 신호(Xin15∼Xin0)가 입력되어 있으며, 상기 각 F/F 회로(X15∼X0)는 세트 신호(Set1)의 하강 에지에 동기하여 입력 단자(D)에 입력되어 있는 값을 취입하는 기능을 가지고 있다.

상기 제2 귀환 시프트 레지스터(69)는 도 20에 도시하는 바와 같이, 종속 접속된 16단의 플립플롭 회로[X15∼X0 : 단에 대응. 이하, F/F 회로(X15∼X0)라 칭함]로 이루어지는 레지스터부(77 : 제2 레지스터부에 대응), EOR 회로(79a : 제3 연산부에 대응), EOR 회로(79b : 제4 연산부에 대응), EOR 회로(79c : 제4 연산부에 대응)를 구비하고 있다.

상기 제2 귀환 시프트 레지스터(69)는 제1 실시 형태의 귀환 시프트 레지스터(45)와 동일한 제산 기능을 가지고 있고, 상기 F/F 회로(X15∼X0) 및 EOR 회로(79a, 79b, 79c)의 접속 관계는 상기 귀환 시프트 레지스터(45)와 동일하게 되어 있다.

또한, 상기 제2 귀환 시프트 레지스터(69)의 각 F/F 회로(X15∼X0)는 각 F/F 회로(X15∼X0)에 소정의 값을 설정하기 위한 세트 단자(S : 소정치 설정 수단에 대응), 입력 단자(D : 소정치 설정 수단에 대응) 및 각 F/F 회로(X15∼X0)에 유지되어 있는 값을 외부로 출력하는 출력 신호(Yout15∼Yout0)를 가지고 있다. 상기 각 세트 단자(S)에는 세트 신호(Set2)가 입력되어 있고, 상기 각 F/F 회로(X15∼X0)의 입력 단자(D)에는 각각 입력 신호(Yin15 ∼ Yin0)가 입력되어 있으며, 상기 각 F/F 회로(X15∼X0)는 세트 신호(Set2)의 하강 에지에 동기하여 입력 단자(D)에 입력되어 있는 값을 취입하는 기능을 가지고 있다.

여기서, 비교부(71)는 도 21에 도시하는 바와 같이, 비교 회로(81) 및 플립플롭 회로(83)로 구성되어 있고, 상기 비교 회로(81)는 16개의 EOR 회로(85)와 16입력의 NOR 회로(87)에 의해 구성되어 있다. 상기 각 EOR 회로(85)의 2개의 입력에는 각각 귀환 시프트 레지스터(67)의 출력 신호(Xout15∼Xout0)와 귀환 시프트 레지스터(69)의 출력 신호(Yout15∼Yout0)가 동일한 첨부 숫자의 신호를 쌍으로 하여 입력되어 있다. 상기 각 EOR 회로(85)의 출력은 NOR 회로(87)의 입력에 접속되어 있다.

상기 플립플롭 회로(83)는 제1 실시 형태의 비교부(47)의 플립플롭 회로(55)와 동일한 것이 사용되고 있고, 입력 단자(D), 인에이블 단자(EN), 리셋 단자(R) 및 출력 단자(Q)를 가지고 있다. 여기서, 상기 플립플롭 회로(83)의 인에이블 단자에는 트리거 신호(TG)가 입력되어 있고, 상기 리셋 단자에는 리셋 신호가 입력되어 있으며, 상기 출력 단자(Q)에서는 에러 정보를 출력하는 에러 검출 신호가 출력되고 있다.

상기 NOR 회로(87)의 출력은 플립플롭 회로(83)의 입력 단자(D)에 접속되어 있다.

이어, 도 18에 도시한 통신 시스템에서는 이하에 나타내는 바와 같이, 송신측(21)에서 송신된 데이터의 에러 검출이 행해지며, 여기서는 그 일례로서 6비트의 정보 비트 열 「010101」을 송신하는 경우에 대해서 설명한다.

우선, 송신측(21)의 부호기(27)는 제1 실시 형태와 동일한 순회 부호 「0101010111101011101000」을 생성하고, 출력 신호(Dout1)에 의해 데이터 변환부(61)로 출력한다.

그리고, 데이터 변환부(61)에서는 입력한 순회 부호의 비트 배열을 소정의 규칙에 따라 비트의 교체 처리를 행하고, 이 비트의 교체 처리에서는 후술하는 데이터 변환부(65)의 처리에 있어서 비트의 교체 처리가 행해진 순회 부호를 최상위 비트(MSB)측과 최하위 비트(LSB)측으로부터 각각 되돌릴 수 있도록 비트 배열의 교체가 행해진다.

상기 비트의 교체 처리가 행해진 순회 부호는 데이터 변조/송신부(31), 전송로, 데이터 수신/복조부(39)에 의해 수신측(23)의 데이터 변환부(65)에 출력된다.

상기 데이터 변환부(65)는 비트의 교체 처리가 행해진 순회 부호를 순차적으로 최상위 비트측과 최하위 비트측으로부터 원래의 순회 부호로 되돌리는 처리를 행한다.

또한, 상기 데이터 변환부(65)는 최상위 비트측의 순회 부호를 순차적으로 에러 검출기(65)의 제1 귀환 시프트 레지스터(67)로 출력하고, 최하위 비트측의 순회 부호를 순차적으로 제2 귀환 시프트 레지스터(69)로 출력한다.

이어, 도 22에는 데이터 변환부(65)로부터 전송되는 순회 부호를 수신하여 제1 귀환 시프트 레지스터(67)가 동작했을 때의 각 F/F 회로(X15∼X0)의 상태가 도시되어 있다.

여기서, 상기 제1 귀환 시프트 레지스터(67)의 각 F/F 회로(X15∼X0)는 도 19에 도시된 에러 검출기(65)가 제어하는 세트 신호(Set1)에 의해, 입력 신호(Xin15∼Xin0)를 사용하여 미리 모두 「1」로 설정되어 있다.

상기 제1 귀환 시프트 레지스터(67)의 각 F/F 회로(X15∼X0)의 상태는 클록 신호(CLK2)에 동기하여 「상태 0」에서 「상태 11」까지 변화하고, 도면 중 「상태 12」내지「상태 22」는 순회 부호를 최상위 비트로부터 모두 입력했다고 가정한 경우에 있어서 상기 제1 귀환 시프트 레지스터(67)의 각 F/F 회로(X15∼X0)의 상태이며, 본 실시 형태에서는 사용하지 않은 상태이다.

상기「상태 11」에 있어서 상기 제1 귀환 시프트 레지스터(67)의 각 F/F 회로(X15∼X0)의 값은 출력 신호(Xout15∼Xout0)에 의해 비교 회로(81)에 출력된다.

이어, 도 23에는 데이터 변환부(65)로부터 전송되는 순회 부호를 수신하여 제2 귀환 시프트 레지스터(69)가 동작했을 때 각 F/F 회로(X15 ∼ X0)의 상태가 도시되어 있다.

여기서, 상기 제2 귀환 시프트 레지스터(69)의 각 F/F 회로(X15∼X0)는 도20에 있어서의 에러 검출기(65)가 제어하는 세트 신호(Set2)에 의해, 입력 신호(Yin15∼Yin0)를 사용하여 미리 모두 「0」으로 설정되어 있다.

상기 제2 귀환 시프트 레지스터(69)의 각 F/F 회로(X15∼X0)의 상태는 클록 신호(CLX2)에 동기하여 「상태 0」에서 「상태 11」까지 변화하고, 도면 중「상태 12」내지「상태 22」는 순회 부호를 최상위 비트로부터 모두 입력했다고 가정한 경우에 있어서 상기 제2 귀환 시프트 레지스터(69)의 각 F/F 회로(X15∼X0)의 상태이며, 본 실시 형태에서는 사용하지 않은 상태이다.

여기서, 도 22의 「상태 0」내지「상태 22」는 각각 도 23의 「상태 22」내지「상태 0」에 일치하고 있다. 즉, 상기 제2 귀환 시프트 레지스터(69)의 변화는 도 22에 있어서의 「상태 22」에서 「상태 0」을 향한 변화와 동일하게 된다.

상기「상태 11」에 있어서 상기 제2 귀환 시프트 레지스터(69)의 각 F/F 회로(X15∼X0)의 값은 출력 신호(Yout15∼Yout0)에 의해 도 21에 도시된 비교 회로(81)에 출력된다.

상기 비교 회로(81)에서는 출력 신호(Xout15∼Xout0)와 출력 신호(Yout15∼Yout0)가 각각 EOR 회로(85)에 입력되고, 연산 결과가 NOR 회로(87)에 출력된다. 상기한 예에서 출력 신호(Xout15 ∼ Xout0)와 출력 신호(Yout15∼Yout0)가 모두 일치하고 있기 때문에, 각 EOR 회로(85)는 모두 「0」을 출력한다.

상기 NOR 회로(87)는 각 EOR 회로(85)로부터의 「0」을 입력하여 논리 연산을 행하고 플립플롭 회로(83)에 「1」을 출력한다.

그리고, 상기 플립플롭 회로(83)는 트리거 신호(TG)에 동기하여 상기 NOR 회로(87)가 출력하는 「1」을 취입하고, 에러 검출 신호(Flag)에 「1」을 출력한다. 여기서, 에러 검출기(65)는 에러 검출 신호의 「1」을 검출하고, 수신된 데이터에 에러가 없다고 판정하는 반면, 상기 플립플롭 회로(83)의 에러 검출 신호의 「0」을 검출했을 때에는 수신한 데이터에 에러가 있다고 판정하며, 수신측(23)은 이 판정을 받아 송신측(21)에 대하여 재송신 지시 등을 행한다,

이와 같이, 상기 에러 검출기(65)는 제1 귀환 시프트 레지스터(67) 및 제2 귀환 시프트 레지스터(69)를 각각 「상태 0」에서 「상태 11」까지 이동시키고, 상기 「상태 11」에서의 각 F/F 회로(X15∼X0)의 값이 동일한 지의 여부를 판정함으로써 데이터 전송시의 에러를 검출한다.

또, 상기 트리거 신호 및 리셋 신호는 에러 검출기(65)에 제어되고, 상기 플립플롭 회로(83)는 NOR 회로(87)가 출력하는 「1」을 취입하기 전에 리셋 신호에 의해 리셋되어 있고, 이 때 에러 검출 신호로부터는 「0」이 출력되고 있다.

본 실시 형태의 에러 검출기, 반도체 장치 및 통신 시스템에 있어서도 상기한 제1 내지 제3 실시 형태와 동일한 효과를 얻을 수 있지만, 본 실시 형태에서는 제1 귀환 시프트 레지스터(67)를 생성 다항식 X¹⁶+ X¹⁵+ X⁴+ 1에 대응하는 송신측(21)의 귀환 시프트 레지스터(33)에 대하여 시프트 방향 및 귀환 방향을 동일한 방향으로 구성하고, 제2 귀환 시프트 레지스터(69)를 생성 다항식 X¹⁶+ X¹⁵+ X⁴+ 1에 대응하는 송신측(21)의 귀환 시프트 레지스터(33)에 대하여 시프트 방향 및 귀환 방향을 반대 방향으로 구성하였다. 이 때문에, 상기 제1 귀환 시프트 레지스터(67)는 순회 부호를 송신측(21)에서 생성된 순서와 동일한 순서(최상위 비트측∼)로 입력할 수 있고, 상기 제2 귀환 시프트 레지스터(69)는 순회 부호를 송신측(21)에서 생성된 순서와 반대의 순서(최하위 비트측∼)로 입력할 수 있다. 따라서, 상기 제1 귀환 시프트 레지스터(67) 및 제2 귀환 시프트 레지스터(69)를 각각 소정의 회수만큼 시프트한 후, 제1 레지스터부(73)의 값과 제2 레지스터부(77)의 값을 비교하고, 양쪽이 일치하는지 여부에 따라 수신 비트 열의 에러를 검출할 수 있다. 이것은 상기 제1 귀환 시프트 레지스터(67)를 시프트하고, 송신측(21)에서 생성된 송신 비트 열과 동일한 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 제1 귀환 시프트 레지스터(67)의 제1 레지스터부(73)의 값은 송신측(21)의 귀환 시프트 레지스터(33)를 시프트 동작했을 때와 동일한 방향으로 변화하며, 또한 상기 제2 귀환 시프트 레지스터(69)를 시프트하고, 송신측에서 생성된 송신 비트 열과 반대의 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 제2 귀환 시프트 레지스터(69)의 제2 레지스터부(77)의 값은 송신측(21)의 귀환 시프트 레지스터(33)에 의해 생성된 검사 비트 열을 초기치로 되돌리는 방향으로 변화하기 때문이다.

또한, 이상과 같이 구성된 통신 시스템에서 송신측(21)의 부호기(27)에서 생성된 송신 비트 열을 수신 비트 열로서 수신측에서 수신하고, 이 수신 비트 열을 상기 제1 귀환 시프트 레지스터(67)에 대해서는 부호기(27)에서 생성된 순서와 동일한 순서로 입력하며, 상기 제2 귀환 시프트 레지스터(69)에 대해서는 부호기(27)에서 생성된 순서와 반대의 순서로 입력하였기 때문에, 상기 제1 귀환 시프트 레지스터(67)의 제1 레지스터부(73)의 값과 상기 제2 귀환 시프트 레지스터(69)의 제2 레지스터부(77)의 값이 일치하는지 여부에 따라 수신 비트 열의 에러를 검출할 수 있따.

또, 상기한 제1 실시 형태에서는 송신측(21)의 귀환 시프트 레지스터(33)의 초기치를 모두 「1」로 하고, 비교부(47)에 AND 회로(53)를 구비하는 예에 대해서 설명하였지만, 본 발명은 이러한 실시 형태에 한정되지 않고, 예를 들어 송신측(21)의 귀환 시프트 레지스터(33)의 초기치를 모두 「0」으로 하고, 도 24에 도시한 바와 같이, 상기 비교부(47)에 16입력의 NOR 회로(89)를 형성하여도 좋다. 상기 송신측(21)의 귀환 시프트 레지스터(33)의 초기치를 16진수로 「5555」로 하고, 도 25에 도시하는 바와 같이 기수 번호의 출력 신호(Xout15, Xout13, … Xout1)를 교대로 인버터 회로(91)를 통해 비교부(47)의 AND 회로(53)에 입력하여도 좋다.

그리고, 상기한 제1 실시 형태에서는 귀환 시프트 레지스터(45)의 각 플립플롭(X15∼X0)에서 출력 신호(Xout15∼Xout0)를 출력한 예에 대해서 설명하였지만, 본 발명은 이러한 실시 형태에 한정되지 않고, 예를 들어 도 26에 도시하는 바와 같이, F/F 회로(X0)의 출력(Dout3)과 EOR 회로(51a, 51b, 51c) 사이에 스위치(S5)를 배치하여도 좋다. 이 경우, 상기 스위치(S5)를 개방한 상태에서 귀환 시프트 레지스터(45)를 동작시킴으로써, 각 플립플롭(X15∼X0)에 유지되어 있는 값을 출력 신호(Dout3)로부터 1비트씩 출력할 수 있다.

또한, 상기한 제1 실시 형태에서는 비터비 복호기(31)를 구비하는 수신측(23)에 있어서의 에러 검출에, 본 발명을 적용한 예에 대해서 설명하였지만, 본 발명은 이러한 실시 형태에 한정되지 않고, 예를 들어 에러 검출기(43)에 송신측(2)에 있어서의 순회 부호의 생성 순서와 반대로 입력되는 사양의 모든 수신측에 적용할 수 있다.

또한, 상기한 제1 및 제4 실시 형태에서는 에러 검출기(43, 65)를 채널 CODEC·LSI 등의 반도체 장치내에 내장된 예에 대해서 설명하였지만, 본 발명은 이러한 실시 형태에 한정되지 않고, 예를 들어 DSP(Digital Signal Processor) 및 CPU 등의 반도체 장치를 이용하여 프로그램에 의해 이들 반도체 장치내의 범용 회로를 이용함으로써 에러 검출 처리를 행하여도 좋다. 이 경우, 반도체 장치는 프로그램에 따라 제산 수순(청구항 12의 제산 수순, 청구항 22의 제1 제산 수순, 제2 제산 수순으로 대응)을 실행하고 에러의 검출을 행한다. 제산 수순으로 필요한 제수, 피제수 및 나머지 등의 데이터는 범용 레지스터 등의 버퍼부(청구항 12의 버퍼부, 청구항 22의 제1 버퍼부, 제2 버퍼부에 대응)에 유지된다.

따라서, 반도체 장치가 프로그램에 따라 실행하는 수신 비트 열 데이터의 생성 다항식에서의 제산 수순을 송신측의 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행하고, 구해진 나머지로부터 수신 비트 열의 에러를 검출할 수 있다.

또한, 반도체 장치가 프로그램에 따라 실행하는 제산 수순으로 의해 구해진 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 경우 수신 비트 열을 에러로 판정할 수 있다. 반도체 장치가 프로그램에 따라 제산 수순을 실행하기 전 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부를 「0」으로 초기화함으로써, 에러 검출을 행하는 처리 시간을 감소시킬 수 있다. 그리고, 반도체 장치가 프로그램에 따라 제산 수순을 실행하기 전 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부를 소정의 값으로 설정함으로써, 에러 검출을 행하는 처리 시간을 감소시킬 수 있다.

그리고, 상기한 제4 실시 형태에서는 제1 귀환 시프트 레지스터(67) 및 제2 귀환 시프트 레지스터(69)를 각각 「상태 0」에서「상태 11」까지 이동시키고, 각 「상태 11」에서의 각 F/F 회로(X15∼X0)의 값을 비교함으로써, 에러를 검출한 예에 대해서 설명하였지만, 본 발명은 이러한 실시 형태에 한정되지 않고, 예를 들어 상기 제1 귀환 시프트 레지스터(67)를 「상태 15」까지 이동시키고, 상기 제2 귀환 시프트 레지스터(69)를 「상태 7」까지 이동시키며, 상기 제1 귀환 시프트 레지스터(67)의 「상태 15」와 상기 제2 귀환 시프트 레지스터(69)의 「상태 7」을 비교함으로써 에러를 검출하여도 좋다. 즉, 이 실시 형태에서 상기 제1 귀환 시프트 레지스터(67)는 도 22의 「상태 0」에서 「상태 22」를 향해 변화하고, 상기 제2 귀환 시프트 레지스터(69)는 도 22의 「상태 22」에서 「상태 0」을 향해 변화하기 때문에, 상기 제1 귀환 시프트 레지스터(67)의 「상태」의 변화 수와 상기 제2 귀환 시프트 레지스터(69)의 「상태」의 변화수의 합이 「22」가 되었을 때, 양쪽의 「상태」가 일치하고, 이 때 양자를 비교함으로써 에러를 검출할 수 있다.

따라서, 데이터 변환부(39)에 의해 최상위 비트측으로부터 변환되는 순회 부호와 최하위 비트측으로부터 변환되는 순회 부호의 각각의 비트 길이(「상태」의변화 수)에 따라 양쪽을 어떤 「상태」로 일치시킬 지를 결정함으로써, 에러 검출에 요하는 처리 시간을 가장 효율적으로 감소시킬 수 있다.

청구항 1의 에러 검출기에서는 귀환 시프트 레지스터에 송신측에서 생성된 송신 비트 열과 반대의 순서로 수신 비트 열을 입력하고, 입력한 수신 비트 열을 순차적으로 제산하여 나머지를 생성함으로써, 이 나머지로부터 용이하게 수신 비트 열의 에러를 검출할 수 있다. 따라서, 상기 송신측에서 생성된 송신 비트 열과 반대의 순서로 수신 비트 열을 입력하는 경우, 에러 검출에 요하는 처리 시간을 감소시킬 수 있으며 에러 검출 처리를 효율적으로 행할 수 있고, 귀환 시프트 레지스터를 시프트하며, 송신측에서 생성된 송신 비트 열과 반대의 순서로 수신 비트 열을 입력함으로써, 각 상태에 있어서 상기 귀환 시프트 레지스터의 레지스터부의 값을 송신측의 귀환 시프트 레지스터에 의해 생성된 검사 비트 열을 초기치로 되돌리는 방향으로 변화시킬 수 있다. 따라서, 상기 귀환 시프트 레지스터를 소정의 회수만큼 시프트했을 때의 레지스터부의 값과 송신측의 귀환 시프트 레지스터의 초기치가 일치하지 않을 때, 수신 비트 열에 에러가 있다고 판정할 수 있고, 귀환 시프트 레지스터에서 구해진 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단을 구비하였기 때문에, 상기 비교 수단의 비교 결과에 의해 에러를 검출할 수 있다.

청구항 4의 에러 검출기에서는 귀환 시프트 레지스터의 레지스터부를 「0」으로 초기화하는 초기화 수단을 구비하였기 때문에, 상기 귀환 시프트 레지스터를 시프트하지 않고 레지스터부를 「0」으로 초기화할 수 있으며, 상기 귀환 시프트 레지스터를 시프트하는 것만으로 수신 비트 열 중 송신측에서 생성한 나머지(검사 비트 열)를 레지스터부에 취입할 수 있다.

청구항 5의 에러 검출기에서는 귀환 시프트 레지스터의 레지스터부에 소정의 값을 설정하는 소정치 설정 수단을 구비하였기 때문에, 상기 귀환 시프트 레지스터를 시프트시키지 않고, 송신측에서 구한 나머지(검사 비트 열)를 한 번에 레지스터부에 취입할 수 있다.

청구항 6의 반도체 장치에서는 이 반도체 장치의 내부에 에러 검출기가 구비되었기 때문에, 반도체 장치를 다른 통신 기능부와 함께 형성함으로써 제조 원가를 증대시키지 않고, 에러 검출기를 구성할 수 있다.

또한, 상기 에러 검출기를 구성하는 귀환 시프트 레지스터는 송신측의 귀환 시프트 레지스터에 대하여 시프트 방향 및 귀환 방향을 반대 방향으로만 하는 구성이기 때문에, 종래 사용하고 있는 반도체 장치가 송신측과 동일한 구성의 귀환 시프트 레지스터를 갖는 경우, 이 반도체 장치의 배선층의 마스크를 교환하여 귀환 시프트 레지스터의 배선을 변경하는 것만으로 용이하게 시프트 방향 및 귀환 방향이 반대 방향의 귀환 시프트 레지스터를 구비하는 반도체 장치를 형성할 수 있다. 따라서, 회로 규모를 증대시키지 않고 에러 검출기를 반도체 장치내에 내장할 수 있다. 이 때, 반도체 장치의 칩 사이즈 및 패드 위치 등은 일체 변경할 필요가 없으며, 그 변경이 반도체 장치의 외부에까지 미치는 것을 방지할 수 있다.

청구항 7 및 청구항 8의 통신 시스템에서는 송신측의 부호기에서 생성된 송신 비트 열을 수신 비트 열로서 수신측에서 수신하고, 이 수신 비트 열을 부호기에서 생성된 순서와 반대의 순서로 에러 검출기에 입력함으로써, 상기 수신 비트 열의 에러를 검출할 수 있다. 따라서, 상기 송신측에서 생성된 송신 비트 열과 반대의 순서로 수신 비트 열을 입력하는 경우, 에러 검출에 요하는 처리 시간을 감소시킬 수 있어, 전송 효율을 저하시키지 않고 데이터의 전송을 행할 수 있다.

청구항 9의 통신 시스템에서는 송신측에 송신 비트 열을 중첩 부호로 변환하는 중첩 부호기를 구비하고, 수신측에 수신한 중첩 부호를 복호하는 복호기를 구비하였기 때문에, 상기 복호기에 의해 송신 비트 열과 생성 순서와 반대의 순서로 복호된 비트 열을 그대로 에러 검출기에 순차 입력해 나감으로써, 에러를 검출할 수 있다.

이 결과, 종래 복호기로부터 반대의 순서로 복호되는 비트 열을 부호화된 순서로 되돌리기 위한 변환 회로 및 이 변환 회로에 의한 처리가 불필요하게 되어, 수신 수단의 회로 규모를 감소시킬 수 있으며, 에러 검출에 요하는 처리 시간을 감소시킬 수 있다.

청구항 10의 에러 검출 방법에서는 소정의 생성 다항식을 제수로 하는 제산 수순으로의 수신 비트 열의 입력을 송신측의 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행하였기 때문에, 구해진 나머지로부터 수신 비트 열의 에러를 검출함으로써, 에러 검출을 행하는 처리 시간을 감소시킬 수 있고, 제산 수순으로 의해 구한 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 경우 수신 비트 열을 에러로 판정하였기 때문에, 에러 검출을 행하는 처리 시간을 감소시킬 수 있다.

청구항 12의 에러 검출 방법에서는 제산 수순의 실행 전 이 제산 수순으로 의해 구해진 나머지를 입력하는 버퍼부를 「0」으로 초기화하였기 때문에, 에러 검출을 행하는 처리 시간을 감소시킬 수 있다.

청구항 13의 에러 검출 방법에서는 제산 수순의 실행 전 이 제산 수순으로 의해 구해진 나머지를 입력하는 버퍼부를 소정의 값으로 설정하였기 때문에, 에러 검출을 행하는 처리 시간을 감소시킬 수 있다.

청구항 14의 에러 검출기에서는 제1 귀환 시프트 레지스터에 송신측에서 생성한 송신 비트 열과 동일한 순서로 수신 비트 열을 입력하여, 제산을 행하여 나머지를 생성하고, 제2 귀환 시프트 레지스터에 송신측에서 생성한 송신 비트 열과 반대의 순서로 수신 비트 열을 입력하여, 제산을 행하여 나머지를 생성하였기 때문에, 상기 제1 귀환 시프트 레지스터에 의해 구해진 나머지와 상기 제2 귀환 시프트 레지스터에 의해 구한 나머지가 일치하는지의 여부에 따라 수신 비트 열의 에러를 검출할 수 있다. 따라서, 상기 제1 및 제2 귀환 시프트 레지스터에 모든 수신 비트 열을 입력할 필요가 없게 되어, 종래에 비하여 에러 검출에 요하는 처리 시간을 대폭 감소시킬 수 있다.

청구항 15의 에러 검출기에서는 제1 귀환 시프트 레지스터를 시프트하고, 송신측에서 생성한 송신 비트 열과 동일한 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 제1 귀환 시프트 레지스터의 제1 레지스터부의 값을 송신측의 귀환 시프트 레지스터를 시프트 동작했을 때와 동일한 방향으로 변화시킬 수 있다. 그리고, 상기 제2 귀환 시프트 레지스터를 시프트 동작하고, 송신측에서 생성한 송신 비트 열과 반대의 순서로 수신 비트 열을 입력해 나감으로써, 각 상태에 있어서 상기 제2 귀환 시프트 레지스터의 제2 레지스터부의 값을 송신측의 귀환 시프트 레지스터에 의해 생성된 검사 비트 열을 초기치로 되돌리는 방향으로 변화시킬 수 있다. 따라서, 상기 제1 귀환 시프트 레지스터 및 제2 귀환 시프트 레지스터를 각각 시프트했을 때, 소정의 상태에 있어서 상기 제1 레지스터부의 값과 제2 레지스터부의 값이 일치하는지의 여부에 따라 수신 비트 열의 에러를 검출할 수 있다.

청구항 16의 에러 검출기에서는 제1 귀환 시프트 레지스터에서 구해진 나머지와 제2 귀환 시프트 레지스터에서 구해진 나머지를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단의 구비하고, 상기 비교 수단의 비교 결과에 의해 에러를 검출할 수 있다.

청구항 17의 에러 검출기에서는 제1 귀환 시프트 레지스터와, 제2 귀환 시프트 레지스터와, 각각 소정의 값을 설정하는 소정치 설정 수단을 구비하였기 때문에, 상기 제1 및 제2 귀환 시프트 레지스터를 시프트하지 않고, 제1 및 제2 레지스터부에 소정의 값을 설정할 수 있다.

청구항 18의 반도체 장치에서는 이 반도체 장치의 내부에 에러 검출기를 가졌기 때문에, 반도체 장치를 다른 통신 기능부와 함께 형성함으로써 제조 원가를 증대시키지 않고 에러 검출기를 구성할 수 있다.

청구항 19 및 청구항 20의 통신 시스템에서는 송신측의 부호기로 생성한 송신 비트 열을 수신 비트 열로서 수신측에서 수신하고, 이 수신 비트 열을 제1 귀환 시프트 레지스터에 대해서는 부호기로 생성한 순서와 동일한 순서로 입력하며, 제2 귀환 시프트 레지스터에 대해서는 상기 부호기로 생성한 순서와 반대의 순서로 입력하였기 때문에, 상기 제1 귀환 시프트 레지스터의 값과 제2 귀환 시프트 레지스터의 값이 일치하는지의 여부에 따라 수신 비트 열의 에러를 검출할 수 있다. 따라서, 상기 제1 및 제2 귀환 시프트 레지스터에 모든 수신 비트 열을 입력할 필요가 없게 되어, 종래에 비하여 에러 검출에 요하는 처리 시간을 대폭 감소시킬 수 있어, 전송 효율을 저하시키지 않고 데이터의 전송을 행할 수 있다.

청구항 21의 에러 검출 방법에서는 소정의 생성 다항식을 제수하는 제1 제산 수순으로의 수신 비트 열의 입력을 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 순서와 동일한 순서로 행하고, 소정의 생성 다항식을 제수하는 제2 제산 수순으로의 수신 비트 열의 입력을 송신측에 있어서 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행하며, 상기 제1 제산 수순으로 의해 구해진 나머지와 상기 제2 제산 절차에 의해 구해진 나머지를 비교하여, 그 비교 결과가 상이한 경우 수신 비트 열을 에러로 판정하였기 때문에 에러 검출을 행하는 처리 시간을 감소시킬 수 있다.

청구항 22의 에러 검출 방법에서는 제1 및 제2 제산 수순의 실행 전 상기 제1 제산 수순으로 의해 구해진 나머지를 입력하는 제1 버퍼부 및 상기 제2 제산 절차에 의해 구하는 나머지를 입력하는 제2 버퍼부를 각각 소정의 값으로 설정하였기 때문에, 에러 검출을 행하는 처리 시간을 감소시킬 수 있다.

Claims

수신 비트 열을 생성 다항식으로 제산하는 귀환 시프트 레지스터를 구비하고, 상기 귀환 시프트 레지스터에서 구해진 나머지로부터 상기 수신 비트 열의 에러를 검출하는 에러 검출기에 있어서,

상기 귀환 시프트 레지스터의 시프트 방향 및 귀환 방향은 송신측에 있어서 소정의 생성 다항식을 이용하여 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 반대 방향으로 구성되고,

상기 귀환 시프트 레지스터는,

상기 소정의 생성 다항식의 최고차와 동수의 단수를 갖는 레지스터부와;

상기 레지스터부로의 입력값과 최종단의 출력값을 연산하여, 그 연산 결과를 개시단으로 출력하는 제1 연산부와;

상기 소정의 생성 다항식의 항 중 최고차 및 최저차를 제외한 항의 차수에 대응하는 단의 출력값과 상기 최종단의 출력값을 각각 연산하여, 각 연산 결과를 다음단으로 출력하는 제2 연산부를 구비하며,

상기 귀환 시프트 레지스터에서 구해진 상기 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단을 더 포함하는 것을 특징으로 하는 에러 검출기.
청구항2는 삭제 되었습니다.
청구항3는 삭제 되었습니다.
제1항에 있어서, 상기 귀환 시프트 레지스터의 상기 레지스터부를 초기화하는 초기화 수단을 더 포함하는 에러 검출기.
제1항에 있어서, 상기 귀환 시프트 레지스터의 상기 레지스터부에 소정의 값을 설정하는 소정치 설정 수단을 더 포함하는 에러 검출기.
청구항 제1항, 청구항 제4항 및 청구항 제5항 중 어느 한 항에 기재된 에러 검출기를 포함하는 것을 특징으로 하는 반도체 장치.
청구항 제1항, 청구항 제4항 및 청구항 제5항 중 어느 한 항에 기재된 에러 검출기를 포함하는 수신 수단과;

상기 소정의 생성 다항식을 사용하여 송신해야 할 비트 열로부터 상기 송신 비트 열을 생성하는 부호기를 포함하는 송신 수단과;

상기 수신 수단과 상기 송신 수단을 접속하는 전송로를 포함하는 것을 특징으로 하는 통신 시스템.
청구항 제6항에 기재된 반도체 장치를 포함하는 수신 수단과;

상기 소정의 생성 다항식을 사용하여 송신해야 할 비트 열을 부호화하는 부호기를 포함하는 송신 수단과;

상기 수신 수단과 송신 수단을 접속하는 전송로를 포함하는 것을 특징으로 하는 통신 시스템.
제7항 또는 제8항에 있어서, 상기 송신 수단은 상기 송신 비트 열을 중첩 부호로 변환하는 중첩 부호기를 포함하고, 상기 수신 수단은 상기 전송로를 통해 수신하는 중첩 부호를 복호하는 복호기를 포함하는 것인 통신 시스템.
수신 비트 열을 소정의 생성 다항식을 제수로 하는 제산 수순으로 입력하고, 구해진 나머지로부터 상기 수신 비트 열의 에러를 검출하는 에러 검출 방법에 있어서,

상기 제산 수순으로의 상기 수신 비트 열의 입력은 송신측에 상기 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서와 반대의 순서로 행해지고,

상기 제산 수순으로 의해 구해진 나머지와 미리 설정된 기대치를 비교하여, 그 비교 결과가 상이한 경우 상기 수신 비트 열을 에러로 판정하는 단계를 포함하는 것을 특징으로 하는 에러 검출 방법.
청구항11는 삭제 되었습니다.
제10항에 있어서, 상기 제산 수순의 실행 전에, 상기 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부를 초기화하는 단계를 포함하는 에러 검출 방법.
제10항에 있어서, 상기 제산 수순의 실행 전에, 상기 제산 수순으로 의해 구해지는 나머지를 입력하는 버퍼부를 소정의 값으로 설정하는 단계를 포함하는 에러 검출 방법.
수신 비트 열을 생성 다항식으로 제산하는 제1 귀환 시프트 레지스터와 제2 귀환 시프트 레지스터를 구비하고,

상기 제1 귀환 시프트 레지스터의 시프트 방향 및 귀환 방향은 송신측에 소정의 생성 다항식을 이용하여 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 동일한 방향으로 구성되며,

상기 제2 귀환 시프트 레지스터의 시프트 방향 및 귀환 방향은 송신측에 상기 소정의 생성 다항식을 이용하여 상기 송신 비트 열을 생성할 때의 시프트 방향 및 귀환 방향과 반대 방향으로 구성되고,

상기 제1 귀환 시프트 레지스터에 의해 구해지는 나머지와 상기 제2 귀환 시프트 레지스터에 의해 구해지는 나머지로부터 상기 수신 비트 열의 에러를 검출하는 것을 특징으로 하는 에러 검출기.
제14항에 있어서, 상기 제1 귀환 시프트 레지스터는,

상기 소정의 생성 다항식의 최고차와 동수의 단수를 갖는 제1 레지스터부와;

상기 제1 레지스터부로의 입력값과 최종단의 출력값을 연산하여, 그 연산 결과를 개시단으로 출력하는 제1 연산부와;

상기 소정의 생성 다항식의 항 중 최고차 및 최저차를 제외한 항의 차수보다 하나 적은 번호의 단의 출력값과, 상기 제1 연산부에 의한 연산 결과를 각각 연산하여, 각 연산 결과를 다음단으로 출력하는 제2 연산부를 구비하고,

상기 제2 귀환 시프트 레지스터는,

상기 소정의 생성 다항식의 최고차와 동수의 단수를 갖는 제2 레지스터부와;

상기 제2 레지스터부로의 입력값과 최종단의 출력값을 연산하여, 그 연산 결과를 개시단으로 출력하는 제3 연산부와;

상기 소정의 생성 다항식의 항 중 최고차 및 최저차를 제외한 항의 차수에 대응하는 단의 출력값과 상기 최종단의 출력값을 각각 연산하여, 각 연산 결과를 다음단으로 출력하는 제4 연산부를 구비하는 것인 에러 검출기.
제14항 또는 제15항에 있어서, 상기 제1 귀환 시프트 레지스터에서 구해지는 나머지와 상기 제2 귀환 시프트 레지스터에서 구해지는 나머지를 비교하여, 그 비교 결과가 상이한 것을 나타내는 에러 정보를 출력하는 비교 수단을 더 포함하는 에러 검출기.
제14항에 있어서, 상기 제1 귀환 시프트 레지스터와 상기 제2 귀환 시프트 레지스터는 각각 소정의 값을 설정하는 소정치 설정 수단을 포함하는 것인 에러 검출기.
청구항 제14항 내지 청구항 제17항 중 어느 한 항에 기재된 에러 검출기를 포함하는 것을 특징으로 하는 반도체 장치.
청구항 제14항 내지 청구항 제17항 중 어느 한 항에 기재된 에러 검출기를 포함하는 수신 수단과;

상기 소정의 생성 다항식을 사용하여 송신해야 할 비트 열을 상기 송신 비트 열로 부호화하는 부호기를 포함하는 송신 수단과;

상기 수신 수단과 상기 송신 수단을 접속하는 전송로를 포함하는 것을 특징으로 하는 통신 시스템.
청구항 제18항에 기재된 반도체 장치를 포함하는 수신 수단과;

상기 소정의 생성 다항식을 사용하여 송신해야 할 비트 열을 부호화하는 부호기를 포함하는 송신 수단과;

상기 수신 수단과 상기 송신 수단을 접속하는 전송로를 포함하는 것을 특징으로 하는 통신 시스템.
수신 비트 열을 소정의 생성 다항식을 제수로 하는 제산 수순으로 입력하고, 구해지는 나머지로부터 상기 수신 비트 열의 에러를 검출하는 에러 검출 방법에 있어서,

상기 수신 비트 열을 상기 생성 다항식으로 제산하는 제1 제산 수순과 제2 제산 수순을 구비하며,

상기 제1 제산 수순으로의 상기 수신 비트 열의 입력은 송신측에 상기 생성 다항식을 이용하여 송신 비트 열을 생성하는 생성 순서로 행해지고,

상기 제2 제산 수순으로의 상기 수신 비트 열의 입력은 송신측에 상기 생성 다항식을 이용하여 상기 송신 비트 열을 생성하는 생성 순서와 반대 순서로 행해지며,

상기 제1 제산 수순으로 의해 구해지는 나머지와 상기 제2 제산 수순으로 의해 구해지는 나머지를 비교하여, 그 비교 결과가 상이한 경우 상기 수신 비트 열을 에러로 판정하는 것을 특징으로 하는 에러 검출 방법.
제21항에 있어서, 상기 제1 및 제2 제산 수순의 실행 전에, 상기 제1 제산 수순으로 의해 구해지는 나머지를 입력하는 제1 버퍼부 및 상기 제2 제산 수순으로 의해 구해지는 나머지를 입력하는 제2 버퍼부를 각각 소정의 값으로 설정하는 단계를 포함하는 에러 검출 방법.