JPH07113660B2 - モード設定回路 - Google Patents
モード設定回路Info
- Publication number
- JPH07113660B2 JPH07113660B2 JP62269553A JP26955387A JPH07113660B2 JP H07113660 B2 JPH07113660 B2 JP H07113660B2 JP 62269553 A JP62269553 A JP 62269553A JP 26955387 A JP26955387 A JP 26955387A JP H07113660 B2 JPH07113660 B2 JP H07113660B2
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- Japan
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- circuit
- mode setting
- data
- serial
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はLSIの内部に構成され、LSIの動作モード又はテ
ストモードの設定を行うモード設定回路に関し、特に、
少ない外部入力端子数で多種のモード設定を行えるよう
にしたモード設定回路に関する。
ストモードの設定を行うモード設定回路に関し、特に、
少ない外部入力端子数で多種のモード設定を行えるよう
にしたモード設定回路に関する。
［従来の技術］ LSI内部の動作モードを設定するためのモード設定回路
は、モード設定のためのLSIの外部端子数を極力少なく
するという要求から、通常は第５図に示すような２進−
10進デコーダ回路21により構成されることが多い。即
ち、このデコーダ回路21は、外部端子に接続された３つ
の入力端子22,23,24と、内部回路にモード設定信号を供
給するための８つの出力端子25,26,27,28,29,30,31,32
とを備えたものであり、３つのモード設定用の外部端子
によって８つのモードを設定することができる。一般に
入力端子数ｎのモード設定回路では2nのモードを設定す
ることができる。
は、モード設定のためのLSIの外部端子数を極力少なく
するという要求から、通常は第５図に示すような２進−
10進デコーダ回路21により構成されることが多い。即
ち、このデコーダ回路21は、外部端子に接続された３つ
の入力端子22,23,24と、内部回路にモード設定信号を供
給するための８つの出力端子25,26,27,28,29,30,31,32
とを備えたものであり、３つのモード設定用の外部端子
によって８つのモードを設定することができる。一般に
入力端子数ｎのモード設定回路では2nのモードを設定す
ることができる。
［発明が解決しようとする問題点］ ところが、最近のLSIの高集積化に伴い、LSIの多機能化
又はテスティングの複雑化が増々進み、同一LSIで設定
すべき動作モード又はテストモードの数も増加の一途を
たどっている。
又はテスティングの複雑化が増々進み、同一LSIで設定
すべき動作モード又はテストモードの数も増加の一途を
たどっている。
そのため、上述した従来のモード設定回路では設定すべ
きモード数の増加によってLSIの外部入力端子数が無制
限に増加するという問題があった。
きモード数の増加によってLSIの外部入力端子数が無制
限に増加するという問題があった。
本発明はかかる問題点に鑑みてなされたものであって、
少ない外部入力端子数で多数のモードを設定することが
できるモード設定回路を提供することを目的とする。
少ない外部入力端子数で多数のモードを設定することが
できるモード設定回路を提供することを目的とする。
［問題点を解決するための手段］ 本発明に係るモード設定回路は、集積回路の外部端子を
介してシリアル入力されたモード設定データをパラレル
データに変換する直並列変換回路と、この直並列変換回
路からのパラレルデータをデコードして集積回路内部の
モードを決定するモード設定信号を発生させるデコーダ
回路とを有するモード設定回路において、前記直並列変
換回路は、複数のフリップフロップ回路を多段接続して
なるシフトレジスタからなり、前記複数のフリップフロ
ップ回路のうち、最も後段のフリップフロップ回路の出
力は、前記デコード回路のイネーブル端子に接続されて
いることを特徴とする。
介してシリアル入力されたモード設定データをパラレル
データに変換する直並列変換回路と、この直並列変換回
路からのパラレルデータをデコードして集積回路内部の
モードを決定するモード設定信号を発生させるデコーダ
回路とを有するモード設定回路において、前記直並列変
換回路は、複数のフリップフロップ回路を多段接続して
なるシフトレジスタからなり、前記複数のフリップフロ
ップ回路のうち、最も後段のフリップフロップ回路の出
力は、前記デコード回路のイネーブル端子に接続されて
いることを特徴とする。
［作用］ モード設定データは、集積回路の外部端子を介してシリ
アルに入力され、直並列変換回路にて並列データに変換
されデコーダ回路の入力として与えられる。モード設定
用の外部端子としては、シリアルデータを入力する唯一
の端子を備えれば良く、必要であればシフトクロックを
導入する外部端子等を設ければ良い。本発明によれば、
設定すべきモード数が増えてデコーダ回路の入出力端子
数が増えても、直並列変換回路の長さを変化させるのみ
で集積回路の外部端子数は変わらない。
アルに入力され、直並列変換回路にて並列データに変換
されデコーダ回路の入力として与えられる。モード設定
用の外部端子としては、シリアルデータを入力する唯一
の端子を備えれば良く、必要であればシフトクロックを
導入する外部端子等を設ければ良い。本発明によれば、
設定すべきモード数が増えてデコーダ回路の入出力端子
数が増えても、直並列変換回路の長さを変化させるのみ
で集積回路の外部端子数は変わらない。
また、本発明においては、モード設定データの最初のデ
ータを「１」にしておくと、データ入力終了時にシフト
レジスタの最終段にこの「１」のデータがきているの
で、このデータ入力終了時にデコーダのイネーブル端子
にこの「１」が入力され、デコーダを起動してモード設
定信号を出力させることができる。これにより、LSI内
部のイニシャル状態を一定にした状態でモード設定を行
うことができる。
ータを「１」にしておくと、データ入力終了時にシフト
レジスタの最終段にこの「１」のデータがきているの
で、このデータ入力終了時にデコーダのイネーブル端子
にこの「１」が入力され、デコーダを起動してモード設
定信号を出力させることができる。これにより、LSI内
部のイニシャル状態を一定にした状態でモード設定を行
うことができる。
［実施例］ 以下、添付の図面を参照して本発明の実施例について説
明する。
明する。
第１図はモード設定回路の構成を示す回路図である。こ
のモード設定回路は、LSIの内部に構成され、直並列変
換回路１と、デコーダ回路２とで構成されている。直並
列変換回路１は、３つのフリップフロップ回路（以下、
F/Fという）3,4,5を多段接続してなるシフトレジスタ
で、初段のF/F3の入力端子（Ｉ）がLSIのモード設定デ
ータ入力用の外部端子６に接続され、各段のクロック入
力端子（Ｃ）がデータ読込みクロック入力用の外部端子
７に接続され、更に、各段の出力端子（Ｏ）がデコーダ
回路２の入力端子（I1,I2,I3）に接続されたものとなっ
ている。デコーダ回路２は、３つの入力端子（I1〜I3）
に入力された２進コードを10進コードに変換して８つの
出力端子10乃至17のいずれか１つにモード設定信号を発
生させる。
のモード設定回路は、LSIの内部に構成され、直並列変
換回路１と、デコーダ回路２とで構成されている。直並
列変換回路１は、３つのフリップフロップ回路（以下、
F/Fという）3,4,5を多段接続してなるシフトレジスタ
で、初段のF/F3の入力端子（Ｉ）がLSIのモード設定デ
ータ入力用の外部端子６に接続され、各段のクロック入
力端子（Ｃ）がデータ読込みクロック入力用の外部端子
７に接続され、更に、各段の出力端子（Ｏ）がデコーダ
回路２の入力端子（I1,I2,I3）に接続されたものとなっ
ている。デコーダ回路２は、３つの入力端子（I1〜I3）
に入力された２進コードを10進コードに変換して８つの
出力端子10乃至17のいずれか１つにモード設定信号を発
生させる。
第２図は、このように、構成された本実施例のモード設
定回路の動作タイミングを示すタイムチャート図であ
る。
定回路の動作タイミングを示すタイムチャート図であ
る。
外部端子６によりシリアルに入力されるモード設定デー
タは、データ読込みクロックの立上がりでF/F3に順次読
込まれる。F/F3,4に保持されたデータは、データ読込み
クロックの立上がりで次段のF/F4,5に夫々転送される。
従って、この回路では、データ読込みクロックの３クロ
ック目の立上がり時点（T1）でシリアル入力された３ビ
ットのモード設定データが全て読込まれ、直並列変換さ
れてデコーダ２に与えられることになる。データ読込み
クロックは、図示のように３ビットのモード設定データ
を全て読込んだ後、ローレベル又はハイレベルに固定さ
れ、各F/F3乃至４の出力を固定する。
タは、データ読込みクロックの立上がりでF/F3に順次読
込まれる。F/F3,4に保持されたデータは、データ読込み
クロックの立上がりで次段のF/F4,5に夫々転送される。
従って、この回路では、データ読込みクロックの３クロ
ック目の立上がり時点（T1）でシリアル入力された３ビ
ットのモード設定データが全て読込まれ、直並列変換さ
れてデコーダ２に与えられることになる。データ読込み
クロックは、図示のように３ビットのモード設定データ
を全て読込んだ後、ローレベル又はハイレベルに固定さ
れ、各F/F3乃至４の出力を固定する。
この回路によれば、外部端子としてモード設定データ入
力用の端子と、データ読込みクロック入力用の端子との
２つの端子を備えるだけで、８つのモードを設定するこ
とができる。設定モード数を更に増やす場合には、直並
列変換回路１のF/Fの段数を更に増加させれば良い。
力用の端子と、データ読込みクロック入力用の端子との
２つの端子を備えるだけで、８つのモードを設定するこ
とができる。設定モード数を更に増やす場合には、直並
列変換回路１のF/Fの段数を更に増加させれば良い。
第３図は本発明の実施例を示す回路図である。この回路
が第１図に示す回路と異なる点は、直並列変換回路41が
４段のF/F42,43,44,45で構成されている点及び最終段の
F/F45の出力がデコーダ回路46のイネーブル端子（EN）
に与えられている点である。デコーダ回路46は、イネー
ブル端子にローレベルが与えられているときは、モード
設定信号は発生させず、イネーブル端子にハイレベルが
与えられているときにのみモード設定信号を発生させ
る。
が第１図に示す回路と異なる点は、直並列変換回路41が
４段のF/F42,43,44,45で構成されている点及び最終段の
F/F45の出力がデコーダ回路46のイネーブル端子（EN）
に与えられている点である。デコーダ回路46は、イネー
ブル端子にローレベルが与えられているときは、モード
設定信号は発生させず、イネーブル端子にハイレベルが
与えられているときにのみモード設定信号を発生させ
る。
この回路によれば、第４図のタイムチャート図に示すよ
うに、モード設定データの入力に先立って、“1"レベル
データを与え、続く３ビットでモード設定データを与え
るようにすることで、データ読込みクロックの４クロッ
ク目の立上がり時点（T2）、即ちモード設定データが全
て直並列変換回路44に読込まれた時点でモード設定信号
が出力される。従って、この実施例によれば、LSI内部
のイニシャル状態を一定にした状態でモード設定が行え
るという利点がある。
うに、モード設定データの入力に先立って、“1"レベル
データを与え、続く３ビットでモード設定データを与え
るようにすることで、データ読込みクロックの４クロッ
ク目の立上がり時点（T2）、即ちモード設定データが全
て直並列変換回路44に読込まれた時点でモード設定信号
が出力される。従って、この実施例によれば、LSI内部
のイニシャル状態を一定にした状態でモード設定が行え
るという利点がある。
［発明の効果］ 以上説明したように、本発明によれば、直並列変換回路
を用いてモード設定データを直列入力するようにしたの
で、設定モード数が増加してもモード設定データ入力用
の外部端子数を増加させる必要がなく、少ない端子数で
多数のモード設定が可能であるという効果がある。
を用いてモード設定データを直列入力するようにしたの
で、設定モード数が増加してもモード設定データ入力用
の外部端子数を増加させる必要がなく、少ない端子数で
多数のモード設定が可能であるという効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
同回路の動作を示すタイムチャート図、第３図は本発明
の第２の実施例を示す回路図、第４図は同回路の動作を
示すタイムチャート図、第５図は従来のモード設定回路
の回路図である。１ ，44；直並列変換回路、2,16,21;デコーダ回路、３〜
5,42〜45;フリップフロップ回路、6,7;外部端子
同回路の動作を示すタイムチャート図、第３図は本発明
の第２の実施例を示す回路図、第４図は同回路の動作を
示すタイムチャート図、第５図は従来のモード設定回路
の回路図である。１ ，44；直並列変換回路、2,16,21;デコーダ回路、３〜
5,42〜45;フリップフロップ回路、6,7;外部端子
Claims (1)
- 【請求項１】集積回路の内部に構成され、外部端子を介
してシリアルに入力されたモード設定データをパラレル
データに変換する直並列変換回路と、この直並列変換回
路からの前記パラレルデータをデコードして前記集積回
路内部のモードを決定するモード設定信号を発生させる
デコード回路とを有するモード設定回路において、前記
直並列変換回路は、複数のフリップフロップ回路を多段
接続してなるシフトレジスタからなり、前記複数のフリ
ップフロップ回路のうち、最も後段のフリップフロップ
回路の出力は、前記デコード回路のイネーブル端子に接
続されていることを特徴とするモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269553A JPH07113660B2 (ja) | 1987-10-26 | 1987-10-26 | モード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62269553A JPH07113660B2 (ja) | 1987-10-26 | 1987-10-26 | モード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01112182A JPH01112182A (ja) | 1989-04-28 |
| JPH07113660B2 true JPH07113660B2 (ja) | 1995-12-06 |
Family
ID=17473981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62269553A Expired - Lifetime JPH07113660B2 (ja) | 1987-10-26 | 1987-10-26 | モード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447281A (ja) * | 1990-06-13 | 1992-02-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のテスト回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745945A (en) * | 1980-09-02 | 1982-03-16 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS59188572A (ja) * | 1983-04-11 | 1984-10-25 | Seiko Epson Corp | 半導体試験回路 |
| JPS62115857A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | 半導体集積回路装置 |
-
1987
- 1987-10-26 JP JP62269553A patent/JPH07113660B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01112182A (ja) | 1989-04-28 |
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