JPH0447281A - 半導体集積回路のテスト回路 - Google Patents
半導体集積回路のテスト回路Info
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- JPH0447281A JPH0447281A JP2154700A JP15470090A JPH0447281A JP H0447281 A JPH0447281 A JP H0447281A JP 2154700 A JP2154700 A JP 2154700A JP 15470090 A JP15470090 A JP 15470090A JP H0447281 A JPH0447281 A JP H0447281A
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- shift register
- circuit
- output signal
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- test
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- 238000012360 testing method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000000630 rising effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明は半導体集積回路のテスト回路に関し、特に一つ
の入力端子に、多くの機能をテストするテストモードの
設定を容易に増加することが可能なテスト回路に関する
。
の入力端子に、多くの機能をテストするテストモードの
設定を容易に増加することが可能なテスト回路に関する
。
半導体集積回路においては、内部回路が正常に動作して
いるかどうかを確認するために、内部にテスト回路を備
え、外部からの信号入力によってこのテスト回路を動作
させて内部の回路をテストすることが一般に行われてい
る。
いるかどうかを確認するために、内部にテスト回路を備
え、外部からの信号入力によってこのテスト回路を動作
させて内部の回路をテストすることが一般に行われてい
る。
従来の半導体集積回路のテスト回路は第4図に示すよう
に、テスト端子入力からの入力信号レベルによって動作
する三値入力回路5を有しており、このテスト回路から
の信号は第5図に示すように動作する。
に、テスト端子入力からの入力信号レベルによって動作
する三値入力回路5を有しており、このテスト回路から
の信号は第5図に示すように動作する。
すなわち、入力信号■が、a点のときに高電圧レベルV
8まで上がると、三値入力回路5の出力信号7は、“■
。′のレベルでIXH′ルーベルに変化する。
8まで上がると、三値入力回路5の出力信号7は、“■
。′のレベルでIXH′ルーベルに変化する。
また同様に、出力信号6はvHのレベルでゝゞH“レベ
ルに変化して、出力信号6,7がそれぞれ”H“レベル
のテストモード■を設定することができる。
ルに変化して、出力信号6,7がそれぞれ”H“レベル
のテストモード■を設定することができる。
さらに、入力信号Iがb点のときに、”■8′からゞ■
0″のレベルに下がると、出力信号6は“L″レベル出
力し、かつ出力信号7はtlH“レベルを保持し、出力
信号6.7がそれぞれL′L“レベルと“H“レベルと
のテストモード■を設定することができる。
0″のレベルに下がると、出力信号6は“L″レベル出
力し、かつ出力信号7はtlH“レベルを保持し、出力
信号6.7がそれぞれL′L“レベルと“H“レベルと
のテストモード■を設定することができる。
また、入力信号1がC点のとき、V0レベルからILL
“レベルに下がると、出力信号6は“L“レベルを保持
し、かつ出力信号7は、“L“レベルに下がり、実使用
モードを設定することができる。
“レベルに下がると、出力信号6は“L“レベルを保持
し、かつ出力信号7は、“L“レベルに下がり、実使用
モードを設定することができる。
このように、従来の半導体集積回路におけるテスト回路
では、一つの入力信号■によってテストモードを設定す
る場合、テストモード■、テストモード■、実使用モー
ド■の三通りに設定するようになっていた。
では、一つの入力信号■によってテストモードを設定す
る場合、テストモード■、テストモード■、実使用モー
ド■の三通りに設定するようになっていた。
[発明が解決しようとする課題1
近年、半導体集積回路の集積度が増し、さらに高機能化
になっているため、半導体集積回路のテストも多くの機
能をテストするために、テストモードの設定も多くなっ
てきている。
になっているため、半導体集積回路のテストも多くの機
能をテストするために、テストモードの設定も多くなっ
てきている。
上述した従来の半導体集積回路におけるテスト回路では
、第5図に示す通り、テストモード■。
、第5図に示す通り、テストモード■。
テストモード■、実使用モード■の三通りとなっている
ので、高機能化の半導体集積回路をテストするときに、
限られた部分のテストしかできないという欠点がある。
ので、高機能化の半導体集積回路をテストするときに、
限られた部分のテストしかできないという欠点がある。
本発明の目的はこのような欠点を除き、一つの入力端子
によって多くの機能をテストするテストモードの設定を
容易に増加することが可能な半導体集積回路のテスト回
路を提供することにある。
によって多くの機能をテストするテストモードの設定を
容易に増加することが可能な半導体集積回路のテスト回
路を提供することにある。
[課題を解決するための手段]
前記目的を達成するため、本発明に係る半導体集積回路
のテスト回路においては、シフトレジスタと、デコーダ
とを有する半導体集積回路のテスト回路であって、 シフトレジスタは、入力信号のシフトをクロック信号に
より行うものであり、 デコーダは、シフトレジスタからの出力信号をデコード
することにより、複数のテストモードを設定するもので
ある。
のテスト回路においては、シフトレジスタと、デコーダ
とを有する半導体集積回路のテスト回路であって、 シフトレジスタは、入力信号のシフトをクロック信号に
より行うものであり、 デコーダは、シフトレジスタからの出力信号をデコード
することにより、複数のテストモードを設定するもので
ある。
[作用]
本発明によれば、シフトレジスタlで入力信号のテスト
を行い、シフトレジスタ1からの出力信号に基づいてデ
コーダ2でデコードすることにより、三通り以上のテス
トモードを自由に選択するものである。
を行い、シフトレジスタ1からの出力信号に基づいてデ
コーダ2でデコードすることにより、三通り以上のテス
トモードを自由に選択するものである。
〔実施例1
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図、第2図は
第1図の動作を示すタイミング波形図である。
第1図の動作を示すタイミング波形図である。
図において、本実施例は、4つの立ち上がりエツジラッ
チ回路FF、、 FF、、 FF、、 FFおを並列に
接続して作成した4ビツトシフトレジスタ1と、4ビツ
トシフトレジスタ1の入力信号となる入力端子■と、シ
フトレジスタ1を制御するクロックが入力するクロック
端子Cと、ラッチ回路FP、 、 −FF、 。
チ回路FF、、 FF、、 FF、、 FFおを並列に
接続して作成した4ビツトシフトレジスタ1と、4ビツ
トシフトレジスタ1の入力信号となる入力端子■と、シ
フトレジスタ1を制御するクロックが入力するクロック
端子Cと、ラッチ回路FP、 、 −FF、 。
FF、、 FF、のそれぞれの出力信号Q、、 Q、、
Q、、 Q、を入力信号とする24個のデコーダ2と
を有する。
Q、、 Q、を入力信号とする24個のデコーダ2と
を有する。
第2図のタイミング波形図に示すように、A点のとき、
クロック端子Cに入力するクロックがゞL“からH“に
変化したときに、ラッチ回路FF。は、入力端子■のレ
ベルl′Hnを読み込み、出力信号Q。
クロック端子Cに入力するクロックがゞL“からH“に
変化したときに、ラッチ回路FF。は、入力端子■のレ
ベルl′Hnを読み込み、出力信号Q。
は”H“レベルに変化する。
次に、クロッグが8点でt L Lルベルがらx Hn
レベルに変化したとき、ラッチ回路FF。には、入力信
号Iのレベル“L“が読み込まれ、出力信号Q。は“H
“レベルから“L“レベルに変化する。同時にラッチ回
路FF。にラッチされていた1″H“の信号は、ラッチ
回路FF、に読み込まれ、出力信号Q1は”H“レベル
となる。
レベルに変化したとき、ラッチ回路FF。には、入力信
号Iのレベル“L“が読み込まれ、出力信号Q。は“H
“レベルから“L“レベルに変化する。同時にラッチ回
路FF。にラッチされていた1″H“の信号は、ラッチ
回路FF、に読み込まれ、出力信号Q1は”H“レベル
となる。
C点でクロックが立ち上がると、再び・入力信号■の値
0H”をラッチ回路FF。に読み込み、出力信号Q、は
“H“レベルとなる。同時に、ラッチ回路FF。にラッ
チされていたILL”レベルはラッチ回路FF1に読み
込まれ、出力信号Q1は”H”から“L“へ変化し、ラ
ッチ回路FF、にラッチされていた”H“レベルはラッ
チ回路FF、に読み込まれ、出力信号Q。
0H”をラッチ回路FF。に読み込み、出力信号Q、は
“H“レベルとなる。同時に、ラッチ回路FF。にラッ
チされていたILL”レベルはラッチ回路FF1に読み
込まれ、出力信号Q1は”H”から“L“へ変化し、ラ
ッチ回路FF、にラッチされていた”H“レベルはラッ
チ回路FF、に読み込まれ、出力信号Q。
はItH″レベルとなる。
このように、クロック端子Cのクロックの立ち上がりと
同期して、入力信号■のレベルを順次後段のラッチ回路
に読み込んで行くが、4発目のクロックの立ち上がるD
点では、入力信号■のゝゞL“レベルがラッチ回路FF
、にラッチされ、出力信号Q、が“H“から1ゝL J
′へ、ラッチ回路FF、にラッチされていたデータがラ
ッチ回路FF、に読み込まれ、出力信号Q1カ(’Il
l、“から“H“へ、ラッチ回路FF、にラッチされて
いたデータがラッチ回路FF、に読み込まれ、出力信号
Q、が0H“からILL“へ、さらに、ラッチ回路FF
、にラッチされていたデータがラッチ回路FF、に読み
込まれ、出力信号Q、力<aH“レベルになる。クロッ
クが4回立ち上がったとき、出力信号Q、、 Q、、
Q、、 Q、を入力信号とする。
同期して、入力信号■のレベルを順次後段のラッチ回路
に読み込んで行くが、4発目のクロックの立ち上がるD
点では、入力信号■のゝゞL“レベルがラッチ回路FF
、にラッチされ、出力信号Q、が“H“から1ゝL J
′へ、ラッチ回路FF、にラッチされていたデータがラ
ッチ回路FF、に読み込まれ、出力信号Q1カ(’Il
l、“から“H“へ、ラッチ回路FF、にラッチされて
いたデータがラッチ回路FF、に読み込まれ、出力信号
Q、が0H“からILL“へ、さらに、ラッチ回路FF
、にラッチされていたデータがラッチ回路FF、に読み
込まれ、出力信号Q、力<aH“レベルになる。クロッ
クが4回立ち上がったとき、出力信号Q、、 Q、、
Q、、 Q、を入力信号とする。
デコーダ2の出力信号O0〜01.のうち、1本の出力
信号だけが”H“レベルを出力し、後は、“L“レベル
となり、テストモード1が作られる。
信号だけが”H“レベルを出力し、後は、“L“レベル
となり、テストモード1が作られる。
以上のように、入力端子■からの入力信号■の状態によ
ってラッチ回路FF。、 FF、 、 FF、、 FF
、からの出力信号Q。j Ql l Qx ! q、の
レベルを変え、デコーダ2の出力信号0゜〜0..のう
ちの1本を“H“レベルに変化させて、全部で24種の
テストモードを自由に選択することができる。
ってラッチ回路FF。、 FF、 、 FF、、 FF
、からの出力信号Q。j Ql l Qx ! q、の
レベルを変え、デコーダ2の出力信号0゜〜0..のう
ちの1本を“H“レベルに変化させて、全部で24種の
テストモードを自由に選択することができる。
また、第3図は本発明の一実施例のラッチ回路を、Nビ
ット分まで増やしたテスト回路であり、2N種までテス
トモードを自由に選択することができる。
ット分まで増やしたテスト回路であり、2N種までテス
トモードを自由に選択することができる。
〔発明の効果]
以上説明したように本発明によれば、従来の回路と比較
して一つの入力端子によって多くのテストモードを作る
ことが可能であり、半導体集積回路における多種多様な
テストを行えるという効果がある。
して一つの入力端子によって多くのテストモードを作る
ことが可能であり、半導体集積回路における多種多様な
テストを行えるという効果がある。
また、シフトレジスタの段数を多くし、デコードの仕方
を暗号化することで、容易にテストモードに入りにくく
なり、セキュリティ上の効果を有する。
を暗号化することで、容易にテストモードに入りにくく
なり、セキュリティ上の効果を有する。
第1図は本発明の一実施例を示したブロック図、第2図
は第1図のタイミングを示す波形図、第3図は本発明を
用いた一実施例を示したブロック図、第4図は従来の半
導体集積回路のテスト回路の一例を示したブロック図、
第5図は第4図のタイミングを示す波形図である。 1・・・4ビツトシフトレジスタ 2・・・24個のNANDで構成されるデコーダ3・・
・Nビットシフトレジスタ 4・・・2N個のデコーダ 5・・・三値入力回
路6.7・・・三値入力回路からの出力信号FF、〜N
−1・・・シフトレジスタを構成するラッチ回路Q、〜
QN−,・・・シフトレジスタからの出力信号O0〜纏
・・・デコーダの出力信号 箱 図 第 図
は第1図のタイミングを示す波形図、第3図は本発明を
用いた一実施例を示したブロック図、第4図は従来の半
導体集積回路のテスト回路の一例を示したブロック図、
第5図は第4図のタイミングを示す波形図である。 1・・・4ビツトシフトレジスタ 2・・・24個のNANDで構成されるデコーダ3・・
・Nビットシフトレジスタ 4・・・2N個のデコーダ 5・・・三値入力回
路6.7・・・三値入力回路からの出力信号FF、〜N
−1・・・シフトレジスタを構成するラッチ回路Q、〜
QN−,・・・シフトレジスタからの出力信号O0〜纏
・・・デコーダの出力信号 箱 図 第 図
Claims (1)
- (1)シフトレジスタと、デコーダとを有する半導体集
積回路のテスト回路であって、 シフトレジスタは、入力信号のシフトをクロック信号に
より行うものであり、 デコーダは、シフトレジスタからの出力信号をデコード
することにより、複数のテストモードを設定するもので
あることを特徴とする半導体集積回路のテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2154700A JPH0447281A (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路のテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2154700A JPH0447281A (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路のテスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0447281A true JPH0447281A (ja) | 1992-02-17 |
Family
ID=15590038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2154700A Pending JPH0447281A (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路のテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0447281A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62182937A (ja) * | 1986-02-07 | 1987-08-11 | Toshiba Corp | テストモ−ド設定回路 |
JPH01112182A (ja) * | 1987-10-26 | 1989-04-28 | Nec Corp | モード設定回路 |
-
1990
- 1990-06-13 JP JP2154700A patent/JPH0447281A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62182937A (ja) * | 1986-02-07 | 1987-08-11 | Toshiba Corp | テストモ−ド設定回路 |
JPH01112182A (ja) * | 1987-10-26 | 1989-04-28 | Nec Corp | モード設定回路 |
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