JP4187580B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における試験に関するものであり、特に、通常動作時に近い状態で試験を行うことが可能な半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路装置では、通常モード（顧客使用状態）に加え、テストモード（試験ブロックを単独で試験できる状態）が備えられている。ここで試験ブロックとは、複数のブロックに分けられた半導体集積回路装置の回路のうち、試験のために選択されたブロックのことである。
【０００３】
図１２に、試験ブロックを単独で試験できるテストモードを持つ半導体集積回路装置の一般的な構成を示す。半導体集積回路装置１Ａが通常モード時には、ブロックＡとブロックＢとはセレクタＳ１を介して各種信号のやり取りを行う。またセレクタＳ１はテストデータ入出力端子ＰＴ１にも接続される。同様に、ブロックＢとＣはセレクタＳ２を介して、ブロックＣとＡはセレクタＳ３を介して各種信号のやり取りを行い、セレクタＳ２およびＳ３はテストデータ入出力端子ＰＴ２およびＰＴ３にも接続される。
【０００４】
半導体集積回路装置１Ａがテストモード時とされた時には、ブロックＡが試験ブロックとして選択された場合、セレクタＳ１によってブロックＡとブロックＢとの接続が、ブロックＡとテストデータ入出力端子ＰＴ１との接続に切り換えられ、ブロックＡとブロックＣとの接続がブロックＡとテストデータ入出力端子ＰＴ３との接続に切り換えられる。これにより、外部試験装置を用いてブロックＡをより詳細に試験することが可能となり出荷試験のレベルアップに繋がる。
【０００５】
ところが図１３に示す様に、ある試験ブロックだけを動作させるテストモードは動作するブロックが限定されるため、全体のブロックを動作させる通常モードに比して、電流消費による電圧降下の影響が少なく、内部電圧分布の電圧値が高くなる傾向がある。すなわち図１３に示すようにブロックＡのみを動作させる場合と、図１４に示すようにブロックＡ乃至Ｃを動作させる場合の内部電圧分布は異なる。そのため内部電圧値の高低によって結果に影響を受けるような試験を行う場合、テストモードにおいて正常動作し、試験を合格して出荷された製品が、通常モード（顧客使用状態）では電圧降下の影響により正常動作しないことがある。
【０００６】
そこで従来の技術では図１５に示す様に、テストモードによる試験時には内部の電圧降下を考慮し、外部電圧をＶ１からＶ３（Ｖ１＞Ｖ３）へ予め低く設定する方法が取られていた。
【０００７】
尚、本出願に係る発明に関連する先行技術は、従来より当業者であれば一般的に採用する技術常識に属するものであり、先行技術調査において抽出された刊行物等、出願人において本出願前に発表した論文等、および出願人において本出願に先立ち出願した先行特許出願等には、本出願において特許を受けようとする発明に関連する先行技術情報は見出されない。よって、本出願において記載すべき先行技術文献情報はない。
【０００８】
【発明が解決しようとする課題】
上記従来の技術によると、どの程度外部電源電圧を下げればよいかを判断するために相関データの取得が必要であった。すなわちテストモードにおける特定の試験ブロックの電圧マージンと、通常モードにおけるブロック全体の電圧マージンとの相関データを取得する必要があった。また、統計的に相関データを取得するためには、十分な数の半導体集積回路装置において相関データを取得する必要があった。
【０００９】
そのため従来の技術は、十分な数の半導体集積回路装置が入手できない初期の試験には適用できないという問題や、データ取得のための作業が発生するという問題があった。また従来の技術は、一律に電源電圧を与えるため、内部ブロック間の動作率の違いによって発生する、半導体集積回路装置内部における領域ごとに異なる電圧降下分布には対応することが出来なかった（図１５）。
【００１０】
本発明は前記従来技術の課題の少なくとも１つを解消するためになされたものであり、非試験ブロックを動作させることにより、テストモード時においても通常モード（実使用状態）に近い電圧分布のもとで、試験ブロックを試験することが可能な半導体集積回路装置、および半導体集積回路装置の試験方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記目的を達成するために請求項１に係る半導体集積回路装置では、複数の回路ブロックで通常動作が行われる通常モードと、複数の回路ブロックのうち選択された試験ブロックについて試験が行われるテストモードとを備える半導体集積回路装置において、回路ブロックは、複数の通常モードデータの各々が入力されることに応じて通常動作を行う複数の回路部と、複数の通常モードデータを複数の回路部へ入力する複数の通常信号経路上の各々に備えられる複数のフリップフロップと、複数のフリップフロップの入力経路ごとに配置され、通常モードでは、通常モードデータをフリップフロップの入力として選択し、テストモードでは、複数の回路ブロックのうち試験が行われない非試験ブロックにおいて、他のフリップフロップの出力をフリップフロップの入力として選択することで複数のフリップフロップを一巡するシフトレジスタにより構成される試験時信号経路を形成するセレクタ部とを備え、非試験ブロックにおいて、シフトレジスタに伝搬されるデータに基づいて回路部が動作することで、非試験ブロックを任意のデータおよび任意の周波数のクロックで動作可能とすることを特徴とする。
【００１２】
これにより、テストモード時においても非試験ブロックを動作させることが可能となり、通常モード（実使用状態）に近い電圧分布を得ることができる。よって半導体集積回路装置内部において、領域ごとに異なる実使用状態に近い電圧分布で試験ブロックの試験を行う事が可能となる。
【００１３】
また請求項２に係る半導体集積回路装置では、複数の回路ブロックの間を直列接続する接続回路を備え、接続回路は、前段の回路ブロックに入力される入力データまたは前段の回路ブロックから出力される出力データの一方を選択して、後段の回路ブロックに入力することを特徴とする。
【００１４】
これにより、複数の非試験ブロックにまたがってシフトレジスタを構成することにより、一つのシフトレジスタで複数の非試験ブロックを動作させることが可能となる。
【００１５】
また請求項３に係る半導体集積回路装置では、シフトレジスタの最終段フリップフロップからの出力経路は、シフトレジスタの初段フリップフロップのセレクタ部に試験時信号経路として接続されることを特徴とする。
【００１６】
また請求項４に係る半導体集積回路装置では、シフトレジスタの最終段フリップフロップからの出力経路と、シフトレジスタに伝搬されるデータの入力経路との何れか一方の経路を、初段フリップフロップのセレクタ部への試験時信号経路として選択する帰還セレクタ部を備えることを特徴とする。
【００１７】
これにより請求項３に係る半導体集積回路装置では、初期パターンを与えた後はクロックのみを入力することでデータの伝搬が継続され、非試験ブロックを動作させることが可能となる。
【００１８】
また請求項４に係る半導体集積回路装置では、帰還セレクタ部によって、シフトレジスタに伝搬されるデータの入力経路を選択し、初期パターンを入力することにより初期パターンを与えた後は、クロックのみを入力することでデータの伝搬が継続され、非試験ブロックを動作させることが可能となる。
【００１９】
これにより、シフトレジスタに初期パターンを与えた後は、クロックのみを入力することでデータの伝搬が継続され、非試験ブロックを動作させることが可能となる。よって、テストモード時に常にシフトレジスタにデータを入力し続ける必要がなくなる。
【００２０】
【００２１】
【００２２】
【発明の実施の形態】
以下、本発明の半導体集積回路装置について具体化した実施形態を図１乃至図１１に基づき図面を参照しつつ詳細に説明する。
【００２３】
第１実施形態を図１乃至３を用いて説明する。図１および図２は本発明に係る半導体集積回路装置の構成を示す図であり、図３はタイミングチャートである。
【００２４】
図１に示す半導体集積回路装置１は、通常モード（顧客使用状態）に加え、テストモード（試験ブロックを単独で試験できる状態）が備えられている。さらにテストモード時においては、各ブロックはブロックテストモードまたはブロック動作モードとされることが可能である。ここでブロックテストモードとは、試験ブロックとして選択されたブロックが試験されるモードであり、外部試験装置等を用いてブロックを試験することが可能なモードである。またブロック動作モードとは、非試験ブロックとして選択されたブロックが動作するモードであり、通常モードに近い動作率がブロックごとに得られるモードである。
【００２５】
半導体集積回路装置１は、ブロックＡ１乃至Ｃ１を備えている。ブロックＡ１は、ブロックＡ１内の回路構成に応じて配置され、通常モード時に個別に使用される複数のフリップフロップが、ブロック動作モード時に接続されて構成されるシフトレジスタＳＲ＿Ａ、およびシフトレジスタ入力端子ＰＳＩ＿Ａ、シフトレジスタ出力端子ＰＳＯ＿Ａを備えている。また、シフトレジスタＳＲ＿Ａを動作させるクロック信号が入力される端子であるクロック信号入力端子ＰＳＣＫ＿Ａ、シフトレジスタＳＲ＿Ａの動作モードを選択するための信号の入力端子であるシフトモード信号端子ＰＳＭ＿Ａを備える。また、ブロックＢ１およびブロックＣ１においてもブロックＡ１と同様の構成および端子を備える。
【００２６】
また、半導体集積回路装置１はセレクタＳ１乃至Ｓ３を備えている。ブロックＡ１とＢ１はセレクタＳ１を介して接続されると共に、セレクタＳ１はテストデータ入出力端子ＰＴ１にも接続される。同様に、ブロックＢ１とＣ１はセレクタＳ２を介して、ブロックＣ１とＡ１はセレクタＳ３を介して接続され、セレクタＳ２およびＳ３はテストデータ入出力端子ＰＴ２およびＰＴ３にも接続される。
【００２７】
図２にブロックＢ１内に構成されたシフトレジスタＳＲ＿Ｂを示す。シフトレジスタＳＲ＿Ｂは、ブロックＢ１内の回路構成に応じて配置され、通常モード時に個別に動作する複数のフリップフロップから選択されたＤフリップフロップＦＦ１乃至ＦＦｎの入出力間が順次接続されて構成される。セレクタＳＳ１にはシフトレジスタ入力端子ＰＳＩ＿Ｂから入力されたシフトレジスタデータＳＩ１、および通常モードデータＤＩ１が入力され、ブロック動作モード時にはシフトレジスタデータＳＩ１が、通常モード時には通常モードデータＤＩ１が選択されてフリップフロップＦＦ１の入力端子Ｄへ入力される。またクロックセレクタＣＳには、クロック信号入力端子ＰＳＣＫ＿Ｂから入力されるクロック信号ＳＣＫ＿Ｂ、および通常クロック信号ＣＫ１が入力され、ブロック動作モード時にはクロック信号ＳＣＫ＿Ｂが、通常モード時には通常クロック信号ＣＫ１が選択されて、フリップフロップＦＦ１乃至ＦＦｎのクロック端子ＣＫへ入力される。またセレクタＳＳ１乃至ＳＳｎおよびクロックセレクタＣＳには、シフトモード信号端子ＰＳＭ＿Ｂ（図１参照）からシフトモード信号ＳＭ＿Ｂが入力される。
【００２８】
フリップフロップＦＦ１の出力信号であるシフトレジスタデータＳＩ２は、セレクタＳＳ２を介してフリップフロップＦＦ２に入力されると共に、通常モードで動作するＦＦ１以後の回路Ｌ１にも入力される。そしてフリップフロップＦＦ２の出力信号であるシフトレジスタデータＳＩ３は回路Ｌ２およびセレクタＳＳ３を介してフリップフロップＦＦ３に入力される。以下同様にして、フリップフロップＦＦ３乃至ＦＦｎにおいてもＦＦ１と同様の回路構成を繰り返し備える。そして最終段のフリップフロップＦＦｎの出力はシフトレジスタ出力データＳＯとしてシフトレジスタ出力端子ＰＳＯ＿Ｂに出力される。
【００２９】
半導体集積回路装置１が通常モードとして動作する場合を説明する。通常モード時には、ブロックＡ１−Ｂ１間はセレクタＳ１を介して各種信号のやり取りを行う。同様にブロックＢ１−Ｃ１間はセレクタＳ２を介して、ブロックＡ１−Ｃ１間はセレクタＳ３を介して各種信号のやり取りを行う。
【００３０】
またブロックＢ１においては、通常モードデータＤＩ１乃至ＤＩｎがフリップフロップＦＦ１乃至ＦＦｎの入力端子Ｄに入力され、おのおののフリップフロップの出力は通常モードで動作する回路Ｌ１乃至Ｌｎへ入力される。また通常クロック信号ＣＫ１が、フリップフロップＦＦ１乃至ＦＦｎのクロック端子ＣＫに入力される。よって、フリップフロップＦＦ１乃至ＦＦｎは独立に動作することでブロックＢ１が通常動作を行う。
【００３１】
次に、半導体集積回路装置１が通常モードからテストモードへ状態が遷移され、ブロックＡ１が試験ブロック、ブロックＢ１およびＣ１が非試験ブロックとして選択された場合を説明する。
【００３２】
ブロックＡテストモード信号ＴＳＴ＿Ａ（不図示）が選択されることに応じて、フロックＡ１が試験ブロックとして選択され、ブロックテストモードとされると共に、セレクタＳ１によりブロックＡ１とＢ１との間の接続はブロックＡ１とテストデータ入出力端子ＰＴ１との間の接続に変更され、セレクタＳ３によりブロックＡ１とＣ１との間の接続はブロックＡ１とテストデータ入出力端子ＰＴ３との間の接続に変更される。これにより、ブロックＡ１の入出力データが直接テストデータ入出力端子ＰＴ１、ＰＴ３を介して入出力可能となり、外部試験装置等を用いてブロックＡ１をより詳細に試験することが可能となる。
【００３３】
図３のタイミングチャートを説明する。非試験ブロックとされたブロックＢ１においては、ブロック動作モードとされることに応じて、ブロックＢ１のシフトモード信号端子ＰＳＭ＿Ｂにハイレベルのシフトモード信号ＳＭ＿Ｂが入力されると、フリップフロップＦＦ１乃至ＦＦｎに入力されるデータは、セレクタＳＳ１乃至ＳＳｎによって、通常モードデータＤＩ１乃至ＤＩｎからシフトレジスタデータＳＩ１乃至ＳＩｎに変更される。よってブロックＢ１内にシフトレジスタＳＲ＿Ｂを構成する経路が作られ、かつシフトレジスタ動作可能状態とされる。また、クロックセレクタＣＳにハイレベルのシフトモード信号ＳＭ＿Ｂが入力されことに応じて、フリップフロップＦＦ１乃至ＦＦｎのクロック端子ＣＫには、通常クロック信号ＣＫ１に代わってクロック信号ＳＣＫ＿Ｂが入力され、シフトレジスタＳＲ＿Ｂはクロック信号ＳＣＫ＿Ｂに応じて動作を行う。
【００３４】
そして、クロック信号ＳＣＫ＿Ｂに応じてシフトレジスタ入力端子ＰＳＩ＿ＢからシフトレジスタデータＳＩ１が読み込まれる。そしてクロック信号ＳＣＫ＿Ｂに応じてフリップフロップＦＦ１乃至ＦＦｎはデータを次段フリップフロップへ出力する。これによりシフトレジスタの動作が行われる。
【００３５】
フリップフロップＦＦ１乃至ＦＦｎから出力されたシフトレジスタデータＳＩ２乃至ＳＩｎおよびＳＯは、次段セレクタに入力されると共に、通常モードで動作する回路Ｌ１乃至Ｌｎにも入力される。その結果シフトレジスタＳＲ＿Ｂの動作に応じて、フリップフロップＦＦ１乃至ＦＦｎだけでなく、通常モードで回路Ｌ１乃至Ｌｎも動作が行われることにより、ブロックＢ１に供給される電源電圧の電圧降下が発生する。
【００３６】
またブロックＣ１においても、ブロックＢ１と同様にして、ブロックＣ１のシフトモード信号端子ＳＭ＿Ｃにハイレベルの信号が入力されると、ブロックＣ１内のシフトレジスタＳＲ＿Ｃがレジスタ動作可能状態とされる。そしてクロック信号ＳＣＫ＿Ｃに応じてシフトレジスタＳＲ＿Ｃの動作が行われ、その結果ブロックＣ１に供給される電源電圧の電圧降下が発生する。
【００３７】
これにより、通常モード時に通常動作を行うフリップフロップを用いて、テストモード時に動作するシフトレジスタＳＲ＿ＢおよびＳＲ＿Ｃを非試験ブロックＢ１およびＣ１に構成することが可能となる。そのため、テストモード時において、ブロックＡ１の試験中に非試験ブロックＢ１およびＣ１を動作させ、ブロックＢ１およびＣ１に供給される電源電圧の電圧降下を発生させることが可能となり、通常モード（実使用状態）に近い電圧分布および電源ノイズ環境を得ることが可能となる。よって半導体集積回路装置内部における領域ごとに異なる電圧降下分布で試験ブロックＡ１の試験を行う事や、実使用状態に近い電源ノイズ環境の中で試験ブロックＡ１の試験を行う事が可能となる。
【００３８】
またシフトレジスタＳＲ＿ＢおよびＳＲ＿Ｃには、おのおのクロック信号入力端子ＰＳＣＫ＿Ｂ、ＰＳＣＫ＿Ｃから所定周波数のクロック信号ＳＣＫ＿ＢおよびＳＣＫ＿Ｃを供給することが可能である。これにより、内部ブロックＢ１とＣ１との間の動作頻度の違いなどによって発生する、ブロックごとに異なる電圧降下分布に対応することが可能となるため、実使用状態に近い電圧分布のもとで、試験ブロックＡ１を試験することが可能となる。
【００３９】
またシフトレジスタＳＲ＿ＢおよびＳＲ＿Ｃは、スキャン試験が実行されるスキャンチェーンを構成することが可能である。これにより、本発明によるシフトレジスタＳＲ＿ＢおよびＳＲ＿Ｃを用いてスキャン試験を行う事が可能となる。従来から備えられているスキャン試験用の配線やフリップフロップを利用することができるため、チップ面積の増大を抑えつつブロックＢ１、Ｃ１について非試験ブロックとしての動作を行わせることが可能となる。
【００４０】
ここでスキャン試験とは、スキャンチェーン（ブロック内のフリップフロップを通常の配線とは別にシリアルに繋いだ配線）を使って、テストモード時にフリップフロップを規定の値に設定し、通常モードでブロック全体を１クロック分動作させた後に、再度テストモードにしてスキャンチェーンを使ってフリップフロップの値を読み出すことで故障を検出する試験である。任意のデータの組み合わせでフリップフロップにデータを書き込むことができるため、通常では発生しにくい論理組み合わせも容易に作り出せ、故障検出率の高い試験を作成できる。
【００４１】
またブロックＡ１が試験される期間中に、シフトレジスタＳＲ＿ＢおよびＳＲ＿Ｃを用いてブロックＢ１、Ｃ１のスキャン試験を行う事が可能である。これにより、非試験ブロックＢ１、Ｃ１に対してスキャン試験を行うと同時に、そのスキャン試験によって非試験ブロックＢ１、Ｃ１に電圧降下が発生するため、通常動作時に近い電圧分布に基づいて試験ブロックＡ１を試験することが可能となる。よって試験時間の短縮化が可能となる。
【００４２】
第２実施形態を図４乃至６を用いて説明する。図４に示す半導体集積回路装置２はブロックＡ２乃至Ｃ２を備えている。ブロックＡ２は、ブロックＡ２内の回路構成に応じて配置され、通常モード時に個別に使用される複数のフリップフロップが、ブロック動作モード時に接続されて構成されるシフトレジスタＳＲ＿Ａ２を備え、またシフトレジスタＳＲ＿Ａ２を動作させるクロック信号が入力されるクロック信号入力端子ＰＳＣＫ＿Ａ、シフトレジスタＳＲ＿Ａ２の動作モードを選択するための端子であるシフトモード信号端子ＰＳＭ＿Ａを備える。しかし第１実施形態におけるブロックＡ１（図１）とくらべ、シフトレジスタ入力端子ＰＳＩ＿Ａおよびシフトレジスタ出力端子ＰＳＯ＿Ａを備えていない。なお、ブロックＢ２およびブロックＣ２においてもブロックＡ２と同様の構造および信号端子を備える。
【００４３】
図５にブロックＢ２内に構成された第２実施形態のシフトレジスタＳＲ＿Ｂ２を示す。ブロックＢ２には、ブロックＢ２内の回路構成に応じて個別に配置されている複数のＤフリップフロップＦＦ１乃至ＦＦｎが備えられる。セレクタＳＳ１にはセレクタＳＬ１から入力されたシフトレジスタデータＳＩ１、および通常モードデータＤＩ１が入力され、テストモード時にはシフトレジスタデータＳＩ１が、通常モード時には通常モードデータＤＩ１が選択されてフリップフロップＦＦ１の入力端子Ｄへ入力される。
【００４４】
セレクタＳＬ１にはテストデータ入出力端子ＰＴ１から入力されたシフトレジスタデータＳＩ１ＰおよびシフトレジスタＳＲ＿Ｂ２の最終段であるフリップフロップＦＦｎのシフトレジスタ出力データＳＯが入力され、セレクタＳＬ１の出力信号はセレクタＳＳ１へ入力される。またセレクタＳＬ１を制御する信号として、ブロックＡ、Ｃのテストモード信号ＴＳＴ＿Ａ、ＴＳＴ＿Ｃ（不図示）の論理和がセレクタＳＬ１に入力される。セレクタＳＳ１乃至ＳＳｎ、クロックセレクタＣＳには、シフトモード信号ＳＭ＿Ｂが入力される。
【００４５】
フリップフロップＦＦ１の出力信号であるシフトレジスタデータＳＩ２は、セレクタＳＳ２を介してフリップフロップＦＦ２に入力されると共に、通常モードで動作するＦＦ１以後の回路Ｌ１にも入力される。そしてフリップフロップＦＦ２の出力信号であるシフトレジスタデータＳＩ３は回路Ｌ２およびセレクタＳＳ３を介してフリップフロップＦＦ３に入力される。以下同様にして、フリップフロップＦＦ３乃至ＦＦｎにおいてもＦＦ１と同様の回路構成を繰り返し備える。そして最終段のフリップフロップＦＦｎの出力はシフトレジスタ出力データＳＯとしてセレクタＳＬ１と回路Ｌｎに入力される。
【００４６】
またクロックセレクタＣＳには、クロック信号入力端子ＰＳＣＫ＿Ｂから入力されるクロック信号ＳＣＫ＿Ｂ、および通常モードで用いられる通常クロック信号ＣＫ１が入力され、クロックセレクタＣＳの出力信号はフリップフロップＦＦ１乃至ＦＦｎのクロック端子ＣＫへ入力される。
【００４７】
半導体集積回路装置２が通常モードからテストモードへ状態が遷移され、ブロックＡ２が試験ブロック、ブロックＢ２およびＣ２が非試験ブロックとして選択される場合を説明する。まず試験の準備段階としてセレクタＳ１によりブロックＡ２−Ｂ２間の接続はブロックＢ２−テストデータ入出力端子ＰＴ１間接続とされ、セレクタＳ３によりブロックＡ２−Ｃ２間の接続はブロックＣ２−テストデータ入出力端子ＰＴ３間接続とされる。これによりテストデータ入出力端子ＰＴ１、ＰＴ３を用いて、シフトレジスタＳＲ＿Ｂ２、ＳＲ＿Ｃ２にシフトレジスタデータを入力することが可能となる。
【００４８】
図６のタイミングチャートを説明する。シフトモード信号ＳＭ＿Ｂがハイレベルへ反転されると、セレクタＳＳ１乃至ＳＳｎにハイレベルのシフトモード信号ＳＭ＿Ｂが入力され、ブロックＢ２内にシフトレジスタＳＲ＿Ｂ２が構成され、シフトレジスタ動作可能状態とされる。また、クロックセレクタＣＳにハイレベルのシフトモード信号ＳＭ＿Ｂが入力された時は、フリップフロップＦＦ１乃至ＦＦｎのクロック端子ＣＫには、通常クロック信号ＣＫ１に代わってクロック信号ＳＣＫ＿Ｂが入力され、シフトレジスタＳＲ＿Ｂ２はクロック信号ＳＣＫ＿Ｂに応じて動作を行う。
【００４９】
まず、クロック信号ＳＣＫ＿Ｂに応じてテストデータ入出力端子ＰＴ１からシフトレジスタデータＳＩ１が入力される。そしてクロック信号ＳＣＫ＿Ｂに応じてフリップフロップＦＦ１乃至ＦＦｎはデータを次段フリップフロップへ出力する。これによりシフトレジスタの動作が行われ、その結果、図６のＭ１０に示す時点で、フリップフロップＦＦ１乃至ＦＦｎに規定のシフトレジスタ初期値が与えられる。
【００５０】
なおシフトレジスタ初期値は、シフトレジスタの最終段フリップフロップのデータが初段フリップフロップに帰還される場合のシフトレジスタ動作率を定める値であり、シフトレジスタ動作率はブロックＢの動作率に応じて設定される値である。ここでシフトレジスタ動作率とは、シフトレジスタを構成するフリップフロップのうち、ラッチされている値が反転するフリップフロップの割合を示す数値である。例えば、シフトレジスタ初期値が２進数列で“０００００…”または“１１１１１…”の場合、シフトレジスタが動作を行った場合に値が反転するフリップフロップが無いため、シフトレジスタ動作率は０％である。また、シフトレジスタ初期値が “１０１０１０…”の場合はシフトレジスタ動作率は１００％、“１１００１１００…”の場合はシフトレジスタ動作率は５０％となる。
【００５１】
フリップフロップＦＦ１乃至ＦＦｎに初期値入力が終了した後、次にシフトレジスタをループさせる経路が構成される。テストモード信号ＴＳＴ＿Ａがハイレベルとされ（図６、Ｍ１２）、ブロックＡがブロックテストモードとされることに応じて、セレクタＳＬ１からセレクタＳＳ１に入力される信号ＳＩ１は、テストデータ入出力端子ＰＴ１より入力されるシフトレジスタデータＳＩ１Ｐから、シフトレジスタ出力データＳＯへと切り替えられる。
【００５２】
この結果シフトレジスタＳＲ＿Ｂ２はループ経路を形成することとなり、クロック信号ＳＣＫ＿Ｂに応じてシフトレジスタ初期値がシフトレジスタＳＲ＿Ｂ２内で帰還されながら繰り返しシフトする。これにより、フリップフロップＦＦ１乃至ＦＦｎの各段以降に設けられた回路Ｌ１乃至Ｌｎが動作することによりブロックＢ２に供給される電源電圧の電圧降下が発生する。
【００５３】
またブロックＡがブロックテストモードとされることに応じて、セレクタＳ１によりテストデータ入出力端子ＰＴ１−ブロックＢ２間の接続は、テストデータ入出力端子ＰＴ１−ブロックＡ２間の接続へと変更される。またセレクタＳ３により、テストデータ入出力端子ＰＴ３−ブロックＣ２間の接続は、テストデータ入出力端子ＰＴ３−ブロックＡ２間の接続へと変更される。これによりブロックＡ２の入出力データが、直接テストデータ入出力端子ＰＴ１、ＰＴ３から入出力可能となるため、外部試験装置を用いるなどの手法によりブロックＡ２をより詳細に試験することが可能となる。
【００５４】
またブロックＣ２においてもブロックＢ２と同様の動作が行われることにより、シフトレジスタＳＲ＿Ｃ２に初期値が与えられ、クロック信号ＳＣＫ＿Ｃに応じてシフトレジスタＳＲ＿Ｃ２が動作することにより、ブロックＣ２に供給される電源電圧の電圧降下が発生する。
【００５５】
これにより、シフトレジスタ初期値をシフトレジスタＳＲ＿Ｂ２、ＳＲ＿Ｃ２に一度与えた後は、クロック信号ＳＣＫ＿Ｂ、ＳＣＫ＿Ｃのみを供給すればデータの伝搬が継続されるため、ブロックＡ２の試験期間中にブロックＢ２、Ｃ２を動作させて、電源電圧の電圧降下を発生させることが可能である。よって、シフトレジスタ入力端子ＰＳＩ＿Ｂ、ＰＳＩ＿Ｃから常にシフトレジスタデータを入れ続ける必要がなくなるため、テストデータ入出力端子ＰＴ１をブロックＢ２とＡ２で、テストデータ入出力端子ＰＴ３をブロックＣ２とＡ２で共有する事が可能となり、シフトレジスタ入出力端子の削減が可能となる。
【００５６】
なお第２実施形態では、シフトレジスタ出力データＳＯ、シフトレジスタデータＳＩ１Ｐ、通常モードデータＤＩ１の３つのデータから一つのデータを選択してフリップフロップＦＦ１へ入力する、３択するセレクタとして、２択セレクタであるセレクタＳＳ１およびセレクタＳＬ１を直列接続することにより構成しているが、３択セレクタを用いて同様の効果を得ることも可能である。
【００５７】
第３実施形態を図７および８を用いて説明する。図７に示すブロック内に構成されたシフトレジスタＳＲ＿Ｂ３を、図８のタイミングチャートを参照しつつ説明する。ここで、シフトレジスタＳＲ＿Ｂ３の基本構成は第２実施形態と同様であるため、詳細な説明は省略する。
【００５８】
第３実施形態では、セットリセット信号ＳＲＳＴ＿Ｂが使用され、信号ＳＲＳＴ＿ＢはフリップフロップＦＦ１乃至ＦＦｎのプリセット端子ＰＲまたはクリア端子ＣＬに入力される。すなわち、フリップフロップＦＦ１から順に、ＦＦ１およびＦＦ２のプリセット端子ＰＲ、ＦＦ３およびＦＦ４のクリア端子ＣＬ、ＦＦ５およびＦＦ６のプリセット端子ＰＲ…の様に、ＦＦ１乃至ＦＦｎまで２つのフリップフロップごとに交互にセットリセット信号ＳＲＳＴ＿Ｂが入力される。
【００５９】
なお、セットリセット信号ＳＲＳＴ＿Ｂのプリセット端子ＰＲまたはクリア端子ＣＬへの接続は、シフトレジスタＳＲ＿Ｂ３の動作率によって規定される。すなわち、図７の場合ではフリップフロップＦＦ１乃至ＦＦｎにラッチされる２進数列は“１１００１１００…”であるため、シフトレジスタ動作率は５０％である。また、シフトレジスタＳＲ＿Ｂ３を動作させるクロック信号の２周期の間、同じデータが継続するので、周波数が２分周されて動作が行われる。
【００６０】
セットリセット信号ＳＲＳＴ＿Ｂがローレベルとされ（図８、Ｍ２１）、フリップフロップＦＦ１、ＦＦ２のプリセット端子ＰＲに入力されると、フリップフロップＦＦ１およびＦＦ２にはハイレベルの信号がラッチされる。またローレベルのセットリセット信号ＳＲＳＴ＿ＢがフリップフロップＦＦ３、ＦＦ４のクリア端子ＣＬに入力されると、フリップフロップＦＦ３およびＦＦ４にはローレベルの信号がラッチされる。以下同様にＦＦ５乃至ＦＦｎまで２つのフリップフロップごとにハイレベルとローレベルのデータが交互にラッチされ、フリップフロップＦＦ１乃至ＦＦｎに初期値が入力される（図８、Ｍ２０）。プリセットおよびクリアの完了の後、セットリセット信号ＳＲＳＴ＿Ｂはハイレベルに戻され（図８、Ｍ２２）、シフトレジスタＳＲ＿Ｂ３の初期化が終了する。これにより、シフトレジスタＳＲ＿Ｂ３を構成するフリップフロップＦＦ１乃至ＦＦｎの全てに一時にシフトレジスタ初期値を設定することが可能となる。
【００６１】
テストモード信号ＴＳＴ＿Ａはハイレベルとされ、ブロックＡがブロックテストモードとされている。そしてシフトモード信号ＳＭ＿Ｂがハイレベルとされると（図８、Ｍ２４）、ブロック内のフリップフロップＦＦ１乃至ＦＦｎが接続され、ループ経路を備えたシフトレジスタＳＲ＿Ｂ３が構成される。そしてクロック信号ＳＣＫ＿Ｂに応じてシフトレジスタ初期値が順次、帰還されながらシフトレジスタＳＲ＿Ｂ３内を繰り返しシフトしていく。これにより、フリップフロップＦＦ１乃至ＦＦｎの各段以降に設けられた回路Ｌ１乃至Ｌｎが動作することにより、当該ブロックに供給される電源電圧の電圧降下が発生する。
【００６２】
これにより、シフトレジスタを構成するフリップフロップ全てに、シフトレジスタ動作率に応じた初期値を同時に与えることが出来るため、試験時間の短縮化が可能となる。また、信号端子からシフトレジスタ初期値を与える必要がないため、初期値を入力するための端子は不要となり、端子数の削減が可能となる。
【００６３】
なお第３実施形態において、セレクタＳＬ１を省略し、シフトレジスタ出力データＳＯを直にセレクタＳＳ１に入力する回路構成にすることも可能である。
【００６４】
第４実施形態を図９を用いて説明する。図９は、ブロック内に構成されたシフトレジスタＳＲ＿Ｂ４の回路図である。ここでシフトレジスタＳＲ＿Ｂ４の基本構成は第３実施形態と同様であるため詳細な説明は省略する。第４実施形態では、ラッチ部Ｒ１乃至Ｒ４からなる４ビットの初期値レジスタＲが備えられる。
【００６５】
オアゲートＰ１乃至Ｐｎの出力は、フリップフロップＦＦ１乃至ＦＦｎのプリセット端子ＰＲへ入力される。またオアゲートＰ１乃至Ｐｎにはセットリセット信号ＳＲＳＴ＿Ｂと、インバータＩＮＶ１によって反転された初期値レジスタＲの出力信号とが入力される。この時、初期値レジスタＲのラッチ部Ｒ１の出力信号ＲＤ１がインバータＩＮＶ１で反転されてオアゲートＰ１へ入力され、以下信号ＲＤ２の反転信号がオアゲートＰ２へ、信号ＲＤ３の反転信号がオアゲートＰ３へ、信号ＲＤ４の反転信号がオアゲートＰ４へ、信号ＲＤ１の反転信号がオアゲートＰ５へ、信号ＲＤ２の反転信号がオアゲートＰ６へ…という様に、初期値レジスタＲにラッチされた信号の反転信号が、４ビット分の周期をもって順次オアゲートＰ１乃至Ｐｎに入力される。
【００６６】
またオアゲートＣ１乃至Ｃｎの出力は、フリップフロップＦＦ１乃至ＦＦｎのクリア端子ＣＬへ入力される。またオアゲートＣ１乃至Ｃｎにはセットリセット信号ＳＲＳＴ＿Ｂと、初期値レジスタＲの出力信号とが入力される。この時、初期値レジスタＲのラッチ部Ｒ１乃至Ｒ４にラッチされた信号ＲＤ１乃至ＲＤ４が、オアゲートＰ１乃至Ｐｎへの入力と同様に、４ビット分の周期をもって順次オアゲートＣ１乃至Ｃｎに入力される。
【００６７】
セットリセット信号ＳＲＳＴ＿ＢがローレベルとされるとフリップフロップＦＦ１乃至ＦＦｎにシフトレジスタ初期値を設定することが可能となる。すなわち、フリップフロップＦＦ１に着目すると、ラッチ部Ｒ１から出力されるハイレベルの信号ＲＤ１と、ローレベルのセットリセット信号ＳＲＳＴ＿ＢとがオアゲートＣ１に入力され、オアゲートＣ１のハイレベルの出力がフリップフロップＦＦ１のクリア端子ＣＬへ入力される。また、ラッチ部Ｒ１から出力されインバータＩＮＶ１で反転されたローレベルの信号と、ローレベルのセットリセット信号ＳＲＳＴ＿ＢとがオアゲートＰ１に入力され、オアゲートＰ１のローレベルの出力がフリップフロップＦＦ１のプリセット端子ＰＲへ入力される。よってオアゲートＰ１のローレベルの出力によってフリップフロップＦＦ１にはハイレベルの信号がラッチされる。
【００６８】
同様にして、ラッチ部Ｒ３から出力されるローレベルの信号に対しては、オアゲートＣ３からはローレベルの出力信号が、オアゲートＰ３からはハイレベルの出力信号が出力されて、フリップフロップＦＦ３にはローレベルの信号がラッチされる。すなわち、初期値レジスタＲのラッチ部Ｒ１乃至Ｒ４にラッチされたデータが、４ビット分の周期をもって順次フリップフロップＦＦ１乃至ＦＦｎにラッチされ、フリップフロップＦＦ１乃至ＦＦｎが初期化される。
【００６９】
ラッチ完了の後、セットリセット信号ＳＲＳＴ＿Ｂがハイレベルに戻され、シフトレジスタ初期値の設定が終了する。これにより、シフトレジスタＳＲ＿Ｂ４を構成するフリップフロップＦＦ１乃至ＦＦｎの全てに一時にシフトレジスタ初期値を設定することが可能となる。そしてクロック信号ＳＣＫ＿Ｂに応じてシフトレジスタ初期値が順次、帰還されながらシフトレジスタＳＲ＿Ｂ４内を繰り返しシフトしていく。これにより、フリップフロップＦＦ１乃至ＦＦｎの各段以降に設けられた回路Ｌ１乃至Ｌｎが動作することにより、当該ブロックに供給される電源電圧の電圧降下が発生する。
【００７０】
これにより、初期値レジスタＲを用いることによって、シフトレジスタ動作率に応じた任意の初期値をフリップフロップ全てに同時に与えることが出来るため、試験時間の短縮化が可能となる。また、信号端子からシフトレジスタ初期値を与える必要がないため、初期値を入力するためのテストデータ入出力端子ＰＴ１を使用する必要がなくなり、端子数の削減が可能となる。
【００７１】
なお第４実施形態においても、セレクタＳＬ１を省略し、シフトレジスタ出力データＳＯを直にセレクタＳＳ１に入力する回路構成にすることが可能である。
【００７２】
ブロック内に構成された第５実施形態のシフトレジスタＳＲ＿Ｂ５を、図１０を用いて説明する。シフトレジスタＳＲ＿Ｂ５の基本構成は第３実施形態と同様であるためここでは説明を省略する。第５実施形態では、ラッチ部Ｒ１乃至Ｒ４からなる４ビットの初期値レジスタＲが備えられる。
【００７３】
セレクタＳＬ１には、最終段であるフリップフロップＦＦｎのシフトレジスタ出力データＳＯが入力され、セレクタＳＬ１の出力信号ＳＩ１はセレクタＳＳＤ１へ入力される。またブロックＡ、Ｃのテストモード信号ＴＳＴ＿Ａ、ＴＳＴ＿Ｃの論理和がセレクタＳＬ１に入力される。
【００７４】
またフリップフロップＦＦ１乃至ＦＦｎはセレクタＳＳＤ１乃至ＳＳＤｎを備える。初期値レジスタＲのラッチ部Ｒ１にラッチされたハイレベルの信号ＲＤ１がセレクタＳＳＤ１へ入力され、以下信号ＲＤ２がＳＳＤ２へ、信号ＲＤ３がＳＳＤ３へ、信号ＲＤ４がＳＳＤ４へ、信号ＲＤ１がＳＳＤ５へ、信号ＲＤ２がＳＳＤ６へ…という様に、初期値レジスタＲにラッチされた信号が、４ビット分の周期をもって順次セレクタＳＳＤ１乃至ＳＳＤｎに入力される。また、セレクタＳＳＤ１乃至ＳＳＤｎには、シフトモード信号ＳＭ＿Ｂおよびシフトレジスタ初期値入力信号ＤＭ＿Ｂが制御信号として入力される。
【００７５】
セレクタＳＳＤ１乃至ＳＳＤｎに入力されているシフトレジスタ初期値入力信号ＤＭ＿Ｂがハイレベルとされると、各セレクタはラッチ部出力信号ＲＤ１乃至ＲＤ４を選択し、それらの値がフリップフロップＦＦ１乃至ＦＦｎへ入力される。
【００７６】
すなわち、フリップフロップＦＦ１に着目すると、シフトレジスタ初期値入力信号ＤＭ＿Ｂのハイレベル信号に応じて、セレクタＳＳＤ１でラッチ部出力信号ＲＤ１が選択され、信号ＲＤ１はシフトレジスタデータとしてフリップフロップＦＦ１に入力される。その結果フリップフロップＦＦ１にはハイレベルの信号がラッチされる。以下同様にして、初期値レジスタＲのラッチ部Ｒ１乃至Ｒ４にラッチされた信号が、４ビット分の周期をもって順次フリップフロップＦＦ２乃至ＦＦｎにラッチされる。ラッチ完了の後、シフトレジスタ初期値入力信号ＤＭ＿Ｂがローレベルに戻され、シフトレジスタ初期値の設定が終了する。これにより、シフトレジスタＳＲ＿Ｂ５を構成するフリップフロップＦＦ１乃至ＦＦｎの全てに一時にシフトレジスタ初期値を設定することが可能となる。
【００７７】
テストモード信号ＴＳＴ＿ＡまたはＴＳＴ＿Ｃにはハイレベルの信号が入力され、ブロックＡまたはブロックＣがブロックテストモードとされている。この時セレクタＳＬ１からセレクタＳＳＤ１へは、帰還されたシフトレジスタ出力データＳＯがシフトレジスタデータＳＩ１として入力される。そしてクロック信号ＳＣＫ＿Ｂに応じてシフトレジスタ初期値がシフトレジスタＳＲ＿Ｂ５内で帰還されながら繰り返しシフトする。これにより、フリップフロップＦＦ１乃至ＦＦｎの各段以降に設けられた回路Ｌ１乃至Ｌｎが動作することにより当該ブロックに供給される電源電圧の電圧降下が発生する。
【００７８】
これにより、初期値レジスタＲを用いることによって、シフトレジスタ動作率に応じた任意の初期値をフリップフロップ全てに同時に与えることが出来るため、試験時間の短縮化が可能となる。また、信号端子からシフトレジスタ初期値を与える必要がないため、初期値を入力するための端子は不要となり、端子数の削減が可能となる。
【００７９】
なお、セレクタＳＳＤ１乃至ＳＳＤｎは、ラッチ部出力信号ＲＤ１乃至ＲＤ４、シフトレジスタデータＳＩ１乃至ＳＩｎ、通常モードデータＤＩ１乃至ＤＩｎの３つのデータから一つを選択して次段フリップフロップへ出力する３択セレクタであるが、２択セレクタを多段に組み合わせて同様の効果を得ることも可能である。また、セレクタＳＬ１を省略し、シフトレジスタ出力データＳＯを直にセレクタＳＳＤ１に入力する回路構成にすることが可能である。
【００８０】
第６実施形態を図１１を用いて説明する。半導体集積回路装置６はセレクタＳ１１乃至Ｓ１３を備えている。セレクタＳ１１には、シフトレジスタＳＲ＿Ｂ６の出力信号ＳＯ＿Ｂと、シフトレジスタＳＲ＿Ｂ６の初段フリップフロップに入力されるデータがバイパスされたバイパス信号ＢＹ＿Ｂとが入力される。セレクタＳ１１は、２つの入力データから１つを選択して次ブロックＡ６へ出力する。また、セレクタＳ１２、Ｓ１３においてもＳ１１と同様の構造を備えている。
【００８１】
ここでバイパス信号ＢＹ＿Ｂとは、シフトレジスタ入力端子ＰＳＩ＿Ｂから入力されたシフトレジスタデータであり、バイパス信号ＢＹ＿ＡはセレクタＳ１１の出力信号、バイパス信号ＢＹ＿ＣはセレクタＳ１２の出力信号である。
【００８２】
シフトレジスタ入力端子ＰＳＩ＿ＢはシフトレジスタＳＲ＿Ｂ６内のセレクタＳＳ１＿Ｂへ接続され、シフトレジスタＳＲ＿Ｂ６の出力ＳＯ＿Ｂは、セレクタＳ１１を介してシフトレジスタＳＲ＿Ａ６内のセレクタＳＳ１＿Ａに入力される。シフトレジスタＳＲ＿Ａ６の出力ＳＯ＿ＡはセレクタＳ１２を介してシフトレジスタＳＲ＿Ｃ６内のセレクタＳＳ１＿Ｃへ入力され、シフトレジスタＳＲ＿Ｃ６の出力ＳＯ＿ＣはセレクタＳ１３を介してシフトレジスタ出力端子ＰＳＯ＿Ｃへ出力される。以上のようにして、シフトレジスタＳＲ＿Ａ６乃至ＳＲ＿Ｃ６は一つの経路として接続される。
【００８３】
半導体集積回路装置６が通常モードからテストモードへ状態が遷移され、ブロックＡ６が試験ブロック、ブロックＢ６およびＣ６が非試験ブロックとして選択される場合を説明する。まず試験の準備段階としてセレクタＳ１によりブロックＡ６−Ｂ６間の接続はブロックＡ６−テストデータ入出力端子ＰＴ１間の接続とされ、セレクタＳ３によりブロックＡ６−Ｃ６間の接続はブロックＡ６−テストデータ入出力端子ＰＴ３間の接続とされる。これによりブロックＡ６の入出力データが、直接テストデータ入出力端子ＰＴ１、ＰＴ３から入出力可能となる。
【００８４】
試験ブロックであるブロックＡ６では、テストモード信号ＴＳＴ＿Ａがハイレベルとされ、ブロックＡ６がブロックテストモードとされる。また非試験ブロックであるブロックＢ６およびＣ６では、シフトモード信号端子ＰＳＭ＿ＢおよびＰＳＭ＿Ｃにハイレベルの信号が入力され、ブロックＢ６およびＣ６内のシフトレジスタＳＲ＿Ｂ６およびＳＲ＿Ｃ６がレジスタ動作可能状態とされる。また入力されたクロック信号ＳＣＫ＿ＢおよびＳＣＫ＿Ｃに応じて、シフトレジスタＳＲ＿Ｂ６およびＳＲ＿Ｃ６は動作を行う。
【００８５】
またブロックＡ６が試験ブロックとされることに従って、セレクタＳ１１の出力信号にはシフトレジスタＳＲ＿Ｂ６の出力信号ＳＯ＿Ｂが、セレクタＳ１２の出力信号にはバイパス信号ＢＹ＿Ａが、セレクタＳ１３の出力信号にはシフトレジスタＳＲ＿Ｃ６の出力信号ＳＯ＿Ｃがそれぞれ選択される。
【００８６】
その結果、シフトレジスタＳＲ＿Ｂ６とＳＲ＿Ｃ６とが直に接続され、シフトレジスタＳＲ＿Ａ６は接続を切り離される。そしてブロックＡ６が試験ブロックとされることに応じて、ブロックＡ６はテストデータ入出力端子子ＰＴ１またはＰＴ３から入力されるデータに基づき通常モードでの動作を行い、その結果をテストデータ入出力端子ＰＴ１またはＰＴ３から出力する。
【００８７】
これにより、複数のブロック間のフリップフロップが接続されて、ブロックＡ６乃至Ｃ６をまたがって一つのシフトレジスタが構成される際に、セレクタ部Ｓ１１乃至Ｓ１３によって、特定のブロックを試験ブロックとし、他のブロックを非試験ブロックとして選択することが可能である。よって非試験ブロックのうち、動作周波数が同一である複数ブロックを選択して一つのシフトレジスタを構成するなどの手法を用いれば、ブロックごとに信号端子を備える必要はない。
【００８８】
もちろんブロックＢ６が試験ブロック、ブロックＡ６およびＣ６が非試験ブロックとして選択された場合には、セレクタＳ１１の出力信号にはバイパス信号ＢＹ＿Ｂが、セレクタＳ１２の出力信号にはシフトレジスタＳＲ＿Ａ６の出力信号ＳＯ＿Ａが、セレクタＳ１３の出力信号にはシフトレジスタＳＲ＿Ｃ６の出力信号ＳＯ＿Ｃがそれぞれ選択されれば、シフトレジスタＳＲ＿Ａ６とＳＲ＿Ｃ６とが直に接続され、シフトレジスタＳＲ＿Ｂ６は接続を切り離される。
【００８９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００９０】
例えば、本実施形態においては、試験ブロックＡを例に説明をしたが、本発明はこれに限定されるものではなく、複数の試験ブロックに対して同時に試験をすることができる。また試験ブロックはブロックＡに限られず、ブロックＢまたはＣでも可能であることは言うまでもない。
【００９１】
また、第２乃至６実施形態においては、シフトレジスタＳＲ＿Ａ乃至ＳＲ＿Ｃは、スキャン試験が実行されるスキャンチェーンを構成することが可能である。
【００９２】
また本実施形態では、半導体集積回路装置は回路ブロックＡ乃至Ｃごとにシフトモード信号端子ＰＳＭ＿Ａ乃至ＰＳＭ＿Ｃを備えるが、非試験ブロックとされたブロックのシフトモード信号ＳＭを半導体集積回路装置内でハイレベルに設定するような論理回路を備えれば、シフトモード信号端子ＰＳＭ＿Ａ乃至ＰＳＭ＿Ｃの削減も可能である。
【００９３】
また、シフトレジスタ入力端子ＰＳＩ、クロック信号入力端子ＰＳＣＫ＿Ａ乃至＿Ｃ、シフトモード信号端子ＰＳＭ＿Ａ乃至＿Ｃなどの各端子類は必ずしも外付け端子である必要はなく、半導体集積回路装置内で必要な信号が得られるようにしてもよい。
【００９４】
また本実施形態は、シフトレジスタＳＲ＿Ａ乃至ＳＲ＿Ｃを動作させるクロック信号ＳＣＫ＿Ａ乃至ＳＣＫ＿Ｃは半導体集積回路装置の外部から与えられる構成であるが、クロック信号ＳＣＫ＿Ａ乃至ＳＣＫ＿Ｃは半導体集積回路装置の内部で作成されたものでも良いし、通常モードで使用されるクロックでも良い。
【００９５】
また、本実施形態は電源電圧側の電圧降下に着目して説明したが、接地側の電圧上昇についても同様に本発明が有効であることは明らかである。
【００９６】
ここで、本発明の技術思想により、従来技術における課題を解決するための手段を以下に列記する。
（付記１）複数の回路ブロックのうち選択された試験ブロックについて試験が行われるテストモードを備える半導体集積回路装置において、
回路ブロックは、
回路構成に応じて配置されている少なくとも１つのフリップフロップと、
フリップフロップごとに配置され、回路ブロックの回路構成に応じた通常信号経路と、
フリップフロップを一巡するシフトレジスタを構成する試験時信号経路との何れか一方の経路とを、フリップフロップへの入力信号の経路として選択するセレクタ部とを備え、
回路ブロックのうちテストモード時に試験が行われない非試験ブロックにおいて、前記シフトレジスタに伝搬されるデータに基づき、非試験ブロックが回路動作を行うことを特徴とする半導体集積回路装置。
（付記２）試験時信号経路とは、他の回路ブロックに備えられるフリップフロップからの出力経路を含むことを特徴とする付記１に記載の半導体集積回路装置。（付記３）前記シフトレジスタの最終段フリップフロップからの出力経路は、該シフトレジスタの初段フリップフロップのセレクタ部に試験時信号経路として接続されることを特徴とする付記１に記載の半導体集積回路装置。
（付記４）前記シフトレジスタの最終段フリップフロップからの出力経路と、該シフトレジスタに伝搬されるデータの入力経路との何れか一方の経路を、初段フリップフロップのセレクタ部への試験時信号経路として選択する帰還セレクタ部を備えることを特徴とする付記１に記載の半導体集積回路装置。
（付記５）前記帰還セレクタ部は、
前記シフトレジスタにおける各フリップフロップを初期化する際、データの入力経路を選択し、
テストモード時に非試験ブロックとして回路動作をする際、最終段フリップフロップからの出力経路を選択することを特徴とする付記４に記載の半導体集積回路装置。
（付記６）前記シフトレジスタの最終段フリップフロップからの出力経路と、該シフトレジスタの初段フリップフロップへの入力経路との何れか一方の経路を、次段回路ブロックにおける初段フリップフロップのセレクタ部への試験時信号経路として選択するブロックセレクタ部を備えることを特徴とする付記１に記載の半導体集積回路装置。
（付記７）前記シフトレジスタは、シフトレジスタごとに所定周波数のクロック信号に応じてデータが伝搬されることを特徴とする付記１に記載の半導体集積回路装置。
（付記８）前記フリップフロップは、セット端子またはリセット端子の少なくともいずれか一方を備えることを特徴とする付記１に記載の半導体集積回路装置。（付記９）規定の初期パターンを設定するレジスタ部を備え、
レジスタ部のデータに基づいて、前記フリップフロップに対して、初期データを設定し、またはセットあるいはリセットを行うことを特徴とする付記１に記載の半導体集積回路装置。
（付記１０）前記シフトレジスタは、スキャン試験が実行されるスキャンチェーンを構成することを特徴とする付記１に記載の半導体集積回路装置。
（付記１１）テストモード時の非試験ブロックでの回路動作は、スキャン試験動作であることを特徴とする付記１０に記載の半導体集積回路装置。
（付記１２） 複数の回路ブロックから選択された試験ブロックについて試験が行われるテストモードを有する半導体集積回路装置の試験方法において、
テストモード時、複数の回路ブロックのうち試験が行われない非試験ブロックに対して、
回路構成に応じて配置されている複数のフリップフロップを一巡するように入出力間が順次接続されてシフトレジスタを構成する接続ステップと、
前記シフトレジスタにデータが順次伝搬され、伝搬されたデータに基づいて非試験ブロックが動作する擬似動作ステップとを有することを特徴とする半導体集積回路装置の試験方法。
（付記１３）テストモード時に、非試験ブロック間のフリップフロップが接続されて、複数の非試験ブロックにまたがってシフトレジスタを構成するブロック間接続ステップを有することを特徴とする付記１２に記載の半導体集積回路装置の試験方法。
（付記１４）前記シフトレジスタに伝搬されるデータを帰還する帰還ステップを有することを特徴とする付記１２に記載の半導体集積回路装置の試験方法。
（付記１５）テストモードに応じて、回路ブロックが試験ブロックにも非試験ブロックにもなる場合、他の非試験ブロックにおける前記シフトレジスタを、
前記回路ブロックが試験ブロックである際にはバイパスし、
非試験ブロックである際には該非試験ブロックの前記シフトレジスタに連結するバイパス選択ステップを有することを特徴とする付記１２に記載の半導体集積回路装置の試験方法。
【００９７】
また付記５に係る半導体集積回路装置では、帰還セレクタ部は、シフトレジスタにおける各フリップフロップを初期化する際にはデータの入力経路を選択し、テストモード時に非試験ブロックとして回路動作をする際には最終段フリップフロップからの出力経路を選択することを特徴とする。
【００９８】
これにより、データの入力経路を用いてシフトレジスタに初期パターンを与えることと、テストモード時に非試験ブロックとして回路動作をする際にはクロックのみを入力することでデータの伝搬が継続され、非試験ブロックを動作させることとが可能となる。
【００９９】
付記７に係る半導体集積回路装置では、シフトレジスタは、シフトレジスタごとに所定周波数のクロック信号が供給されることを特徴とする。
【０１００】
これにより、内部ブロック間の動作率の違いに応じてクロック信号の周波数を設定して、回路ブロックを動作させることができ、半導体集積回路装置内部における領域ごとに異なる電圧降下分布に対応することが可能となる。よって通常モード（実使用状態）に近い電圧分布のもとで、試験ブロックを試験することが可能となる。
【０１０１】
付記８に係る半導体集積回路装置では、フリップフロップは、セット端子またはリセット端子を備えることを特徴とする。
【０１０２】
これにより、シフトレジスタを構成するフリップフロップ全てに、同時に初期値を与えることが出来る。よって初期値を入力する時間が不要なため試験時間の短縮が可能となる。また、初期値を入力するための端子が不要となるため、端子数の削減に繋がる。
【０１０３】
付記９に係る半導体集積回路装置では、規定の初期パターンを設定するレジスタ部を備え、レジスタ部のデータに基づいて、フリップフロップに対して、初期データを設定し、またはセットあるいはリセットを行うことを特徴とする。
【０１０４】
これにより、シフトレジスタを構成するフリップフロップ全てに、動作率に応じた初期値を同時に与えることが出来る。よって、試験時間の短縮に繋がるとともに、より通常モード（実使用状態）に近い電圧分布のもとで、試験ブロックを試験することが可能となる。
【０１０５】
付記１０に係る半導体集積回路装置では、シフトレジスタは、スキャン試験が実行されるスキャンチェーンを構成することを特徴とする。
【０１０６】
これにより、本発明によるシフトレジスタを用いてスキャン試験を行う事が可能となる。よって別途スキャン試験用の配線を作成する必要がなくなるため、チップ面積の増大を抑えつつスキャン試験を行うことが可能となる。
【０１０７】
付記１１に係る半導体集積回路装置では、シフトレジスタの動作はスキャン試験であることを特徴とする。
【０１０８】
これにより、非試験ブロックに対してスキャン試験を行うと同時に、そのスキャン試験によって通常モードに近い電圧分布が得られるため、試験ブロックを試験することが可能となる。よって試験時間の短縮化が可能となる。
【０１０９】
【発明の効果】
本発明によれば、複数の回路ブロックから選択された試験ブロックについて試験が行われるテストモードを備える半導体集積回路装置において、非試験ブロックのフリップフロップが順次接続されてシフトレジスタが構成されることにより、テストモード時においても非試験ブロックを動作させることが可能となり、実使用状態に近い電圧分布を得ることができる。よって半導体集積回路装置内部を、領域ごとに異なる電圧降下分布として試験ブロックの試験を行う事が可能な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】 第１実施形態における半導体集積回路装置の構成を示す図である。
【図２】 第１実施形態における回路構成を示す図である。
【図３】 第１実施形態のタイミングチャートである。
【図４】 第２実施形態における半導体集積回路装置の構成を示す図である。
【図５】 第２実施形態における回路構成を示す図である。
【図６】 第２実施形態のタイミングチャートである。
【図７】 第３実施形態における回路構成を示す図である。
【図８】 第３実施形態のタイミングチャートである。
【図９】 第４実施形態における回路構成を示す図である。
【図１０】 第５実施形態における回路構成を示す図である。
【図１１】 第６実施形態における半導体集積回路装置の構成を示す図である。
【図１２】 従来技術における半導体集積回路装置の一般的な構成を示す図である。
【図１３】 従来技術における電圧降下について説明する第１図である。
【図１４】 従来技術における電圧降下について説明する第２図である。
【図１５】 従来技術における電圧降下について説明する第３図である。
【符号の説明】
Ａ１乃至Ｃ１ ブロック
ＳＲ＿Ａ乃至ＳＲ＿Ｃ シフトレジスタ
ＰＳＣＫ＿Ａ乃至ＰＳＣＫ＿Ｃ クロック信号入力端子
ＳＣＫ＿Ｂ クロック信号
ＰＳＭ＿Ａ乃至ＰＳＭ＿Ｃ シフトモード信号端子
ＳＭ＿Ａ乃至ＳＭ＿Ｃ シフトモード信号
ＰＳＩ＿Ａ乃至ＰＳＩ＿Ｃ シフトレジスタ入力端子
ＰＳＯ＿Ａ乃至ＰＳＯ＿Ｃ シフトレジスタ出力端子
ＦＦ１乃至ＦＦｎ Ｄフリップフロップ
ＳＳ１乃至ＳＳｎ セレクタ
Ｌ１乃至Ｌｎ 回路
ＳＩ１乃至ＳＩｎ シフトレジスタデータ

Claims (4)

1. 複数の回路ブロックで通常動作が行われる通常モードと、複数の前記回路ブロックのうち選択された試験ブロックについて試験が行われるテストモードとを備える半導体集積回路装置において、
   前記回路ブロックは、
   複数の通常モードデータの各々が入力されることに応じて前記通常動作を行う複数の回路部と、
   複数の前記通常モードデータを複数の前記回路部へ入力する複数の通常信号経路上の各々に備えられる複数のフリップフロップと、
   複数の前記フリップフロップの入力経路ごとに配置され、前記通常モードでは、前記通常モードデータを前記フリップフロップの入力として選択し、前記テストモードでは、複数の前記回路ブロックのうち前記試験が行われない非試験ブロックにおいて、他の前記フリップフロップの出力を前記フリップフロップの入力として選択することで複数の前記フリップフロップを一巡するシフトレジスタにより構成される試験時信号経路を形成するセレクタ部とを備え、
   前記非試験ブロックにおいて、前記シフトレジスタに伝搬されるデータに基づいて前記回路部が動作することで、前記非試験ブロックを任意のデータおよび任意の周波数のクロックで動作可能とする
   ことを特徴とする半導体集積回路装置。
2. 複数の前記回路ブロックの間を直列接続する接続回路を備え、
   前記接続回路は、前段の前記回路ブロックに入力される入力データまたは前段の前記回路ブロックから出力される出力データの一方を選択して、後段の前記回路ブロックに入力する
   ことを特徴とする請求項１に記載の半導体集積回路装置。
3. 前記シフトレジスタの最終段フリップフロップからの出力経路は、該シフトレジスタの初段フリップフロップの前記セレクタ部に試験時信号経路として接続される
   ことを特徴とする請求項１に記載の半導体集積回路装置。
4. 前記シフトレジスタの最終段フリップフロップからの出力経路と、該シフトレジスタに伝搬されるデータの入力経路との何れか一方の経路を、初段フリップフロップの前記セレクタ部への試験時信号経路として選択する帰還セレクタ部
   を備えることを特徴とする請求項１に記載の半導体集積回路装置。

Images