KR20080032766A - 테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리장치 - Google Patents

테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리장치 Download PDF

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Abstract

다양한 형태 및 다양한 길이를 갖는 테스트 패턴을 생성하는 테스트 패턴 발생회로 및 상기 테스트 패턴을 이용하여 테스트 동작을 수행하는 반도체 메모리 장치가 개시된다. 상기 테스트 패턴 발생회로는, 입출력 패드를 통해 외부의 테스터로부터 테스트 신호를 입력받아, 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하는 복수의 레지스터 블록과, 상기 복수의 레지스터 블록들의 활성화를 제어하는 레지스터 블록 제어부 및 상기 복수의 레지스터 블록에 연결되며, 고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 테스트 패턴으로서 출력하는 출력부를 구비하는 것을 특징으로 한다.

Description

테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리 장치{Test Pattern Generating Circuit and Semiconductor Memory Device having the same}
도 1은 종래의 테스트 장치를 이용하여 테스트 패턴을 발생하는 일예를 나타내는 표이다.
도 2는 종래의 테스트 장치를 이용하여 테스트 패턴을 발생하는 다른 예를 나타내는 표이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 일실시예에 따른 테스트 패턴 발생회로를 나타내는 회로도이다.
도 5는 도 3의 테스트 패턴 발생회로에 구비되는 인덱스 신호를 디코딩하는 디코더를 나타내는 블록도이다.
도 6은 도 3의 테스트 패턴 발생회로에서 테스트 신호의 저장 동작을 나타내는 파형도이다.
도 7은 도 3의 테스트 패턴 발생회로에서 테스트 패턴의 출력 동작을 나타내는 파형도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록 도이다.
도 9는 도 8의 반도체 메모리 장치의 동작의 일예를 나타내기 위한 파형도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 메모리 장치 110: 메모리부
120: 테스트 패턴 발생회로 121: 레지스터 블록 제어부
122: 레지스터 블록 123: 출력부
Rx: 입력버퍼 Tx: 출력버퍼
본 발명은 테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리 장치에 관한 것으로서, 더 자세하게는 다양한 형태의 테스트 패턴을 제공하여 보다 정확한 테스트 동작을 수행할 수 있는 테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 고속화되면서 상기 메모리 장치를 구동하기 위한 시스템 클록의 주파수가 증가하게 되며, 동일한 클락의 주파수에 대하여 더 많은 데이터를 전송하기 위한 DDR, QDR 및 ODR 등의 기술이 발전하게 되었다. 그러나 상기 반도체 메모리 장치의 정상 또는 페일(fail) 여부를 판별하기 위한 테스트 장치는, 상대적으로 반도체 메모리 장치에 비해 데이터의 전달 속도가 느리므로, 상기와 같 은 고속의 메모리 장치를 테스트하는데 제약을 받게 된다.
특히 낮은 속도를 갖는 테스트 장비로 고속의 반도체 메모리 장치를 테스트함에 있어서 큰 문제가 되는 것은, 시스템 클록보다 더 빠른 속도를 가지는 데이터 전송 속도이다. 즉, DDR, QDR 및 ODR 등의 기술 발전으로 인하여, 반도체 메모리 장치로 시스템 클록보다 2배 내지 8배 또는 16배의 속도로 테스트 패턴을 제공해야 한다. 그러나 낮은 데이터 전송속도를 갖는 테스트 장비로 상기와 같은 빠른 속도의 테스트 패턴의 전송은 어려워진다.
종래의 낮은 속도의 테스트 장치에서 발생한 테스트 신호를 이용하여 고속의 반도체 메모리 장치에 적용되는 테스트 패턴을 생성하는 일예를 도면을 참조하여 설명한다.
도 1 및 도 2는 종래의 테스트 장치를 이용하여 테스트 패턴을 발생하는 일예를 나타내는 표이다. 도 1에서는 도시된 바와 같이 테스트 장치의 동작 클록은 200MHz이고, 반도체 메모리 장치의 데이터 입출력 속도는 800MHz인 경우를 나타낸다.
외부의 테스트 장치로부터 제공되는 소정의 테스트 신호를 이용하여, 반도체 메모리 장치의 메모리부로 제공될 테스트 패턴을 생성한다. 일예로서 200MHz속도의 동작클록의 한 클록당 2 비트의 테스트 패턴을 입력받아, 상기 테스트 신호의 값에 대응하며 상기 동작클록의 한 클록당 8 비트로 이루어지는 테스트 패턴을 생성한다.
상기 생성된 테스트 패턴은 소정의 레지스터에 저장되며 반도체 메모리 장치 의 입출력 핀을 통해 전달된다. 일예로서 입출력 핀 DQ0을 통해 '00001111'의 테스트 패턴이 메모리부로 전달된다. 이후 상기 저장된 테스트 패턴은 한 비트씩 쉬프트(shift)되어지며, 입출력 핀 DQ1을 통해'10000111'의 테스트 패턴이 메모리부로 전달된다. 이와 유사한 방식에 따라 입출력 핀 DQ1을 통해 '00011110'의 테스트 패턴이 메모리부로 전달된다.
도 2는 반도체 메모리 장치로 제공될 테스트 패턴을 발생하는 다른 예를 나타낸다. 도시된 바와 같이 테스트 장치로부터 200MHz속도의 동작클록의 한 클록당 2 비트로 이루어지는 테스트 신호가 제공되며, 상기 테스트 신호의 값에 대응하여 8 비트의 테스트 패턴이 생성된다. 일예로서 2 비트의 테스트 패턴의 형태가 'Early=0','Late=1'로 구성되는 경우, 상기 2 비트의 테스트 패턴이 반복되는 형태로 8 비트의 테스트 패턴 '01010101'이 생성되며, 생성된 테스트 패턴은 메모리부로 전달된다. 이와 유사하게 2 비트의 테스트 패턴의 형태가 'Early=1','Late=1'로 구성되는 경우, 8 비트의 테스트 패턴 '11111111'이 생성된다.
상술한 바와 같이 반도체 메모리 장치의 테스트를 위하여 메모리부로 전달되는 테스트 패턴의 경우의 수가 다양하지 못하므로 정확한 테스트를 수행할 수 없는 문제점이 있었다. 또한, 테스트 장치로부터 생성되는 테스트 신호에 대응하여 동일한 패턴 길이(pattern length)를 가지는 테스트 패턴을 생성하므로(일예로서 2 비트의 테스트 신호를 이용하여 8 비트의 길이를 갖는 테스트 패턴을 생성), 반도체 메모리 장치로 제공되는 테스트 패턴의 길이를 다양하게 할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 다양한 테스트 패턴을 생성하고 테스트 패턴의 길이를 가변할 수 있는 테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 테스트 패턴 발생회로는, 입출력 패드를 통해 외부의 테스터로부터 테스트 신호를 입력받아, 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하는 복수의 레지스터 블록과, 상기 복수의 레지스터 블록들의 활성화를 제어하는 레지스터 블록 제어부 및 상기 복수의 레지스터 블록에 연결되며, 고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 테스트 패턴으로서 출력하는 출력부를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 저주파 클록신호는 상기 외부의 테스터로부터 제공되는 클록신호이며, 상기 고주파 클록신호는 상기 반도체 메모리 장치 내부의 클록신호인 것을 특징으로 한다.
또한 바람직하게는, 상기 고주파 클록신호는, 상기 반도체 메모리 장치의 데이터 입출력 속도와 동일한 속도를 갖는 클록신호인 것을 특징으로 한다.
또한 상기 복수의 레지스터 블록 각각은, 직렬 연결된 복수의 쉬프트 레지스터를 구비할 수 있다.
바람직하게는 상기 복수의 레지스터 블록 각각은, 상기 복수의 쉬프트 레지 스터의 출력단 중 적어도 하나 이상의 출력단이 상기 출력부와 연결될 수 있다.
또한 바람직하게는, 상기 복수의 레지스터 블록 각각은, 상기 출력부에서 출력되는 신호가 상기 레지스터 블록의 입력단으로 입력되는 피드백 구조를 갖는 것을 특징으로 한다.
한편, 상기 출력부는, 상기 복수의 레지스터 블록 각각에 연결되며, 활성화된 레지스터 블록에 저장된 신호를 테스트 패턴으로서 출력하는 복수의 멀티플렉서를 구비할 수 있다.
바람직하게는, 상기 복수의 레지스터 블록 각각은, 상기 복수의 쉬프트 레지스터의 출력단 중 적어도 하나 이상의 출력단이 상기 멀티플렉서의 입력단과 연결되는 것을 특징으로 한다.
또한 바람직하게는, 상기 복수의 멀티플렉서 각각은, 버스트 길이(burst length) 제어신호에 대응하여, 상기 멀티플렉서의 입력단과 연결된 쉬프트 레지스터의 출력단 중 어느 하나의 출력단으로부터 제공되는 신호를 출력하는 것을 특징으로 한다.
한편, 상기 레지스터 블록 제어부는, 상기 복수의 레지스터 블록 각각에 연결되는 복수의 논리소자를 구비할 수 있다.
바람직하게는, 상기 레지스터 블록 제어부는, 상기 저주파 클록신호 및 상기 고주파 클록신호가 입력단을 통해 입력되며, 상기 복수의 논리소자로 상기 클록신호 중 어느 하나의 클록신호를 출력하는 멀티플렉서를 더 구비할 수 있다.
또한 바람직하게는, 상기 멀티플렉서는, 상기 테스트 신호가 상기 복수의 레 지스터 블록에 저장되는 동안 상기 저주파 클록신호를 출력하며, 상기 복수의 레지스터 블록에 저장된 신호를 출력하는 동안 상기 고주파 클록신호를 출력하는 것을 특징으로 한다.
또한 바람직하게는, 상기 복수의 논리소자 각각은, 일 입력단으로 상기 멀티플렉서의 출력신호가 입력되며, 다른 입력단으로 어느 하나의 레지스터 블록을 활성화하기 위한 블록선택 제어신호가 입력되는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치는, 메모리부와, 입출력 패드를 통해 입력되는 신호를 수신하여 메모리부로 전달하는 입력버퍼와, 상기 메모리부로부터 제공되는 신호를 상기 입출력 패드를 통해 외부로 전달하기 위한 출력버퍼 및 테스트 모드에서, 외부의 테스터로부터 테스트 신호를 입력받아 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하며, 고주파 클록신호에 동기하여 상기 저장된 신호를 테스트 패턴으로서 메모리부로 출력하는 테스트 패턴 발생회로를 구비하는 것을 특징으로 한다.
바람직하게는 , 상기 테스트 패턴 발생회로는, 상기 테스트 신호를 입력받아, 상기 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하는 복수의 레지스터 블록과, 상기 복수의 레지스터 블록들의 활성화를 제어하는 레지스터 블록 제어부 및 상기 복수의 레지스터 블록에 연결되며, 상기 고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 출력하는 출력부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일실시예에 따른 반도체 메모리 장치의 테스트 방법은, 저 주파 클록신호에 동기하여 외부의 테스터로부터 테스트 신호가 입력되는 단계와, 상기 입력되는 테스트 신호를 복수의 레지스터 블록에 저장하는 단계와, 고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 테스트 패턴으로서 메모리부로 출력하는 단계와, 상기 메모리부로부터 테스트 결과를 독출하는 단계 및 상기 테스트 결과와 상기 레지스터 블록에 저장된 테스트 패턴을 비교하여 정상여부를 판별하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도시된 바와 같이 상기 반도체 메모리 장치(100)는, 메모리부(110)와 테스트 패턴 발생회로(120)를 구비할 수 있다. 또한 입출력 패드(DQ)를 통해 입력되는 신호를 수신하기 위한 입력버퍼(Rx)와, 메모리부(110)에서 독출된 신호를 외부로 전송하기 위한 출력버퍼(Tx)를 구비할 수 있다.
도시된 바와 같이 상기 테스트 패턴 발생회로(120)는, 입출력 패드(DQ)와 입력버퍼(Rx) 사이(노드a)에 연결되어, 반도체 메모리 장치(100) 내에 BIST(Built In Self Test) 회로로 구현될 수 있다. 반도체 메모리 장치의 테스트 장비로서 BIST(Built In Self Test) 회로는, 반도체 집적회로에 내장(embedded)된 메모리를 자체적으로 테스트하기 위한 자기 진단 회로이다. 상기 BIST 회로는 내장 메모리를 테스트하기 위하여 테스트 데이터(test data)를 인가한다. 상기 BIST 회로는 내장 메모리로부터 출력된 값과 기준 데이터 값을 비교하여 내장 메모리의 정상 또는 페일(fail) 여부를 판별한다.
또한 상기 테스트 패턴 발생회로(120)는, 레지스터 블록 제어부(121)와 레지스터 블록(122) 및 출력부(123)를 구비할 수 있다. 또한 복수의 레지스터 블록들 중 어느 하나의 블록을 활성화하기 위한 인덱스 신호(Index)가 상기 테스트 패턴 발생회로(120)로 제공된다. 또한 제어신호 load, unload가 상기 테스트 패턴 발생회로(120)로 제공되며, 테스트 패턴 발생회로(120)는, 상기 제어신호(load,unload)에 따라 외부에서 제공되는 테스트 신호를 저장(load)하거나, 저장된 테스트 신호를 테스트 패턴으로서 메모리부(110)로 출력(unload)한다.
상기와 같이 구성되는 반도체 메모리 장치(100)의 테스트 모드에서의 동작을 설명하면 다음과 같다.
테스트 모드에서 반도체 메모리 장치(100)는, 외부의 테스터(미도시)와 연결되어 상기 테스터로부터 테스트 신호(T_sig)를 입력받는다. 입출력 패드(DQ)를 통해 전달된 테스트 신호(T_sig)는 노드 a를 통해 테스트 패턴 발생회로(120)로 제공된다. 바람직하게는 상기 노드 a는 입출력 패드(DQ)와 입력버퍼(Rx) 사이에 위치한다.
또한 상기 반도체 메모리 장치(100)는, 테스터로부터 소정의 클록 입력 패 드(미도시)를 통해 클록신호를 입력받는다. 외부의 테스터로부터 제공받는 클록신호는, 반도체 메모리 장치(100)의 데이터 입출력을 위한 내부 클록신호에 비해 낮은 주파수를 갖는다. 상기 테스트 신호(T_sig)가 테스트 패턴 발생회로(120)로 제공되면, 테스트 패턴 발생회로(120)는 저주파 클록신호에 동기하여 테스트 신호(T_sig)를 레지스터 블록(122)에 저장한다. 상기 테스트 신호(T_sig)를 레지스터 블록(122)에 저장하는 동안 제어신호 load가 활성화된다. 도 3에는 제어신호 load와 제어신호 unload가 별개의 신호로서 도시되었으나, 상기 제어신호들 중 어느 하나의 제어신호만이 인가될 수도 있다.
상기 레지스터 블록(122)은 복수개의 레지스터 블록을 구비할 수 있다. 또한 각각의 레지스터 블록은 직렬 연결된 복수의 쉬프트 레지스터를 구비할 수 있으며, 상기 테스트 신호(T_sig)는 활성화된 레지스터 블록에 구비되는 쉬프트 레지스터에 하나의 비트씩 순차적으로 저장될 수 있다. 저주파 클록신호에 동기하여 테스트 신호(T_sig)를 쉬프트 레지스터에 저장하므로, 상기 테스트 신호(T_sig)의 저장동작은 로우 스피드로 진행된다.
한편, 레지스터 블록 제어부(121)는, 입력되는 인덱스 신호(Index)에 대응하여 복수의 레지스터 블록 중 어느 하나의 레지스터 블록을 활성화하기 위한 제어신호를 출력한다. 일예로서 레지스터 블록이
Figure 112006073241759-PAT00001
개로 이루어지는 경우, n 비트의 인덱스 신호(Index)를 입력받아
Figure 112006073241759-PAT00002
개의 디코딩된 제어신호를 출력할 수 있다. 도시되지는 않았으나 상기 레지스터 블록 제어부(121)는 상기 인덱스 신호(Index)를 디코딩하기 위한 n-to-
Figure 112006073241759-PAT00003
디코더를 구비할 수 있다.
상술한 바와 같은 동작에 따라 레지스터 블록(122)에 테스트 신호가 저장된 후, 출력부(123)는 내부의 고주파 클록신호(미도시)에 동기하여 상기 레지스터 블록(122)에 저장된 신호를 테스트 패턴(T_pat)으로서 출력(unload)한다. 상기 출력된 테스트 패턴(T_pat)은, 입력버퍼(Rx)를 거쳐 메모리부(110)로 제공된다.
상기 내부의 고주파 클록신호는 반도체 메모리 장치의 데이터 입출력 속도에 대응하는 클록수를 가지며, 외부 클록을 이용하여 반도체 메모리 장치 내부에서 생성될 수 있다. 상기 내부의 고주파 클록신호에 동기하여 테스트 패턴을 메모리부(110)로 제공하므로, 메모리부(110)의 데이터 입출력 속도에 상응하여 테스트 패턴(T_pat)을 제공할 수 있다.
상기 출력부(123)는, 복수의 레지스터 블록 각각에 연결된 출력소자를 구비할 수 있다. 일예로서, 첫 번째 레지스터 블록에 연결된 출력소자는 상기 첫 번째 레지스터 블록이 활성화되는 경우 이에 저장된 신호를 테스트 패턴(T_pat)으로서 출력한다. 또한 두 번째 레지스터 블록에 연결된 출력소자는 상기 두 번째 레지스터 블록이 활성화되는 경우 이에 저장된 신호를 테스트 패턴(T_pat)으로서 출력한다.
즉, 사용자에 의해 임의로 설정되는 인덱스 신호(Index)에 따라, 복수의 레지스터 블록 중 어느 하나의 레지스터 블록이 활성화되고, 상기 활성화된 레지스터 블록에 저장된 신호는 테스트 패턴(T_pat)으로서 출력된다. 사용자가 인덱스 신호(Index)의 비트열을 다양하게 설정함으로써, 메모리부(110)로 출력되는 테스트 패턴(T_pat)을 다양하게 할 수 있다.
Index 0 1 2 3
00 0 1 0 1
01 1 0 0 1
10 1 1 0 0
11 0 0 1 1
레지스터 블록(122)이 4 개의 레지스터 블록을 구비하는 경우, 상기 표 1에 예시된 바와 같이 2 비트의 인덱스 신호(Index)가 입력될 수 있다. 또한 상기 인덱스 신호(Index)에 따라 4 개의 레지스터 블록 중 어느 하나의 블록이 활성화된다.
테스트 신호 로딩시에, 인덱스 신호(Index) 00에 따라 첫 번째 레지스터 블록이 활성화되고, 상기 첫 번째 레지스터 블록에 '0101'의 테스트 신호가 저장된다. 또한 인덱스 신호(Index) 01에 따라 두 번째 레지스터 블록이 활성화되고, 상기 두 번째 레지스터 블록에 '1001'의 테스트 신호가 저장된다. 같은 방식으로 인덱스 신호(Index) 11에 따라 네 번째 레지스터 블록이 활성화되고, 상기 네 번째 레지스터 블록에 '0011'의 테스트 신호가 저장된다.
또한 테스트 패턴 언로딩시에, 인덱스 신호(Index)의 조합을 다양하게 할 수 있으므로, 메모리부(110)로 제공되는 테스트 패턴(T_pat)의 형태를 다양하게 할 수 있다. 일예로서 8 비트의 테스트 패턴(T_pat)을 구현하는 경우 인덱스 신호(Index)의 조합의 수가 16 가지로 구현될 수 있으므로, 생성되는 테스트 패턴(T_pat) 또한 16 가지 형태로 생성될 수 있다.
테스트 패턴(T_pat)이 메모리부(110)에 저장되고, 상기 저장된 테스트 패턴(T_pat)을 독출하여 원래의 테스트 패턴과 비교하여 상기 메모리부(110)의 정상여부를 판별할 수 있다. 상기 판별 결과는 출력버퍼(Tx) 및 입출력 패드(DQ PAD)를 통해 외부의 테스터로 전달된다.
상술한 바와 같은 테스트 패턴 발생회로(120)의 자세한 구성을 도 4를 참조하여 설명한다.
도 4는 도 3의 테스트 패턴 발생회로(120)를 나타내는 회로도이다. 도시된 바와 같이 테스트 패턴 발생회로(120)는 레지스터 블록 제어부(121)를 구비한다. 일 구현예로서, 상기 레지스터 블록 제어부(121)는, 복수의 레지스터 블록 각각에 연결되는 앤드 게이트(AND-Gate, A1 내지 A3)와, 멀티플렉서를 구비할 수 있다.
n 비트의 인덱스 신호는 소정의 디코더(미도시)에 의해 복수의 블록 선택신호(Dec_Index[0] 내지 Dec_Index[
Figure 112006073241759-PAT00004
])로 디코딩된다. 상기 복수의 블록 선택신호(Dec_Index[0] 내지 Dec_Index[
Figure 112006073241759-PAT00005
]) 각각은 복수의 레지스터 블록에 각각 연결된 앤드 게이트(A1 내지 A3)의 입력단으로 입력된다. 또한 멀티플렉서는 소정의 제어신호(load)에 의해 제어되며, 저주파 클록신호(ext_clk)와 고주파 클록신호(int_clk)을 입력받아 어느 하나의 클록신호(clk_con)를 출력한다. 상기 출력되는 클록신호(clk_con)는 상기 복수의 앤드 게이트(A1 내지 A3)의 일 입력단으로 입력된다.
복수의 블록 선택신호(Dec_Index[0] 내지 Dec_Index[
Figure 112006073241759-PAT00006
]) 중 어느 하나의 신호가 활성화되면, 상기 블록 선택신호가 입력되는 앤드 게이트는 해당 레지스터 블록에 구비되는 쉬프트 레지스터의 클록단에 클록을 제공한다. 쉬프트 레지스터는 상기 클록에 동기하여 신호를 순차적으로 저장하거나 출력한다.
또한 외부의 테스터로부터 제공되는 테스트 신호를 저장하는 경우, 상기 멀티플렉서는 제어신호(load)에 의해 제어되어 저주파 클록신호(ext_clk)를 출력한다. 또한 레지스터 블록에 저장된 신호를 테스트 패턴으로 출력하는 경우, 상기 멀티플렉서는 제어신호(load)에 의해 제어되어 고주파 클록신호(int_clk)를 출력한다. 이에 따라 저속의 외부 테스터로부터 테스트 신호를 입력받아, 고속의 반도체 메모리 장치의 데이터 입출력 속도로 상기 테스트 패턴을 메모리부(110)로 제공할 수 있다.
한편, 레지스터 블록(122)은 복수의 레지스터 블록(SR_Block 0 내지 SR_Block
Figure 112006073241759-PAT00007
)으로 이루어질 수 있으며, 각각의 레지스터 블록은 복수개의 쉬프트 레지스터를 구비할 수 있다. 일예로서 각각의 레지스터 블록은 16 개의 직렬 연결된 쉬프트 레지스터를 구비할 수 있다.
또한 복수의 레지스터 블록(SR_Block 0 내지 SR_Block
Figure 112006073241759-PAT00008
)은 출력부(123)와 연결된다. 상기 출력부(123)는 복수의 레지스터 블록(SR_Block 0 내지 SR_Block
Figure 112006073241759-PAT00009
)의 각각에 연결되는 복수의 출력소자를 구비할 수 있다. 첫 번재 출력소자(123_1)는 첫 번째 레지스터 블록(SR_Block 0)과 연결되며, 두 번재 출력소자(123_2)는 두 번째 레지스터 블록(SR_Block 1)과 연결된다. 또한
Figure 112006073241759-PAT00010
번째 출력소자(123_3)는
Figure 112006073241759-PAT00011
번째 레지스터 블록(SR_Block
Figure 112006073241759-PAT00012
)과 연결된다.
상기 복수의 출력소자(123_1 내지 123_3)의 출력단은 각각의 레지스터 블록의 첫 번째 쉬프트 레지스터의 입력단과 연결되어 피드백(feedback) 구조를 이룬다. 이에 따라 테스트 패턴 출력시, 상기 테스트 패턴이 첫 번째 쉬프트 레지스터로 피드백되어, 테스트 패턴을 저장할 수 있다.
상기 출력소자는 도시된 바와 같이 멀티플렉서로 이루어질 수 있다. 첫 번째 출력소자(123_1)을 예로 들어 설명하면, 상기 첫 번째 출력소자(123_1)는 4 to 1 멀티플렉서로 이루어질 수 있다. 또한 첫 번째 레지스터 블록(SR_Block 0)에 구비되는 2 번째 쉬프트 레지스터의 출력단이 상기 멀티플렉서의 입력단으로 입력된다. 또한 4 번째 쉬프트 레지스터의 출력단과 8 번째의 쉬프트 레지스터의 출력단 및 16 번째 쉬프트 레지스터의 출력단이 상기 멀티플렉서의 입력단으로 입력된다.
상기와 같이 구성됨에 따라, 하나의 인덱스 신호(Index)에 대응하여 출력되는 테스트 패턴의 비트수를 조절할 수 있다. 즉, 인덱스 신호(Index)에 대응하여 출력되는 신호의 버스트 길이(burst length)를 가변할 수 있다. 도시된 제어신호 BL은 버스트 길이를 설정하기 위한 제어신호이며, 바람직하게는 모드 레지스터 세트(MRS) 신호가 이용될 수 있다.
일예로서 상기 제어신호 BL에 의해, 멀티플렉서(123_1)가 4 번째 쉬프트 레지스터의 출력단으로부터 제공되는 신호를 출력하는 경우, 하나의 덱스 신호(Index)에 대응하여 4 비트의 테스트 패턴을 출력한다. 또한 출력되는 테스트 패턴은 피드백되어, 1 번째 쉬프트 레지스터 내지 4 번째 쉬프트 레지스터로 순차적으로 저장된다.
한편 상기 출력소자(123_1 내지 123_3)를 제어하기 위한 신호로서, 각각의 출력소자(123_1 내지 123_3)에는 블록 선택신호(Dec_Index[0] 내지 Dec_Index[
Figure 112006073241759-PAT00013
]) 및 제어신호(unload)가 입력된다. 상기 출력소자(123_1 내지 123_3)는, 언로드(unload) 구간에서 레지스터 블록(SR_Block 0 내지 SR_Block
Figure 112006073241759-PAT00014
)에 저장된 테스트 패턴을 출력한다. 이에 따라 제어신호(unload)가 활성화되는 경우에 상기 출력소자(123_1 내지 123_3)는 4 개의 입력신호들 중 어느 하나의 신호를 출력한다.
또한, 블록 선택신호(Dec_Index[0] 내지 Dec_Index[
Figure 112006073241759-PAT00015
])들 중에서 어느 하나는 활성화되고, 나머지는 비활성화된다. 즉, 입력되는 인덱스 신호에 따라 상기 출력소자들(123_1 내지 123_3) 중 어느 하나의 출력소자가 인에이블되어, 해당 레지스터 블록에 저장된 테스트 패턴을 출력한다. 일예로서 버스트 길이가 4 비트로 설정되고 8 비트의 테스트 패턴을 메모리부(110)로 제공하고자 하는 경우,
Figure 112006073241759-PAT00016
개의 레지스터 블록들 중 어느 두 개의 레지스터 블록에 저장된 테스트 패턴을 조합하므로, 다양한 형태의 테스트 패턴을 생성하여 메모리부(110)로 제공할 수 있다.
도 5는 인덱스 신호를 디코딩하는 디코더를 나타내는 블록도이다. 상기 n-to-
Figure 112006073241759-PAT00017
디코더(121_1)의 입력단으로는 n 비트의 인덱스 신호(Index)와 클록신호가 입력되며, 바람직하게는 저주파 클록신호(ext_clk)가 입력된다. 클록신호(ext_clk)에 동기하여 상기 디코더(121_1)는 인덱스 신호(Index)를 디코딩하여 블록 선택신호(Dec_Index[0:
Figure 112006073241759-PAT00018
])를 생성한다.
상기와 같이 구성되는 반도체 메모리 장치의 테스트 모드에서의 동작을 도 6 및 도 7을 참조하여 설명한다.
도 6은 도 3의 테스트 패턴 발생회로에서 테스트 신호의 저장 동작을 나타내는 파형도이다. 특히 도 6에 도시된 파형도는, 반도체 메모리 장치가 QDR 의 데이터 입출력 특성을 가지며, 버스트 길이는 4 비트로 설정되는 경우를 나타낸다. 또한 인덱스 신호(Index)는 2 비트의 신호로 구성되며, 레지스터 블록은 4 개의 블록을 구비하는 경우를 나타낸다.
도시된 바와 같이 테스트 신호의 로딩 동작시에는 제어신호 load가 활성화된다. 또한 제어신호 load가 활성화되므로, 레지스터 블록 제어부(121)에 구비될 수 있는 멀티플렉서는 외부의 저주파 클록신호(ext_clk)를 클록신호 clk_con 로서 논리회로(A1 내지 A3)의 일 입력단으로 제공한다.
상기 표 1에 도시된 바와 같이 인덱스 신호가 "00"인 경우 첫 번째 레지스터 블록이 활성화되며, 저주파 클록신호(ext_clk)에 동기하여 첫 번째 쉬프트 레지스터 내지 네 번째 쉬프트 레지스터로 "0101"의 데이터가 순차적으로 저장된다. 동일한 방식에 따라, 인덱스 신호가 "01"인 경우 두 번째 레지스터 블록이 활성화되어 "1001"의 데이터가 순차적으로 저장된다. 또한 인덱스 신호가 "10"인 경우 세 번째 레지스터 블록이 활성화되어 "1100"의 데이터가 순차적으로 저장되며, 인덱스 신호가 "11"인 경우 네 번째 레지스터 블록이 활성화되어 "0011"의 데이터가 순차적으로 저장된다.
상기한 바와 같이 테스트 신호의 로딩 동작이 완료되면, 레지스터 블록에 저장된 신호를 테스트 패턴으로서 출력하는 언로딩 동작이 수행된다.
도 7은 도 3의 테스트 패턴 발생회로에서 테스트 패턴의 출력 동작을 나타내는 파형도이다. 도시된 바와 같이 테스트 신호의 언로딩 동작시에는 제어신호 unload가 활성화된다. 또한 제어신호 unload가 활성화되므로, 레지스터 블록 제어부(121)에 구비될 수 있는 멀티플렉서는 내부의 고주파 클록신호(int_clk)를 클록신호 clk_con 로서 논리회로(A1 내지 A3)의 일 입력단으로 제공한다.
QDR의 반도체 메모리 장치는 외부 클록(ext_clk)의 한 클록당 4 비트의 데이터를 입출력한다. 반도체 메모리 장치 내부에서 생성되는 고주파 클록신호(int_clk)는 상기 외부 클록(ext_clk)에 비해 4 배의 주파수를 가지며, 레지스터 블록에 저장된 테스트 신호는 상기 내부 고주파 클록신호(int_clk)에 동기하여 메모리부(110)로 출력된다.
도시된 바와 같이 인덱스 신호가 "00"인 경우 첫 번째 레지스터 블록이 활성화되며, 상기 첫 번째 레지스터 블록에 저장된 신호 "0101"이 내부 고주파 클록신호(int_clk)에 동기하여 메모리부(110)로 출력된다. 또한 인덱스 신호가 "11"인 경우 첫 번째 레지스터 블록에 저장된 신호 "0011"이 내부 고주파 클록신호(int_clk)에 동기하여 메모리부(110)로 출력된다. 각 레지스터 블록의 쉬프트 레지스터들이 피드백 구조를 형성하므로, 출력되는 테스트 패턴은 다시 각각의 쉬프트 레지스터들로 순차적으로 저장된다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 특히 도 8에서는 테스트 패턴 발생회로를 기대값(expected data) 저장용도로 이용하는 실시예가 개시된다.
도시된 바와 같이 상기 반도체 메모리 장치(200)는, 메모리부(210), 테스트 패턴 발생회로(220), 논리소자(230) 및 에러신호 발생부(240)를 구비할 수 있다. 또한 상기 에러신호 발생부(240)는 래치 및 플립플롭을 포함하여 이루어질 수 있다. 상기 반도체 메모리 장치(200)의 구성요소들 중 앞서 설명된 구성의 동작과 관련하여서는 그 자세한 설명은 생략한다.
입출력 패드(DQ PAD)를 통해 외부의 테스터로부터 테스트 신호가 입력되면, 테스트 패턴 발생회로(220)는 저주파 클록신호에 동기하여 상기 테스트 신호를 저장한다. 이후 상기 저장된 신호는, 내부의 고주파 클록신호에 동기하여 테스트 패턴으로서 입력버퍼(Rx)로 전달된다. 입력버퍼(Rx)는 상기 테스트 패턴을 메모리부(210)로 출력한다.
상기한 바와 같은 테스트 신호의 로딩 및 언로딩 동작 완료후에는, 메모리부(210)에 저장된 테스트 패턴이 독출되고, 독출된 신호는 논리소자(230)의 일 입력단으로 제공된다. 상기 논리소자(230)의 일예로서 익스클로시브 오어(exclusive OR) 게이트가 적용될 수 있다.
또한 테스트 패턴 발생회로(220)로부터 테스트 패턴이 상기 논리소자(230)의 일 입력단으로 입력된다. 상기 논리소자(230)는 입력되는 두 신호를 비교하여, 비교 결과에 따른 신호를 출력한다. 테스트 패턴 발생회로(220)로부터 입력된 테스트 패턴은 기대값(expected data)으로서, 메모리부(210)로부터 독출된 신호는 상기 기대값(expected data)과 동일한 값을 가져야 한다. 즉, 논리소자(230)로 입력되는 상기 두 입력신호가 동일하면 메모리부(210)가 정상동작을 하는 것으로 판별하고, 두 입력신호가 다른 경우 상기 메모리부(210)가 페일(fail) 동작을 하는 것으로 판별한다.
상기 논리소자(230)로부터 출력되는 신호는 에러신호 발생부(240)로 전달된다. 상기 두 입력신호가 다른 경우 논리소자(230)로부터 하이 레벨의 신호가 제공되며, 에러신호 발생부(240)에 구비되는 래치는 상기 논리소자(230)로부터 제공되는 신호를 래치한다. 또한 에러신호 발생부(240)에 구비되는 플립플롭은 상기 래치된 신호를 출력한다.
외부의 테스터가 반도체 메모리 장치의 정상동작 여부를 판별하기 위하여, 외부의 테스터로 입력되는 에러신호는 낮은 속도로 제공되어야 한다. 이에 따라 상기 플립플롭으로는 외부의 저주파 클록신호(ext_clk)가 입력될 수 있으며, 상기 클록신호(ext_clk)에 동기하여 래치로부터 입력된 신호를 출력할 수 있다. 도 9에서는 메모리부(210)로부터 독출된 신호(RD DATA)에 오류가 발생한 경우, 낮은 속도로 생성되는 에러 신호의 파형(DFF Output)이 도시된다.
한편, 상기 반도체 메모리 장치는 출력버퍼(Tx)와 에러신호 발생부(240) 사이에 연결되는 멀티플렉서(250)를 더 구비할 수 있다. 상기 멀티플렉서(250)의 두 입력단으로는, 메모리부(210)로부터 독출된 신호와 상기 에러신호 발생부(240)의 출력신호가 입력된다. 도시되지는 않았으나, 상기 멀티플렉서(250)는 반도체 메모리 장치(200)의 정상동작 모드 또는 테스트 모드에 따른 제어신호를 입력받는다. 반도체 메모리 장치(200)의 정상동작 모드에서는, 상기 멀티플렉서(250)는 메모리부(210)로부터 독출된 신호를 출력버퍼(Tx)를 통해 외부로 전송한다. 또한 반도체 메모리 장치(200)의 테스트 동작 모드에서는, 상기 멀티플렉서(250)는 상기 에러신호 발생부(240)의 출력신호를 출력버퍼(Tx)를 통해 외부로 전송한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
상기한 바와 같은 본 발명에 따른 반도체 메모리 장치는, 낮은 속도의 테스터를 이용하여 고속의 테스트 패턴을 생성할 수 있으며, 다양한 형태 및 다양한 길이를 갖는 테스트 패턴을 생성할 수 있으므로, 비용을 절감하며 보다 정확하게 반도체 메모리 장치의 테스트를 수행할 수 있는 효과가 있다.

Claims (30)

  1. 반도체 메모리 장치에 구비되는 테스트 패턴 발생회로에 있어서,
    입출력 패드를 통해 외부의 테스터로부터 테스트 신호를 입력받아, 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하는 복수의 레지스터 블록;
    상기 복수의 레지스터 블록들의 활성화를 제어하는 레지스터 블록 제어부; 및
    상기 복수의 레지스터 블록에 연결되며, 고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 테스트 패턴으로서 출력하는 출력부를 구비하는 것을 특징으로 하는 테스트 패턴 발생회로.
  2. 제1항에 있어서,
    상기 저주파 클록신호는 상기 외부의 테스터로부터 제공되는 클록신호이며, 상기 고주파 클록신호는 상기 반도체 메모리 장치 내부의 클록신호인 것을 특징으로 하는 테스트 패턴 발생회로.
  3. 제2항에 있어서,
    상기 고주파 클록신호는, 상기 반도체 메모리 장치의 데이터 입출력 속도와 동일한 속도를 갖는 클록신호인 것을 특징으로 하는 테스트 패턴 발생회로.
  4. 제1항에 있어서, 상기 복수의 레지스터 블록 각각은,
    직렬 연결된 복수의 쉬프트 레지스터를 구비하는 것을 특징으로 하는 테스트 패턴 발생회로.
  5. 제4항에 있어서, 상기 복수의 레지스터 블록 각각은,
    상기 복수의 쉬프트 레지스터의 출력단 중 적어도 하나 이상의 출력단이 상기 출력부와 연결되는 것을 특징으로 하는 테스트 패턴 발생회로.
  6. 제5항에 있어서, 상기 복수의 레지스터 블록 각각은,
    상기 출력부에서 출력되는 신호가 상기 레지스터 블록의 입력단으로 입력되는 피드백 구조를 갖는 것을 특징으로 하는 테스트 패턴 발생회로.
  7. 제4항에 있어서, 상기 출력부는,
    상기 복수의 레지스터 블록 각각에 연결되며, 활성화된 레지스터 블록에 저장된 신호를 테스트 패턴으로서 출력하는 복수의 멀티플렉서를 구비하는 것을 특징으로 하는 테스트 패턴 발생회로.
  8. 제7항에 있어서, 상기 복수의 레지스터 블록 각각은,
    상기 복수의 쉬프트 레지스터의 출력단 중 적어도 하나 이상의 출력단이 상기 멀티플렉서의 입력단과 연결되는 것을 특징으로 하는 테스트 패턴 발생회로.
  9. 제8항에 있어서, 상기 복수의 멀티플렉서 각각은,
    버스트 길이(burst length) 제어신호에 대응하여, 상기 멀티플렉서의 입력단과 연결된 쉬프트 레지스터의 출력단 중 어느 하나의 출력단으로부터 제공되는 신호를 출력하는 것을 특징으로 하는 테스트 패턴 발생회로.
  10. 제9항에 있어서,
    상기 버스트 길이 제어신호는, 모드 레지스터 세트(Mode Register Set) 신호인 것을 특징으로 하는 테스트 패턴 발생회로.
  11. 제1항에 있어서, 상기 레지스터 블록 제어부는,
    상기 복수의 레지스터 블록 각각에 연결되는 복수의 논리소자를 구비하는 것을 특징으로 하는 테스트 패턴 발생회로.
  12. 제11항에 있어서, 상기 레지스터 블록 제어부는,
    상기 저주파 클록신호 및 상기 고주파 클록신호가 입력단을 통해 입력되며, 상기 복수의 논리소자로 상기 클록신호 중 어느 하나의 클록신호를 출력하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 테스트 패턴 발생회로.
  13. 제12항에 있어서, 상기 멀티플렉서는,
    상기 테스트 신호가 상기 복수의 레지스터 블록에 저장되는 동안 상기 저주파 클록신호를 출력하며, 상기 복수의 레지스터 블록에 저장된 신호를 출력하는 동안 상기 고주파 클록신호를 출력하는 것을 특징으로 하는 테스트 패턴 발생회로.
  14. 제13항에 있어서, 상기 복수의 논리소자 각각은,
    일 입력단으로 상기 멀티플렉서의 출력신호가 입력되며, 다른 입력단으로 어느 하나의 레지스터 블록을 활성화하기 위한 블록 선택신호가 입력되는 것을 특징으로 하는 테스트 패턴 발생회로.
  15. 메모리부;
    입출력 패드를 통해 입력되는 신호를 수신하여 메모리부로 전달하는 입력버퍼;
    상기 메모리부로부터 제공되는 신호를 상기 입출력 패드를 통해 외부로 전달하기 위한 출력버퍼; 및
    테스트 모드에서, 외부의 테스터로부터 테스트 신호를 입력받아 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하며, 고주파 클록신호에 동기하여 상기 저장된 신호를 테스트 패턴으로서 메모리부로 출력하는 테스트 패턴 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 테스트 패턴 발생회로는,
    상기 입출력 패드와 상기 입력버퍼 사이에 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 테스트 패턴 발생회로는,
    상기 테스트 신호를 입력받아, 상기 저주파 클록신호에 동기하여 상기 테스트 신호를 저장하는 복수의 레지스터 블록;
    상기 복수의 레지스터 블록들의 활성화를 제어하는 레지스터 블록 제어부; 및
    상기 복수의 레지스터 블록에 연결되며, 상기 고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 저주파 클록신호는 상기 외부의 테스터로부터 제공되는 클록신호이며, 상기 고주파 클록신호는 상기 반도체 메모리 장치 내부의 클록신호인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 고주파 클록신호는, 상기 반도체 메모리 장치의 데이터 입출력 속도와 동일한 속도를 갖는 클록신호인 것을 특징으로 하는 반도체 메모리 장치.
  20. 제17항에 있어서, 상기 복수의 레지스터 블록 각각은,
    직렬 연결된 복수의 쉬프트 레지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제15항에 있어서,
    상기 메모리로부터 테스트 결과 및 상기 테스트 패턴 발생회로로부터 테스트 패턴을 입력받아, 상기 테스트 결과와 테스트 패턴을 비교하는 비교부; 및
    상기 비교결과에 따라 에러신호를 발생하여 출력하는 에러신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 에러신호와 상기 메모리부로부터 독출된 데이터가 입력되며, 상기 반도체 메모리 장치의 테스트 모드에서 상기 에러신호를 출력하고, 정상모드에서 상기 데이터를 출력하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 저주파 클록신호에 동기하여 외부의 테스터로부터 테스트 신호가 입력되는 단계;
    상기 입력되는 테스트 신호를 복수의 레지스터 블록에 저장하는 단계;
    고주파 클록신호에 동기하여 상기 레지스터 블록에 저장된 신호를 테스트 패턴으로서 메모리부로 출력하는 단계;
    상기 메모리부로부터 데이터를 독출하는 단계; 및
    상기 독출된 데이터와 상기 레지스터 블록에 저장된 테스트 패턴을 비교하여 정상여부를 판별하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  24. 제23항에 있어서,
    상기 고주파 클록신호는, 상기 반도체 메모리 장치의 데이터 입출력 속도와 동일한 속도를 갖는 클록신호인 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  25. 제23항에 있어서, 상기 테스트 신호 저장단계는,
    직렬 연결된 복수의 쉬프트 레지스터 각각에 상기 테스트 신호를 하나의 비트씩 순차적으로 저장하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  26. 제23항에 있어서, 상기 테스트 신호 저장단계는,
    입력되는 인덱스 신호에 대응하여 상기 복수의 레지스터 블록 중 어느 하나의 블록에 상기 테스트 신호를 저장하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  27. 제26항에 있어서,
    상기 인덱스 신호에 대응하여 저장되는 상기 테스트 신호는, 버스트 길이(burst length) 제어신호에 따라 그 비트의 수가 가변되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  28. 제26항에 있어서, 상기 테스트 패턴을 출력하는 단계는,
    상기 인덱스 신호의 조합에 따라 각각 다른 형태의 테스트 패턴을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  29. 제23항에 있어서,
    상기 독출된 데이터와 상기 테스트 패턴을 비교한 결과에 따른 에러신호를 발생하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
  30. 제29항에 있어서,
    상기 에러신호는, 상기 저주파 클록신호에 동기하여 외부로 출력되는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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